JP3370092B2 - シリアルアクセスメモリ - Google Patents

Description

【発明の詳細な説明】 技術分野 本発明は、音声処理装置、画像処理装置、コンピュー
タシステム等に用いられるシリアル入力／シリアル出力
のシリアルアクセスメモリに関するものである。

背景技術 音声処理装置、画像処理装置、中央処理装置（CPU）
を有するコンピュータシステム等には、データを格納す
るために、大容量のメモリが必要である。このメモリ
は、さらに高速で書き込み／読み出しが出きること及び
低コストであることが望まれている。これらの要求を満
たすメモリとして、シリアルアクセスメモリが注目され
ており、“日経マグロウヒル社「フィールド・メモリ専
用1Mチップ、VTR/テレビに向けて一挙に出そろう」日経
エレクトロニクス〔421〕、P.147−162、5/18/1987"に
紹介されている。以下に本発明の理解を容易にすべく、
一般的なシリアルメモリの構成及び動作を図１ないし図
４を参照して、説明する。

図１は、一般的なシリアルアクセスメモリの概略の構
成ブロック図である。シリアルアクセスメモリは、汎用
DRAMと異なり、Ｙアドレス（コラムアドレス）を逐次入
力しなくても、高速でシリアル入力及びシリアル出力で
きるものであり、連続してシリアル出力又はシリアル入
力を行うために、同一の構成の２つのメモリバンクA1,A
2を有している。

このメモリバンクA1,A2は、各々ｍ行ｎ列のメモリマ
トリクス10−1,10−２、Ｘアドレス手段11−1,11−2,及
びシリアルアクセス手段20−1,20−２を有している。メ
モリマトリクス10−1,10−２は、各ｍ本のワードライン
WL1−１〜WL1−m,WL2−１〜WL2−ｍ及びｎ本のビットラ
インBL1〜１−Ｉ〜BL1−n,BL2−１〜BL2−ｎを有し、ワ
ードラインとビットラインとの各交差箇所近傍にその近
傍のワードラインとビットラインに結合した図示しない
メモリセルを有している。この複数本のワードラインWL
1−１〜WL1−m,WL2−１〜WL2−ｍは、Ｘアドレス（ロウ
アドレス）をデコードするＸアドレス手段11−1,11−２
によって選択される。このワードラインの選択により、
例えばワードラインWL1−j,WL2−ｊ（ｊは、１−ｍの自
然数）に結合した図示しない複数のメモリセルが、各々
近傍のビットラインBL1−１〜BL1−n,BL2−１〜BL2−ｎ
と電気的に接続し、シリアルCLKに基づきシリアルアド
レスを自動的に発生するｎ×１ビットのシリアルアクセ
ス手段20−1,20−２によってアクセスされる。なお、説
明を簡略化するため各ビットラインBL1−１〜BL2−ｎ
は、各々一本のラインとして、図１に図示され説されて
いるが、実際には図２に示すようにアクティブ状態にお
いて相補関係のの電位を示す一対のビットラインBL,▲
▼で構成されているものである。このシリアルアク
セスメモリのメモリマトリクス10−1,10−２及びＸアド
レス手段11−1,11−２は、一般的な汎用のメモリ回路、
例えばDRAM回路と実質的に同じ回路構成及び回路動作で
あるので、さらなる説明は省略し、以下図２を用いて、
図１中のシリアルアクセス手段20−1,20−２について詳
述する。

図２は、図１中のシリアルアクセス手段20−1,20−２
の回路構成図である。

シリアルアクセス手段20−１は、メモリマトリクス10
−１の複数の一対のビットラインBL1−1,▲
▼−BL1−n,▲▼に各々接続された転送手段2
1−11〜21−1nを有している。この転送手段21−11〜21
−1nは、各々一対のNMOSトランジスタで構成されてい
る。転送手段21−11と一対のビットラインBL1−1,▲
▼との接続について詳述すると、転送手段21−
11の一方のNMOSトランジスタのソース又はドレインであ
る第１の電極は、一方のビットラインBL1−１に接続さ
れ、他方のNMOSトランジスタの第１の電極は、他方のビ
ットライン▲▼に接続される。なお、他の転
送手段と対応するビットラインとの接続は、同様であ
る。

この転送手段21−１の全てのNMOSトランジスタのゲー
ト電極は、共通に接続されており、信号Ptが実質的に同
時に各ゲート電極に与えられ、NMOSトランジスタをオン
・オフ制御できるように構成されている。信号Ptが高レ
ベルの時、全てのNMOSトランジスタはオン状態となり、
この転送手段21−11〜21−1nは、各ビットライン対BL1
−1,▲▼〜BL−n,▲▼（以下、省
略して、単にビットラインBL1−１〜BL−ｎと言う。）
の電位を対応するデータレジスタ22−１へ転送すること
ができる。

データレジスタ22−１は、逆並列接続の２個のインバ
ータがビットライン数だけ設けられた回路構成であり、
ビットラインBL1−１〜BL1−ｎに対するデータDAの一時
保持を行う機能を有している。開閉手段23−１は、信号
Pdによりポインタ出力を選択する複数個の２入力NORゲ
ートと、該２入力NORゲートの出力によりオン、オフ動
作する複数個のデータ転送用トランジスタ（以下、TRと
いう）とで、構成されている。

この開閉出力23−１の入力側には、ポインタ24−１が
接続され、さらにそのポインタ24−１にＹアドレス手段
27−１が接続されている。ポインタ24−１は、シフトレ
ジスタ群からなる複数個の構成要素24−1₁〜24−1_nで構
成され、クロック信号CLKによって順次、＋１インクリ
メント（増分）する機能を有している。Ｙアドレス手段
27−１は、Ｙアドレスバス28から供給されるＹアドレス
に基づき、シリアルアクセスの先頭アドレスを決定する
機能を有し、複数個の構成要素27−1₁〜27−1_nで構成さ
れている。

シリアルアクセス手段20−２は、シリアルアクセス手
段20−１と同様に、信号Ptによりオン、オフ動作する転
送手段21−２、データレジスタ22−２、信号Pdによりオ
ン、オフ動作してデータDAの転送を行う開閉手段23−
２、構成要素24−2₁〜24−2_nからなるポインタ24−２、
及び構成要素27−2₁〜27−2_nからなるＹアドレス手段27
−２より構成されている。

ポインタ24−1,24−２の構成要素24−1₁〜24−1_n,24
−2₁〜24−2_nは、信号線25,26を介してリング状に接続
され、クロック信号CLKによってポインタ出力がサイク
リックに移動するようになっている。

図３（１）−図３（４）は図１のシリアルリード動作
を説明する図、及び図４（１）−図４（４）は図１のシ
リアルライト動作（直列書込み動作）を説明する概念図
である。

図１のシリアルアクセスメモリでは、図３（１）−図
３（４）に示すリードサイクルにおいて、メモリバンク
A2のアクセス中にメモリバンクA1はアクセスのため、Ｘ
アドレス手段11−１によってメモリマトリクス10−１上
のワードラインWL1を選択し（図３（１））、列データ
をビットラインBL1を介してデータレジスタ22−１へ転
送する（図３（２））（これをリード転送という）。引
き続くメモリバンクA1のアクセス中には、メモリバンク
A2は次のアクセスの準備をする。（図３（３），図３
（４）） 一方、図４（１）−図４（４）に示すライトサイクル
においては、メモリバンクA1のデータレジスタ22−１に
データのライト終了後でメモリバンクA2のアクセス中
に、先にデータレジスタ22−１に書込まれたデータDAを
メモリマトリクス10−１に書込む（これをライト転送と
いう）。（図４（３）） このように、メモリマトリクス10−1,10−２とシリア
ルアクセス手段20−1,20−２をパイプライン動作、すな
わち交互に動作させることにより、アクセスの高速化を
図っている。

なお、図２中のＹアドレス手段27−１は、シリアルア
クセスの先頭アドレスADを決定する機能を有している。
先頭アドレスADが決定されると、ポインタ24−1,24−２
の構成要素24−1₁〜24−1_n,24−2₁〜24−2_n中のどれか
１つに論理“1"が立ち、それがクロックCLKによって１
ビットずつ昇順にシフトし、信号線25,26を介してサイ
クリックに移動することにより、シリアルアクセスが行
われる。

しかしながら、上記構成のシリアルアクセスメモリで
は、次のような課題があった。

従来のシリアルアクセスメモリは、パイプライン動作
により、連続するデータを高速にアクセスできる。とこ
ろが、シリアルアドレスを発生するためのポインタ24−
1,24−２が、クロックCLKによって１ビットずつ昇順に
シフトしていくので、例えば画像処理において図形の抽
出や移動等を行う場合、一連の連続するデータの中の部
分をとびとびにアクセスし、一連に連続するデータとし
て取出したり、新しいデータとして書込んだりすること
ができず、使用上の不利不便さがあった。

発明の開示 本発明は、前記従来技術が持っていた課題として、連
続するビット情報の中から、任意に、一連する連続する
データをアクセスできないという点について解決したシ
リアルアクセスメモリを提供するものである。

第１の発明は、前記課題を解決するために、複数のワ
ードライン及びビットラインにメモリセルが接続された
第１及び第２のメモリマトリクスと、Ｘアドレス（ロウ
アドレス）に基づき前記第１及び第２のメモリマトリク
スのワードラインをそれぞれ選択する第１及び第２のＸ
アドレス手段と、各シリアルアドレスに基づき前記第１
及び第２のメモリマトリクスに対するデータのパラレル
／シリアル相互変換をそれぞれ行う第１及び第２のデー
タレジスタと、前記第１及び第２のメモリマトリクスと
前記第１及び第２のデータレジスタとの間のデータ転送
の開閉をそれぞれ行う第１及び第２の転送手段と、複数
のマスタースレーブ型のフリップフロップ（以下、F.F.
という）でそれぞれ構成され前記第１及び第２のデータ
レジスタに対するシリアルアドレスをそれぞれ発生する
第１及び第２のポインタと、供給されるＹアドレス（コ
ラムアドレス）に基づき前記第１及び第２のポインタに
対してシリアルアクセスの先頭アドレスを指定するＹア
ドレス手段とを備え、前記第１及び第２のメモリマトリ
クスの分割アクセス可能なシリアルアクセスメモリにお
いて、次のような手段を設けている。

即ち、この第１の発明では、前記第１のポインタの各
F.F.の入力側とポインタ出力転送用の第１の配線とを接
続する第１の開閉手段群と、前記第１のポインタの各F.
F.の出力側とポインタ出力転送用の第２の配線とを接続
する第２の開閉手段群と、前記第２のポインタの各F.F.
の入力側と前記第２の配線とを接続する第３の開閉手段
群と、前記第２のポインタの各F.F.の出力側と前記第１
の配線とを接続する第４の開閉手段群と、前記Ｙアドレ
スに基づき前記第1,第2,第3,第４の開閉手段群中の各１
個の開閉手段を選択するアドレス手段とを、設けてい
る。

第２の発明では、第１の発明に、前記Ｘアドレスを切
換えて前記第１または第２のＸアドレス手段へ供給する
アドレス発生回路と、ライト転送制御回路とを、設けて
いる。ライト転送制御回路は、前記第1,第２の配線から
のポインタ出力に基づき、前記アドレス発生回路のアド
レス切換え動作と前記第1,第２の転送手段の開閉動作と
を制御して、前記第1,第２のデータレジスタから前記第
1,第２のメモリマトリクス中のメモリセルへのライト転
送前に、該メモリセルから前記第1,第２のデータレジス
タへのリード転送を行わせる機能を有している。

第３の発明は、第１の発明の第1,第２の転送手段を、
前記第1,第２のメモリマトリクスと前記第1,第２のデー
タレジスタとの間を開閉する開閉回路を有し、前記アド
レス手段の出力の論理をとってその論理結果に基づき、
前記第1,第２のデータレジスタから前記第1,第２のメモ
リマトリクスへのライト転送時に該開閉回路中の非アク
セスビットのみ開状態に制御する構成にしている。

第４の発明は、第１の発明の第1,第２の転送手段を、
次のように構成している。即ち、第1,第２の転送手段
は、複数の開閉素子が各ノードを介して直列接続された
信号ラインを有し、前記アドレス手段の出力の論理をと
ってその論理結果に基づき該各開閉素子をオン、オフ動
作させる開閉制御回路と、充放電用の信号に基づき前記
信号ラインを充電または放電する充放電回路と、開閉用
の信号と前記各ノード上の信号とに基づき、前記1,第２
のデータレジスタから前記第1,第２のメモリマトリクス
へのライト転送時に前記第1,第２のデータレジスタ中の
アクセスビットのみ転送する開閉回路とを、備えてい
る。

第５の発明は、第１の発明において、第１及び第２の
配線のそれぞれ中間に、ポインタ出力を増幅する増幅回
路を設けている。

第６の発明は、第１の発明において、前記第２の配線
からのポインタ出力によってインクリメントされるＸア
ドレスを発生して前記第１または第２のＸアドレス手段
へ供給するＸアドレス発生回路を、設けている。

第７の発明は、第１の発明に、前記第２の配線からの
ポインタ出力によってインクリメント（増分）されるＸ
アドレスを発生して前記第１または第２のＸアドレス手
段へ供給するアドレスカウンタと、リセット信号によっ
て初期アドレスを前記アドレスカウンタへ取り込む初期
値入力回路とを、設けている。

第８の発明は、第１の発明のＹアドレス手段を除去
し、それに代えて、前記アドレス手段の出力を取り込ん
で第１または第２のポインタの開始アドレスを設定する
先頭ビットシリアルアドレス取り込み回路を設けてい
る。

第９の発明は、第１の発明において、前記第１及び第
２のメモリマトリクスとそれに対応するアクセス手段と
を３以上複数個設け、前記ポインタの入出力間を前記開
閉手段群及び配線を介して相互に接続している。

第10の発明は、第１の発明の第1,第２の転送手段を、
次のように構成している。即ち、第1,第２の転送手段
は、第１及び第２のポインタからのアクセスしたシリア
ルアドレスを記憶する開閉制御回路と、開閉用の信号と
前記開閉制御回路の出力信号とに基づき、前記第1,第２
のデータレジスタから前記第1,第２のメモリセルへのラ
イト転送時に前記第1,第２のデータレジスタ中のアクセ
スビットのみ転送する開閉回路とを、備えている。

第11の発明は、第２の発明において、前記第1,第２の
転送手段に対する開閉動作の実行順序を所定のタイミン
グで一時保留しておくアービタ回路を、前記ライト転送
制御回路内に設けている。

第12の発明は、第４の発明の第1,第２の転送手段内
に、前記各開閉素子に並列接続された充電用の信号によ
ってオン、オフ動作する複数の開閉素子を有する第1,第
２のイコライズ回路を設けている。

第13の発明は、第４または第12の発明の信号ライン
に、充電用の信号に基づき動作する充電回路を接続して
いる。

第14の発明は、第10の発明に、前記第１及び第２のポ
インタから出力されるシリアルアドレスの所定ビットに
対して外部信号によりマスクをかけるシリアルライト転
送マスク手段を設けている。

第15の発明は、複数のワードライン及びビットライン
にメモリセルが接続された第１及び第２のメモリマトリ
クスと、Ｘアドレスに基づき前記第１及び第２のメモリ
マトリクスのワードラインをそれぞれ選択する第１及び
第２のＸアドレス手段と、各シリアルアドレスに基づき
前記第１及び第２のメモリマトリクスに対するデータの
パラレル／シリアル相互変換をそれぞれ行う第１及び第
２のデータレジスタと、前記第１及び第２のメモリマト
リクスと前記第１及び第２のデータレジスタとの間のデ
ータ転送の開閉をそれぞれ行う第１及び第２の転送手段
と、複数のマスタースレーブ型F.F.でそれぞれ構成され
前記第１及び第２のデータレジスタに対するシリアルア
ドレスをそれぞれ発生する第１及び第２のポインタとを
備え、前記第１及び第２のメモリマトリクスの分割アク
セス可能なシリアルアクセスメモリにおいて、次のよう
な手段を講じている。

即ち、前記第１のポインタの各F.F.の入力側とポイン
タ出力転送用の第１の肺塩とを接続する第１の開閉手段
群と、前記第１のポインタの各F.F.の出力側とポインタ
出力転送用の第２の配線とを接続する第２の開閉手段群
と、前記第２のポインタの各F.F.の入力側と前記第２の
配線とを接続する第３の開閉手段群と、前記第２のポイ
ンタの各F.F.の出力側と前記第１の配線とを接続する第
４の開閉手段群と、供給されるＹアドレスを時分割にデ
コードするＹアドレス手段と、アドレス選択信号に基づ
き前記Ｙアドレス手段の出力を選択するアドレス選択手
段とを、設けている。そして、前記アドレス選択手段の
出力に基づき、前記第１及び第２のポインタに対してシ
リアルアクセスの先頭アドレスを指定すると共に、前記
第1,第2,第３または第４の開閉手段群を選択する構成に
している。

第16の発明は、第15の発明において、前記アドレス選
択手段を共通の制御信号を用いて選択的に制御すること
により、前記第1,第2,第３または第４の開閉手段群を同
時に選択する構成にしている。

第17の発明は、複数のワードライン及びビットライン
にメモリセルが接続された第１及び第２のメモリマトリ
クスと、Ｘアドレスに基づき前記第１及び第２のメモリ
マトリクスのワードラインをそれぞれ選択する第１及び
第２のＸアドレス手段と、各シリアルアドレスに基づき
前記第１及び第２のメモリマトリクスに対するデータの
パラレル／シリアル相互変換をそれぞれ行う第１及び第
２のデータレジスタと、前記第１及び第２のメモリマト
リクスと前記第１及び第２のデータレジスタとの間のデ
ータ転送の開閉をそれぞれ行う第１及び第２の転送手段
と、複数のマスタースレーブ型F.F.でそれぞれ構成され
前記第１及び第２のデータレジスタに対するシリアルア
ドレスをそれぞれ発生する第１及び第２のポインタと、
供給されるＹアドレスに基づき前記第１及び第２のポイ
ンタに対してシリアルアクセスの先頭アドレスを指定す
るＹアドレス手段とを備え、前記第１及び第２のメモリ
マトリクスの分割アクセス可能なシリアルアクセスメモ
リにおいて、次のような手段を講じている。

即ち、前記第１及び第２のポインタの各F.F.を複数の
ブロックに分け、前記Ｙアドレス手段は前記第１及び第
２のポインタに対して前記ブロック単位でシリアルアク
ケスの先頭アドレスを指定する構成にしている。そし
て、前記第１のポインタの各ブロックの入力側とポイン
タ出力転送用の第１の配線とを接続する第１の開閉手段
と、前記第１のポインタの各ブロックの出力側とポイン
タ出力転送用の第２の配線とを接続する第２の開閉手段
と、前記第２のポインタの各ブロックの入力側と前記第
２の配線とを接続する第３の開閉手段と、前記第２のポ
インタの各ブロックの出力側と前記第１の配線とを接続
する第４の開閉手段と、前記Ｙアドレスに基づき前記第
1,第2,第3,第４の開閉手段を選択するアドレス手段と
を、設けている。

第18の発明は、第17の発明において、前記Ｘアドレス
を切換えて前記第１または第２のＸアドレス手段へ供給
するアドレス発生回路と、前記第１、第２の配線からの
ポインタ出力に基づき、前記アドレス発生回路のアドレ
ス切換え動作と前記第１、第２の転送手段の開閉動作と
を制御して、前記第１、第２のデータレジスタから前記
第１、第２のメモリマトリクス中のメモリセルへのライ
ト転送前に、該メモリセルから前記第１、第２のデータ
レジスタへのリード転送を行わせるライト転送制御回路
とを、設けている。

第19の発明は、第17の発明の第１、第２の転送手段
を、次のように構成している。即ち、第１、第２の転送
手段は、前記ブロックに対応した数の開閉素子が各ノー
ドを介して直列接続された信号ラインを有し、前記アド
レス手段の出力の論理をとってその論理結果に基づき該
各開閉素子をオン、オフ動作させる開閉制御回路と、充
放電用の信号に基づき前記信号ラインを充電または放電
する充放電回路と、開閉用の信号と前記各ノードの信号
とに基づき、前記第１、第２のデータレジスタから前記
第１、第２のメモリマトリクスへのブロック単位でのラ
イト転送時に前記第１、第２のデータレジスタ中のアク
セスブロックのみ転送する開閉回路とを、備えている。

第20の発明は、第17の発明において、第１及び第２の
配線のそれぞれ中間に、ポインタ出力を増強する増幅回
路を設けている。

第21の発明は、第17の発明において、前記第２の配線
からポインタ出力によってインクリメントされるＸアド
レスを発生して前記第１または第２のＸアドレス手段へ
供給するＸアドレス発生回路を、設けている。

第22の発明は、第17の発明において、前記第２の配線
からのポインタ出力によってインクリメントされるＸア
ドレスを発生して前記第１または第２のＸアドレス手段
へ供給するアドレスカウンタと、リセット信号によって
初期アドレスを前記アドレスカウンタへ取り込む初期値
入力回路とを、設けている。

第23の発明は、第17の発明のＹアドレス手段を除去
し、それに代えて、前記アドレス手段の出力をブロック
毎に取り込んで第１または第２のポインタ中のブロック
の開始アドレスを設定する先頭ビットシリアルアドレス
取り込み回路を設けている。

第24の発明は、第17の発明の第１、第２の転送手段
を、次のように構成している。即ち、第１、第２の転送
手段は、第１及び第２のポインタからのアクセスしたブ
ロック単位のシリアルアドレスを記憶する開閉制御回路
と、開閉用の信号と前記開閉制御回路の出力信号とに基
づき、前記第１、第２のデータレジスタから前記第１、
第２のメモリセルへのブロック単位でのライト転送時に
前記第１、第２のデータレジスタ中のアクセスブロック
のみ転送する開閉回路とを、備えている。

第25の発明は、第17の発明の第１、第２の転送手段
を、次のように構成している。即ち、第１、第２の転送
手段は、第１及び第２のポインタからのアクセスしたビ
ット毎のシリアルアドレスを記憶する開閉制御回路と、
開閉用の信号と前記開閉制御回路の出力信号とに基づ
き、前記第１、第２のデータレジスタから前記第１、第
２のメモリセルへのブロック単位でのライト転送時に前
記第１、第２のデータレジスタ中のアクセスビットのみ
転送する開閉回路とを、備えている。

第26の発明は、第19の発明の第１、第２の転送手段内
に、前記各開閉素子に並列接続され充電用の信号によっ
てオン、オフ動作する複数の開閉素子を有する第１、第
２のイコライズ回路を設けている。

第27の発明は、第19または第26の発明の信号ライン
に、充電用の信号に基づき動作する充電回路を接続して
いる。

第28の発明は、第24の発明のＹアドレス手段を除去
し、それに代えて、前記アドレス手段の出力をブロック
毎に取り込んで第１または第２のポインタ中のブロック
の開始アドレスを設定する先頭ビットシリアルアドレス
取り込み回路を設けている。

第29の発明において、第24または第28の発明におい
て、前記第１及び第２のポインタから出力されるシリア
ルアドレスの所定ブロックに対して外部信号によりマス
クをかけるシリアルライト転送マスク手段を設けてい
る。

第30の発明は、第25の発明のＹアドレス手段を除去
し、それに代えて、前記アドレス手段の出力をブロック
毎に取り込んで第１または第２のポインタ中のブロック
の開始アドレスを設定する先頭ビットシリアルアドレス
取り込み回路を設けている。

第31の発明は、第25または第30の発明において、前記
第１及び第２のポインタから出力されるシルアルアドレ
スの所定ビットに対して外部信号によりマスクをかける
シリアルライト転送マスク手段を設けている。

第32の発明は、第１、第14または第17の発明におい
て、前記第１及び第２のデータレジスタと、第１及び第
２の転送手段と、第１及び第２のポインタと、Ｙアドレ
ス手段とを有し、前記第１及び第２のメモリマトリクス
に対するＹアドレスのシリアルアクセスを行うシリアル
アクセス手段を、前記第１及び第２のメモリマトリクス
に２組設け、一方をシリアルリード専用の構成、他方を
シリアルライト専用の構成にしている。

第33の発明は、第32の発明において、前記２組のシリ
アルアクセス手段の一方は、Ｙアドレスをデコードしそ
のデコード結果に基づき前記メモリセルに対して順次シ
リアルアクセスを行う構成にしている。

第１の発明によれば、以上のようにシリアルアクセス
メモリを構成したので、データ読出し時において、アド
レス手段は第１〜第４の開閉手段群中の各１個の開閉手
段を選択する。これにより、シリアルにデータをアクセ
スするための第１、第２のポインタの出力径路が制御さ
れ、該１、第２のポインタ中のある範囲だけ任意にアド
レスが指定される。そのため、シリアルに連続するデー
タの中のある一連のデータが高速に読出される。

第２の発明によれば、ライト転送制御回路は、ライト
転送を行う前に、アドレス発生回路及び第１、第２の転
送手段を制御し、書込み対象のメモリセルを選択させ、
該メモリセルのデータを前もって第１、第２のデータレ
ジスタへリード転送させる。これにより、書換えたくな
いデータを除き、書換え対象のビットのみの選択的なラ
イト転送が行える。

第３の発明によれば、第１、第２の転送手段は、ライ
ト転送時において開閉回路中の非アクセスビットのみを
開状態に制御し、データレジスタに書込んだ連続する特
定アドレスのデータを選択的に、任意のメモリセルへラ
イト転送する。これにより、書換えたいデータのみのデ
ータレジスタからメモリセルへの選択的なライト転送が
行える。

第４の発明によれば、ライト転送時において、開閉制
御回路及び充放電回路の制御により、開閉回路が動作し
て第１、第２のデータレジスタ中のアクセスビットのみ
の転送が行われる。

第５の発明によれば、シリアルアドレス設定時におい
て、増幅回路はポインタ出力を増幅してそれを高速転送
させる。これにより、アドレス設定の動作速度が向上す
る。

第６の発明によれば、Ｘアドレス発生回路は、第２の
配線からのポインタ出力によりインクリメントするＸア
ドレスを発生して第１、第２のＸアドレス手段へ供給す
る。これにより、内部でＸアドレスが自動発生され、単
純なシリアルアクセスの連続動作が容易に行える。

第７の発明によれば、初期値入力回路は、リセット信
号によって初期アドレスカウンタへ取り込む。アドレス
カウンタでは、取り込まれた初期アドレスに基づき、イ
ンクリメントするＸアドレスを発生して第１、第２のＸ
アドレス手段へ供給する。これにより、内部でＸアドレ
スの自動発生が可能となり、単純なシリアルアクセスの
連続動作が容易に行える。

第８の発明によれば、先頭ビットシリアルアドレス取
り込み回路は、アドレス手段の出力を取り込んで第１、
第２のポインタの開始アドレス（先頭アドレス）を設定
する。これによりＹアドレス手段が不溶となり、回路構
成の簡単代とパターン面積の削減化が図れる。

第９の発明によれば、アクセス手段によって開閉手段
群が制御され、各ポインタの出力が該開閉手段群及び配
線を介して他のポインタへ転送される。これにより、複
数個のメモリマトリクスの中から連続する数バイトを選
択し、シリアルに高速アクセスが行える。

第10の発明によれば、開閉制御回路は、アクセスした
シリアルアドレスを記憶し、その記憶結果に基づき、ラ
イト転送時に、アクセスビットに対応する開閉回路を閉
じる。これにより、ポインタ出力径路の設定を任意に行
え、選択ビットのみのライト転送が行える。

第11の発明によれば、アービタ回路は、第１、第２の
転送手段の開閉動作を一時保留しておき、ライト転送完
了後に、該第１、第２の転送手段を動作させてリード転
送を行わせる。これにより、ライト転送制御回路に対す
る活性化用制御信号のタイミング規制の緩和が図れる。

第12の発明によれば、第１、第２イコライズ回路は、
ライト転送時において信号ラインに対するイコライズ動
作を高速に実行し、充放電回路による充電速度の高速化
を図る。

第13の発明によれば、充電回路は、ライト転送時にお
いて充放電回路と共に信号ラインを充電し、充電速度の
高速化を図る。

第14の発明によれば、シリアルライト転送マスク手段
は、ポインタ出力径路を任意で設定した後の連続するシ
リアルアクセスビットの中で、外部信号に基づき任意の
ビットのライト転送にマスクをかける。これにより、ラ
イト転送時における回路動作の簡単化が図れる。

第15の発明によれば、Ｙアドレス手段は供給されるＹ
アドレスを時分割でデコードする。アドレス選択手段
は、アドレス選択信号に基づき、Ｙアドレス手段でデコ
ードされたデコード結果を複数回に分けて分配し、第
１、第２のポインタに対する先頭アドレスの指定を行わ
せる。これにより、Ｙアドレス手段を共通化でき、該Ｙ
アドレス手段に対するパターン形成面積の削減が図れ
る。

第16の発明によれば、シリアルアクセスの直前におい
て、共通の制御信号を用いてアドレス選択手段を選択的
に制御することにより、第１、第２、第３または第４の
開閉手段群が同時に選択される。この同時選択により、
例えばシリアルアクセスの開始アドレス、終了アドレス
及び先頭アドレスの設定が同時に行われ、一度にシリア
ルアクセスのためのポインタ出力径路が設定される。こ
れにより、制御信号線数の削減化が図れる。

第17の発明によれば、アドレス手段は、Ｙアドレスに
基づき、第１、第２、第３、第４の開閉手段を選択する
ことにより、複数ビットのブロック毎のポインタ出力径
路を設定するように働く。これにより、第１、第２のポ
インタ中の各ブロックにより、ブロック単位でメモリセ
ルに対するシリアルアクセスが行われる。そのため、第
１、第２のデータレジスタにおけるパターン面積の削減
化が図れる。

第18の発明によれば、ライト転送制御回路は、アドレ
ス発生回路及び第１、第２の転送手段を制御して、書き
込み対象となるブロック単位のメモリセルのアドレス選
択が行わせる。これにより、書き込み対象となるブロッ
ク単位のメモリセルデータが、シリアルライトの直前
に、第１、第２のデータレジスタへリード転送される。
その後、ブロック単位でシリアルライトが行われ、選択
ブロックのみのライト動作が実行される。

第19の発明によれば、開閉制御回路及び充放電回路
は、開閉回路の開閉動作を制御し、ブロック単位のアド
レス選択に基づき、選択ブロックのみのライト転送を行
わせる。これにより、回路規模の削減化が図れる。

第20の発明によれば、増幅回路は、ブロック単位のア
ドレス選択によってポインタ出力径路がブロック単位で
決定される際に、そのポインタ出力を増幅してシリアル
アクセスの高速化を図る。

第21の発明によれば、Ｘアドレス発生回路は、Ｘアド
レスをインクリメントして第１、第２のＸアドレス手段
へ供給する。第１、第２のＸアドレス手段は、供給され
たＸアドレスに基づき、ワードラインを選択する。そし
て、ブロック単位のアドレス選択が行われ、ブロック単
位のシリアルアクセスが行われる。これにより、シリア
ルアドレスの発生を全て内部で行えるので、回路構成の
簡単化とパターン面積の縮小化が図れる。

第22の発明によれば、初期値入力回路によって初期ア
ドレスがアドレスカウンタへ取り込まれ、そのアドレス
カウンタから発生するＸアドレスがインクリメントして
第１、第２のＸアドレス手段へ供給される。この第１、
第２のＸアドレス手段により、ワードラインが選択さ
れ、ブロック単位のアクセスが実行される。これによ
り、シリアルアドレス発生が全て内部で行われ、回路構
成の簡単化とパターン面積の削減化が図れる。

第23の発明によれば、先頭ビットシリアルアドレス取
り込み回路は、アドレス手段の出力をブロック毎に取り
込んで、第１、第２のポインタ中のブロックの開始アド
レスを設定する。これにより、ブロック単位でシリアル
アクセスが行われ、Ｙアドレス手段の省略によるパター
ン面積の縮小化が図れる。

第24の発明によれば、開閉制御回路は、開閉回路を制
御してブロック単位のシリアルライト転送を高速に行わ
せる。

第25の発明によれば、開閉制御回路は、アクセスビッ
ト毎のシリアルアドレスを記憶し、開閉回路に対する開
閉動作を制御する。開閉回路は、ブロック単位でのライ
ト転送時に、第１、第２のデータレジスタ中のアクセス
ビットのみを転送する。これにより、ブロック単位のシ
リアルライト転送が高速に実行される。

第26の発明によれば、第１、第２のイコライズ回路
は、ブロック単位のライト転送時において、充電用の信
号によって各開閉素子間を短絡し、信号ラインをイコラ
イズして充電速度の高速化を図る。

第27の発明によれば、充電回路は、ブロック単位のラ
イト転送時において、信号ラインを充電して充電速度の
高速化を図る。

第28の発明によれば、先頭ビットシリアルアドレス取
り込み回路は、アドレス手段の出力をブロック毎に取り
込んで、第１、第２のポインタ中のブロックの開始アド
レスを設定し、ブロック単位のアクセスが行わせる。こ
れにより、回路規模の削減化が図れる。

第29の発明によれば、シリアルライト転送マスク手段
は、外部信号に基づき、ブロック毎にライト転送マスク
をかけて、選択ブロックのみのライト転送を行わせる。

第30の発明によれば、先頭ビットシリアルアドレス取
り込み回路は、アドレス手段の出力をブロック毎に取り
込んで、第１、第２のポインタ中のブロックの開始レジ
スタを設定する。これにより、各ブロックのアクセスが
完全に終了しない場合においても、不要なデータのライ
ト転送の防止が図れる。

第31の発明によれば、シリアルライト転送マスク手段
は、ブロック毎にライト転送マスクをかけ、選択ブロッ
クのみのライト転送を行わせる。

第32の発明によれば、シリアルリード専用のシリアル
アクセス手段としてシリアルライト専用のシリアルアク
セス手段とは、それぞれポインタ出力径路を任意に設定
し、シリアルライトとシリアルリードの同時実行を可能
にさせる。

第33の発明によれば、２組のシリアルアクセス手段の
一方は、Ｙアドレスをデコードしてそのデコード結果に
基づき、メモリセルに対するシリアルライトまたはシリ
アルリードを単調に実行する。同時に、他方のシリアル
アクセス手段は、シリアルリードまたはシリアルライト
の実行が可能になる。これにより、比較的簡単な回路構
成で、シリアルリードとシリアルライトの同時実行が行
える。

図面の簡単な説明 図１は、従来のシリアルアクセスメモリの概略の構成
ブロック図、 図２は、図１中のシリアルアクセス手段の回路構成
図、 図３は、図１のシリアルリード動作を示す図、 図４は、図１のシリアルライト動作を示す図、 図５は、本発明の第１の実施例を示すシリアルアクセ
スメモリの概略構成ブロック図、 図６は、図５中のメモリバンクA1側の要部回路構成
図、 図７は、図５中のメモリバンクA2側の要部回路構成
図、 図８は、図６中のマスタースレーブ型フリップフロッ
プ50−1iの回路図、 図９は、図７中のマスタースレーブ型フリップフロッ
プ50−2iの回路図、 図10は、図５、図６、図７の動作説明図、 図11は、図10中のポインタの動作説明図、 図12は、図10中のポインタの動作説明図、 図13は、図10中のポインタの動作説明図、 図14は、図10中のポインタの動作説明図、 図15は、図５、図６、図７のタイミング図、 図16は、図５、図６、図７のタイミング図、 図17は、図５、図６、図７のタイミング図、 図18は、本発明の第２の実施例を示すシリアルアクセ
スメモリの概略の構成ブロック図、 図19は、図18中のメモリコラム単位の回路図、 図20は、図18中のアドレス発生回路及びライト転送制
御回路の構成ブロック図、 図21は、本発明の第１の実施例のライト動作説明図、 図22は、本発明の第１の実施例のライト動作説明図、 図23は、図18のライト動作説明図、 図24は、図18のライト動作説明図、 図25は、図18のライト動作説明図、 図26は、図18、図20のタイミング図、 図27は、図18、図20のタイミング図、 図28は、本発明の第３の実施例を示すメモリバンクA1
側の要部回路構成図、 図29は、本発明の第３の実施例を示すメモリバンクA2
側の要部回路構成図、 図30は、図28、図29のライト動作説明図、 図31は、図28、図29のライト動作説明図、 図32は、図28、図29のライト動作説明図、 図33は、図28のタイミング図、 図34は、本発明の第４の実施例を示すメモリバンクA1
側の要部回路構成図、 図35は、本発明の第４の実施例を示すメモリバンクA2
側の要部回路構成図、 図36は、本発明の第５の実施例を示すメモリバンクA1
側の要部回路構成図、 図37は、本発明の第５の実施例を示すメモリバンクA2
側の要部回路構成図、 図38は、本発明の第６の実施例を示すメモリバンクA1
側の要部回路構成図、 図39は、本発明の第６の実施例を示すメモリバンクA2
側の要部回路構成図、 図40は、本発明の第７の実施例を示すシリアルアクセ
スメモリの要部回路構成図、 図41は、本発明の第８の実施例を示すアドレス発生回
路の構成ブロック図、 図42は、図41の動作説明図、 図43は、図41の動作説明図、 図44は、図41の動作説明図、 図45は、図41の動作説明図、 図46は、図41のタイミング図、 図47は、本発明の第９の実施例を示すアドレス発生回
路の構成ブロック図、 図48は、図47の動作説明図、 図49は、図47の動作説明図、 図50は、図47の動作説明図、 図51は、図47の動作説明図、 図52は、本発明の第10の実施例を示すメモリバンクA1
側の要部回路構成図、 図53は、本発明の第10の実施例を示すメモリバンクA2
側の要部回路構成図、 図54は、図52、図53のタイミング図、 図55は、本発明の第11の実施例を示すライト転送制御
回路の構成ブロック図、 図56は、図55中のアービタ回路の回路図、 図57は、図18、図55のタイミング図、 図58は、図55、図56のタイミング図、 図59は、本発明の第12の実施例を示すシリアルアクセ
スメモリの概略の構成図、 図60は、本発明の第13の実施例を示すメモリバンクA1
側の要部回路構成図、 図61は、本発明の第13の実施例を示すメモリバンクA2
側の要部回路構成図、 図62は、本発明の第13の実施例を示すアドレス制御部
の構成ブロック図、 図63は、図62のタイミング図、 図64は、図60、図61におけるポインタ出力の移動径路
を示す図、 図65は、本発明の第14の実施例を示すメモリバンクA1
側の要部回路構成図、 図66は、本発明の第14の実施例を示すメモリバンクA2
側の要部回路構成図、 図67は、本発明の第14の実施例を示すアドレス制御部
の構成ブロック図、 図68は、図67のタイミング図、 図69は、本発明の第15の実施例を示すシリアルアクセ
スメモリの要部回路構成図、 図70は、図69中のポインタ出力の移動径路を示す図、 図71は、本発明の第16の実施例を示すメモリバンクA1
側の要部回路構成図、 図72は、本発明の第16の実施例を示すメモリバンクA2
側の要部回路構成図、 図73は、図71、図72のタイミング図、 図74は、図71、図72のタイミング図、 図75は、図71、図72のタイミング図、 図76は、本発明の第17の実施例を示すシリアルアクセ
スメモリの要部回路構成図、 図77は、図76のタイミング図、 図78は、図76のタイミング図、 図79は、図76のタイミング図、 図80は、本発明の第19の実施例を示すシリアルアクセ
スメモリの要部回路構成図、 図81は、本発明の第20の実施例を示すシリアルアクセ
スメモリの要部回路構成図、 図82は、本発明の第21の実施例を示すシリアルアクセ
スメモリの要部回路構成図、 図83は、本発明の第22の実施例を示すシリアルアクセ
スメモリの要部回路構成図、 図84は、本発明の第26の実施例を示すシリアルアクセ
スメモリの要部回路構成図、 図85は、本発明の第27の実施例を示すシリアルアクセ
スメモリの要部回路構成図、 図86は、本発明の第28の実施例を示すシリアルアクセ
スメモリの要部回路構成図、 図87は、本発明の第29の実施例を示すシリアルアクセ
スメモリの要部回路構成図、 図88は、本発明の第30の実施例を示すシリアルアクセ
スメモリの要部回路構成図、 図89は、本発明の第31の実施例を示すシリアルアクセ
スメモリの要部回路構成図、 図90は、本発明の第32の実施例を示すシリアルアクセ
スメモリの要部回路構成図、 図91は、本発明の第33の実施例を示すシリアルアクセ
スメモリの要部回路構成図、 図92は、本発明の第34の実施例を示すシリアルアクセ
スメモリの要部回路構成図、 図93は、本発明の第35の実施例を示すシリアルアクセ
スメモリの概略の構成ブロック図、 図94は、本発明の第36の実施例を示すシリアルアクセ
スメモリの概略の構成ブロック図、 図95は、本発明の第37の実施例を示すシリアルアクセ
スメモリの概略の構成ブロック図である。

発明を実施するための最良の形態 第１の実施例 図５は、第１の実施例を示すシリアルアクセスメモリ
の概略の構成ブロック図である。

このシリアルアクセスメモリは、図１と同様に、同一
回路からなる２つのメモリバンクA1,A2で構成されてい
る。

メモリバンクA1は、複数個のメモリコラム単位a1
_i（ｉ＝１〜ｎ）からなる第１のメモリマトリクス30−
１を備えている。各メモリコラム単位a1_iは、ワードラ
インWL1_j（ｊ＝１〜ｍ）に接続されたｍ個のメモリセル
C1_jiより構成され、そのワードラインWL1_jにＸアドレス
デコード用の第１のＸアドレス手段31−１が接続されて
いる。複数個のメモリコラム単位a1_iは、信号P1_tにより
開閉制御される第１の転送手段32−１を介して、第１の
データレジスタ33−１に接続されている。データレジス
タ33−１は、反転信号P1_dにより開閉する開閉手段40−
１を介して、データバス45に接続されている。データバ
ス45には、データ入力用の入力回路46、及びデータ出力
用の出力回路47が接続されている。

開閉手段40−１には、第１のポインタ50−１が接続さ
れ、さらにそのポインタ50−１に、第１のシリアルアド
レス制御回路60−１、及びＹアドレスデコード用の第１
のＹアドレス手段70−１が接続されている。ポインタ50
−１は、マスタースレーブ型F.F.からなるシフトレジス
タ群で構成され、シリアルアドレスを発生して開閉手段
40−１を開閉制御する機能を有している。シリアルアド
レス制御回路60−１は、リセット信号P_r1によりリセッ
トされ、Ｙアドレス手段70−１の出力によってポインタ
50−１の動作を制御する機能を有している。

Ｘアドレス手段31−１及びＹアドレス手段70−１は、
それぞれＸアドレスバス71及びＹアドレスバス72を介し
て、アドレス発生回路73に接続されている。

メモリバンクA2は、メモリバンクA1と同様に、複数個
のメモリコラム単位a2_i（ｉ＝１〜ｎ）からなる第２の
メモリマトリクス30−２を備えている。各メモリコラム
単位a2_iは、ワードラインWL2_j（ｊ＝１〜ｍ）に接続さ
れたメモリセルC2_jiより構成され、そのワードラインWL
2_jに第２のＸアドレス31−２が接続されている。複数個
のメモリコラム単位a2_iは、信号P2_tにより開閉制御され
る第２の転送手段32−２を介して、第２のデータレジス
タ33−２に接続されている。データレジスタ33−２は、
反転信号P2_dにより開閉する第２の開閉手段40−２を介
して、データバス45に接続されている。

開閉手段40−２は、第２のポインタ50−２に接続さ
れ、さらにそのポインタ50−２には、リセット信号P_r2
によりリセットされる第２のシリアルアドレス制御回路
60−２、及び第２のＹアドレス手段70−２が接続されて
いる。Ｘアドレス手段31−２及びＹアドレス手段70−２
は、それぞれＸアドレスバス71及びＹアドレスバス72を
介して、アドレス発生回路73に接続されている。

図６は、図５におけるメモリバンクA1側の要部である
シリアルアクセス手段の回路構成図である。

メモリコラム単位a1_i（ｉ＝１〜ｎ）は信号P1_tで開閉
される複数個のスイッチ32−1_i（ｉ＝１〜ｎ）からなる
第１の転送手段32−１を介して、複数個のレジスタ33−
1_i（ｉ＝１〜ｎ）からなる第１のデータレジスタ33−１
に接続されている。データレジスタ33−１は、第１の開
閉手段40−１を介して、相補的なデータを転送するデー
タバス45に接続されている。以上の構成は、図２のデー
タ転送手段21−１、データレジスタ22−１、開閉手段23
−１及びデータDAと実質的に同じである。さらに、開閉
手段40−１は、第１のポインタ50−１の出力信号と信号
P1_dとの論理により開閉する機能を有し、複数個のNORゲ
ート41−1_i（ｉ＝１〜ｎ）、及び複数対のTR42−1_i（ｉ
＝１〜ｎ）で構成されている。この信号P1_dは、メモリ
バンクA1側のシリアルアクセスを実行する期間に、低論
理レベルとなり、他の期間（すなわち、信号P2_dが低論
理レベルである期間）に高論理レベルとなるものであ
る。なお、ポインタ50−１は、クロック信号CLKにより
動作する複数個のマスタースレーブ型F.F.50−1_i（ｉ＝
１〜ｎ）で構成されている。このマスタースレーブ型F.
F.50−1_iについては、図８を用いて、その構成及び動作
を後述する。

ポインタ50−１を制御する第１のシリアルアドレス制
御回路60−１は、各F.F.50−1_i〜50−1_n間を接続する第
１、第２の配線62、63を接続／遮断するための第１、第
２の開閉手段群（例えば、NMOSTR）61−1₁₁,61−1₁₂〜6
1−1_n1,61−1_n2からなる開閉手段群61−１と、アドレス
手段とで、構成されている。アドレス手段は、開始アド
レス設定回路64−１と、終了アドレス設定回路65−１
と、開始アドレスデコーダ66−１と、終了アドレスデコ
ーダ67−１とで、構成されている。このシリアルアドレ
ス制御回路60−１には、Ｙアドレスバス72と、ラッチ信
号Q1によって該Ｙアドレスバス72上のアドレスをラッチ
する複数個のラッチ回路70−1_i（ｉ＝１〜ｎ）からなる
Ｙアドレス手段70−１とが、接続されている。

ポインタ50−１を構成する各F.F.50−1_iの入力側は、
第１の開閉手段群であるTR61−1₁₁〜61−1_n1を介して第
１の配線62に接続され、その各F.F.50−1_iの出力側が、
第２の開閉手段群であるTR61−1₁₂,61−1_n2を介して第
２の配線63に接続されている。Ｙアドレス手段70−１を
構成する各ラッチ回路70−1_iの出力信号PL1_i（ｉ＝１〜
ｎ）は、ポインタ50−１の各F.F.50−1_iに入力されてい
る。Ｙアドレスバス72は、開始アドレスデコーダ66−１
及び終了アドレスデコーダ67−１に接続されている。開
始アドレスデコーダ66−１は、ラッチ信号QH1によって
Ｙアドレスバス72上の開始アドレスをラッチする複数個
のラッチ回路66−1_i（ｉ＝１〜ｎ）で構成されている。
同様に、終了アドレスデコーダ67−１は、ラッチ信号Qk
1によってＹアドレスバス72上の終了アドレスをラッチ
する複数個のラッチ回路67−1_i（ｉ＝１〜ｎ）で構成さ
れている。

各ラッチ回路66−1_iの出力Ph1_i（ｉ＝１〜ｎ）は、開
始アドレス設定回路64−１を構成するラッチ回路64−1_i
（ｉ＝１〜ｎ）に入力し、そのラッチ回路64−1_iの出力
が、TR61−1₁₁〜61−1_n1を開閉制御する。さらに、各ラ
ッチ回路67−1_iの出力Pk1_i（ｉ＝１〜ｎ）は、終了アド
レス設定回路65−１を構成するラッチ回路65−1_i（ｉ＝
１〜ｎ）に入力し、そのラッチ回路65−１の出力が、TR
61−1₁₂〜61−1_n2を開閉制御する。各ラッチ回路64−
1_i,65−1_iは、リセット信号P_r1によりリセットされる。

図７は、図５におけるメモリバンクA2側の要部の回路
構成図である。

このメモリバンクA2側の回路は、メモリバンクA1側の
回路と同様に、メモリコラム単位a2_i（ｉ＝１〜ｎ）
が、信号P2_tで開閉される複数個のスイッチ32−2_i（ｉ
＝１〜ｎ）からなる第２の転送手段32−２を介して、複
数個のレジスタ33−2_i（ｉ＝１〜ｎ）からなる第２のデ
ータレジスタ33−２に接続されている。データレジスタ
33−２は、第２の開閉手段40−２を介して、双方向デー
タバス45に接続されている。開閉手段40−２は、第２の
ポインタ50−２の出力と信号P2_dとの論理により開閉す
る機能を有し、複数個のNORゲート41−2_i（ｉ＝１〜
ｎ）、及び複数対のTR42−2_i（ｉ＝１〜ｎ）で構成され
ている。この信号P2_dは、メモリバンクA2側のシリアル
アクセスを実行する期間に、低論理レベルとなり、他の
期間（すなわち、信号P1_dが低論理レベルである期間）
に高論理レベルとなるものである。

なお、ポインタ50−２は、クロック信号CLKにより動
作する複数個のマスタースレーブ型F.F.50−2_i（ｉ＝１
〜ｎ）で構成されている。このマスタースレーブ型F.F.
50−2_iについては、図９を用いてその構成及び動作を後
述する。

ポインタ50−２を制御する第２のシリアルアドレス制
御回路60−２は、各F.F.50−2₁,〜50−2_n間を接続する
第１、第２の配線62,63を接続／遮断するための第３、
第４の開閉手段群（例えば、TR）61−2₁₁,61−2₁₂〜61
−2_n1,61−2_n2からなる開閉手段群61−２と、アドレス
手段とで、構成されている。アドレス手段は、開始アド
レス設定回路64−２と、終了アドレス設定回路65−２
と、開始アドレスデコーダ66−２と、終了アドレスデコ
ーダ67−２とで、構成されている。このシリアルアドレ
ス制御回路60−２には、Ｙアドレスバス72と、複数個の
ラッチ回路70−2_i（ｉ＝１〜ｎ）からなるＹアドレス手
段70−２とが、接続されている。

ポインタ50−２における各F.F.50−2_iの入力側は、図
８と異なり、第３の開閉手段であるTR61−2₁₁〜61−2_n1
を介して第２の配線63に接続され、その各F.F.50−2_iの
出力側が、第４の開閉手段であるTR61−2₁₂,61−2_n2を
介して第１の配線62に接続されている。配線62,63は、
ポインタ出力が50−１→50−2,50−２→50−１へ移動す
るための径路となる。

図８と同様に、Ｙアドレス手段70−２における各ラッ
チ回路70−2_iの出力PL2_i（ｉ＝１〜ｎ）は、ポインタ50
−２の各F.F.50−2_iに入力している。開始アドレスデコ
ーダ66−２は、ラッチ信号Qh2によってＹアドレスバス7
2上の開始アドレスをラッチする複数個のラッチ回路66
−2_i（ｉ＝１〜ｎ）で構成されている。終了アドレスデ
コーダ67−２は、ラッチ信号Qk2によってＹアドレスバ
ス72上の終了アドレスをラッチする複数個のラッチ回路
67−2_i（ｉ＝１〜ｎ）で構成されている。

各ラッチ回路66−2_iの出力Ph2_i（ｉ＝１〜ｎ）は、開
始アドレス設定回路64−２を構成するラッチ回路64−2_i
（ｉ＝１〜ｎ）に入力し、そのラッチ回路64−２_ｉの出
力がTR61−2₁₁〜61−2_n1を開閉制御する。各ラッチ回路
67−2_iの出力Pk2_ｉ（ｉ＝１〜ｎ）は、終了アドレス設
定回路65−２を構成する回路65−2_i（ｉ＝１〜ｎ）に入
力し、そのラッチ回路65−２_ｉの出力が、TR61−2₁₂〜6
1−2_n2を開閉制御する。各ラッチ回路64−２_ｉ,65−２
_ｉは、リセット信号P_r2によりリセットされる。

次に、図８及び図９を用いて、マスタースレーブ型フ
リップ・フロップ（以下、単にF.F.と言う。）50−１_ｉ
及び50−２_ｉの構成及び動作を説明する。

図８は、ｎ個のF.F.を直列に接続して構成されたポイ
ンタ50−１の第ｉ番目のF.F.50−1_iの構成を示してい
る。F.F.50−1_iの入力端子801は、図示しない前段のF.
F.50−1_(i-1)の出力端子と接続すると共に、インバータ
803の入力ノードと接続している。インバータ803は、ク
ロック信号CKLによって、その動作が制御されるもので
あり、クロック信号CLKが高レベルである時、その入力
ノードに与えられる信号の論理レベルと逆の論理レベル
を出力する、即ち動作状態となり、一方クロック信号が
低レベルである時、その入力コードに与えられる信号の
論理レベルに応答しない、即ち非動作状態となる。

このインバータ803の出力ノードは、インバータ805及
び807が逆並列接続して構成されたラッチ回路809の入力
ノード811、即ちインバータ805の入力ノードとインバー
タ807の出力ノードとを接続する共通接点と接続する。
このラッチ回路809は、インバータ803が出力する論理レ
ベルを一時保持する回路であり、その出力ノード813で
ある。インバータ805の出力ノードとインバータ807の入
力ノードとの共通接点より、入力ノード811に与えられ
た論理レベルと逆の論理レベルをインバータ815の入力
ノードに与えるものでる。また、このラッチ回路809の
入力ノード811は、さらに入力端子817及び819と接続し
ている。この入力端子817は、Tr61−1_iと接続し、入力
端子819はラッチ回路70−1_iの出力信号PL1_iを受信す
る。一方、このラッチ回路809の出力ノード813は、さら
に出力端子821に接続する。この出力端子821は、F.F.50
−1_iの出力として、NORゲート41−1_iの入力ノードと接
続する。

インバータ815は、クロック信号CLKによって、その動
作が制御されるものであり、インバータ803と逆のタイ
ミングで動作するものである。即ち、インバータ815
は、クロック信号CLKが低レベルである時、動作状態と
なり、一方クロック信号CLKが高レベルである時、非動
作状態となる。

このインバータ815の出力ノードは、インバータ823及
び825が逆並列接続して構成されたラッチ回路827の入力
ノード829と接続する。このラッチ回路827は、インバー
タ815が出力する論理レベルを一時保持する回路であ
り、その出力ノード831より、入力ノード829に与えられ
た論理レベルと逆の論理レベルを、次段のF.F.50−1
_(i-1)のインバータ833へ、出力端子835を介して出力す
るものである。

またラッチ回路827の入力ノード829は、出力端子837
と接続しており、この出力端子837はTr61−1₂と接続す
る。ポインタ50−１は、以上説明したF.F.をｎ段直列に
接続したものである。なお初段のF.F.50−1₁の入力端子
は、常に高論理レベルを受ける、例えば電源電圧Vccに
接続する様にし、最終段のF.F.50−１_ｎの出力端子は、
いずれの回路にも接続しない。

図９は、図８と同様にｎ個のF.F.を直列に接続して構
成されたポインタ50−２の第ｉ番目のF.F.50−2_iの構成
を示している。

F.F.50−2_iの入力端子901は、図示しない前段のF.F.5
0−2_(i-1)の出力端子と接続すると共に、インバータ903
の入力ノードと接続している。インバータ903は、クロ
ック信号CLKによって、その動作が制御されるものであ
り、クロック信号CLKが高レベルである時、その入力ノ
ードに与えられる信号の論理レベルと逆の論理レベルを
出力する、即ち動作状態となり、一方クロック信号が低
レベルである時、その入力ノードに与えられる信号の論
理レベルに応答しない、即ち非動作状態となる。

このインバータ903の出力ノードは、インバータ905及
び907が逆並列接続して構成されたラッチ回路909の入力
ノード911、即ちインバータ905の入力ノードとインバー
タ907の出力ノードとを接続する共通接点と接続する。
このラッチ回路909は、インバータ903が出力する論理レ
ベルを一時保持する回路であり、その出力ノード913で
ある、インバータ905の出力ノードとインバータ907の入
力ノードとの共通接点より、入力ノード911に与えられ
た論理レベルと逆の論理レベルをインバータ915の入力
ノードに与えるものでる。また、このラッチ回路909の
入力ノード911は、さらに入力端子917及び919と接続し
ている。この入力端子917は、Tr61−2_i1と接続し、入力
端子919はラッチ回路70−2_iの出力信号PL2_iを受信す
る。一方、このラッチ回路909の出力ノード913は、さら
に出力端子921に接続する。この出力端子921は、F.F.50
−2_iの出力として、NORゲート41−2_iの入力ノードと接
続する。

インバータ915は、クロック信号CLKによって、その動
作が制御されるものであり、インバータ903と逆のタイ
ミングで動作するものである。即ち、インバータ915
は、クロック信号CLKが低レベルである時、動作状態と
なり、一方クロック信号CLKが高レベルである時、非動
作状態となる。

このインバータ915の出力ノードは、インバータ923及
び925が逆並列接続して構成されたラッチ回路927の入力
ノード929と接続する。このラッチ回路927は、インバー
タ915が出力する論理レベルを一時保持する回路であ
り、その出力ノード931より、入力ノード929に与えられ
た論理レベルと逆の論理レベルを、次段のF.F.50−2
_(i-1)のインバータ933へ、出力端子935を介して出力す
るものである。

またラッチ回路927の入力ノード929は、出力端子937
と接続しており、この出力端子937はTr61−2_i2と接続す
る。ポインタ50−２は、以上説明したF.F.をｎ段直列に
接続したものである。なお初段のF.F.50−2₁の入力端子
は、常に高論理レベルを受ける。例えば電源電圧Vccに
接続する様にし、最終段のF.F.50−2_nの出力端子は、い
ずれの回路にも接続しない。

以上のように構成されるシリアルアクセスメモリのリ
ードアクセス動作を、図10〜図17を参照しつつ説明す
る。

図10は、データレジスタ33−1,33−２の全ビット数を
例えば20ビットにしたときの図５、ないし図９の動作説
明図である。図10中のy1₁〜y1₁₀,y2₁〜y2₁₀は、アドレ
ス（番地）を表す。図11〜図14は、時刻t0〜t24におけ
る図10中のポインタ50−1,50−２の動作説明図であり、
マスタースレーブ型F.F.50−1_i,50−2_iのマスタ側出力
及びスレーブ側出力が“1"あるいは“0"で示されてい
る。図11中の「×」は不定の意味である。図15〜図17
は、図５、図６、図７のタイミング図である。

図５に示すシリアルアクセスメモリのリードアクセス
の場合、Ｘアドレス手段31−1,31−２によって選択され
たワードラインWL1_i,WL2_i上のメモリセルデータは、転
送手段32−1,32−２を介してデータレジスタ33−1,33−
２へその都度、リード転送される。この場合、例えばメ
モリマトリクス30−１側がリードアクセス中であれば、
メモリマトリクス30−２側においてリード転送が行われ
る。

この実施例の動作の特徴は、図６及び図７に示す開始
アドレスデコーダ66−1,66−２及び終了アドレスデコー
ダ67−1,67−２のアドレス指定により、ポインタ50−1,
50−２のシフト径路を任意に変更できることである。そ
して、出力としてはシリアルに連続してリードアクセス
できるが、実際のポインタ50−1,50−２中のF.F.50−
1_i,50−2_iの動作が不連続になっている。

例えば、図10において、メモリバンクA1側の斜線で示
されたデータレジスタ33−１中のレジスタ33−1₂〜33−
1₈（アドレスy1₂〜y1₈）のアクセスが終わると、ポイン
タ出力はレジスタ33−1₉（アドレスy1₉）へは行かず、
メモリバンクA2側の斜線で示されたデータレジスタ33−
２中のレジスタ33−2₄（アドレスy2₄）へ飛び、レジス
タ33−2₄〜33−2₉（アドレスy2₄〜y2₉）までのリードア
クセスが間断なく行われる。レジスタ33−2₉（アドレス
y2₉）まで行ったら、直前に開始アドレスデコーダ66−
１により指定されたメモリバンクA1側のいずれかのレジ
スタ33−1₁〜33−1₁₀のアクセスに連続する。

一連のアクセスビット長及びアクセス範囲は、図６及
び図７の開始アドレス設定回路64−1,64−２及び終了ア
ドレス設定回路65−1,65−２の指定により、変更され
る。また、リードアクセスの開始時、その指定範囲内
で、Ｙアドレス出力70−1,70−２によってシリアルアク
セスの先頭アドレスを指定できる。メモリバンクA1側の
データレジスタ33−１の開始アドレスは、開始アドレス
デコーダ66−１で選択され、開始アドレス設定回路64−
１に蓄えられる。終了アドレスは、終了アドレスデコー
ダ67−１で選択され、終了アドレス設定回路65−１に蓄
えられる。

図６及び図７中の配線62,63は、ポインタ出力の転送
径路であり、図10の太線で示すように、ポインタ50−1,
50−２のシフト信号が移動する。この動作をクロックCL
Kの進むのに従って示したのが図11〜図14である。以
下、図15〜図17を参照しつつ、時刻t0,t00〜t24におけ
る各部のリード動作（１）〜（10）を説明する。

（１）時刻t0 時刻t0において、リセット信号Pr1,Pr2により、開始
アドレス設定回路64−1,64−２及び終了アドレス設定回
路65−1,65−２を構成する各ラッチ64−1_i,64−2_i,65−
1_i,65−2_i（ｉ＝１〜）がリセットされてその出力が全
て低レベル（以下、“L"という）となる。この時、デー
タレジスタ33−1,33−２中のレジスタ33−1_i,33−2_iの
内容は、不定である。

（２）時刻t00 時刻t00では、メモリバンクA1側のＸアドレス手段31
−１によってあるワードラインWL1_iが既に選択されてお
り、信号P1_ｔが高レベル（以下、“H"という）となるこ
とにより、選択されたメモリセルデータが、転送手段32
−１を介して、メモリコラム単位a1_i（ｉ＝１〜ｎ）か
らデータレジスタ33−１へパラレルに転送される。

この時、開始アドレスデコーダ66−１にラッチ信号Qh
1が、終了アドレスデコーダ67−１にラッチ信号Qk1が入
力する。これにより、例えば、ラッチ回路66−1₂、67−
1₈の出力Ph1₂,Pk1₈が“H"となり、それが、ラッチ回路6
4−1₂及び65−1₈でラッチされてそれらの出力が“H"状
態に保持される。

また、時刻t00において、ラッチ信号QLが“H"とな
り、Ｙアドレス手段70−１中の例えば出力PL1₄が“H"と
なる。その他のＹアドレス手段70−１の出力は“L"であ
り、ポインタ50−１中のF.F.50−1₄にのみ“1"が書込ま
れる。すると、ポインタ50−１中のF.F.50−1₄の出力の
みが“L"となり、他のF.F.50−1_iの出力が全て“H"とな
る。F.F.50−1₄の出力が“L"になると、データレジスタ
33−１中のレジスタ33−1₄がシリアルアクセスの先頭ビ
ットとなる。つまり、リードアクセスされるアドレスの
F.F.50−1₄の出力のみが“L"となる。その後、クロック
CLKに従い、F.F.50−1₄の出力“L"は順次F.F.50−1₅→
F.F.50−1₆→…へと進んで行く。

レジスタ33−1_i中でリードアクセス可能となるのは、
ラッチ回路64−1₂の出力及び65−1₈の出力が“H"である
ため、レジスタ33−1₂〜33−1₈のデータである。しか
し、先頭ビットはレジスタ33−1₄であるため、レジスタ
33−1₄→33−1₅→33−1₆→33−1₇→33−1₈へとリードア
クセスされる。この一連のシリアルアクセスサイクル中
において、レジスタ33−1₂,33−1₃はリードアクセスさ
れない。

（３）時刻t1 時刻t1で、マスタースレーブ側F.F.50−1₄の出力が
“L"であり、信号P1_dが“L"となるため、TR42−1₄がオ
ンし、レジスタ33−1₄中に保持されたデータがデータバ
ス45へ転送される。時刻t1では、図11に示すように、ア
ドレスy1₄におけるF.F.50−1₄のマスタ側及びスレーブ
側に共に“1"が保持され、他は全て“0"となっている。

（４）時刻t2 時刻t2でクロックCLKが“L"となる。この時、アドレ
スy1₄のF.F.50−1₄においてマスタ側出力“1"が“0"と
なり、アドレスy1₅のF.F.50−1₅のマスタ側出力が“1"
に変化する。これにより、ポインタ50−１のF.F.全体か
ら見ると、F.F.において半サイクル進んだように見え
る。F.F.50−1₅のマスタ側出力が“1"に変化すると、F.
F.50−1₅の出力が“L"、F.F.50−1₄の出力が“H"とな
る。

このような動作は、時刻t3におけるクロックCLKの立
上がりに同期して信号P1_dが“L"となり、レジスタ33−1
₅のデータがデータバス45へ転送される前に、前もって
ポインタ50−１を半サイクル進め、高速シリアルアクセ
スを可能にするためである。

（５）時刻t3 時刻t3でクロックCLKが“H"となり、これに同期して
信号P1_dが“L"となる。半サイクル前よりF.F.50−1₅の
出力が“L"であるため、TR42−1₅がオンし、レジスタ33
−1₅のデータがデータバス45へ転送される。

（６）時刻t4〜t6 クロックCLKの“H",“L"に同期して前記（４）〜
（５）と同様な動作が行われ、後に続くレジスタ33−
1₆,33−1₇,33−1₈のデータがデータバス45へ転送され
る。

（７）時刻t7 メモリバンクA1側のリードアクセス中の任意の時刻、
例えばt7付近において、メモリバンクA2側のあるワード
ワインWL2_iがＸアドレス手段31−２で選択され、ポイン
タ50−１の出力がポインタ50−２へ移動した時のメモリ
セルデータをデータレジスタ33−２へ転送するための準
備をする。

時刻t7で信号P2_tが“H"となり、図９に示すメモリコ
ラム単位a2_i側のメモリセルデータが、転送手段32−２
を介してデータレジスタ33−２へパラレルに転換され
る。この時、ラッチ信号Qh2が開始アドレスデコーダ66
−２に、ラッチ信号Qk2が終了アドレスデコーダ67−２
にそれぞれ入力し、例えば、ラッチ回路66−2₄の出力及
び67−2₉の出力が“H"となる。これにより、ラッチ回路
64−2₄、65−2₉の出力のみが“H"となり、その“H"状態
を保持する。他のラッチ回路66−2_i,67−2_iの出力は、
“L"である。ラッチ回路64−2₄の出力はTR61−2₄₁を、
ラッチ回路65−2₄の出力はTR61−2₉₂をそれぞれオン
し、図12に示すようにポインタ出力の径路を決定する。
このポインタ出力径路の設定前には、リセット信号Pr1,
Pr2により、開始アドレス設定回路64−1,64−２及び終
了アドレス設定回路65−1,65−２が毎回リセットされ
る。

（８）時刻t10 時刻t10でクロックCLKが“L"となり、アドレスy1₈に
おけるF.F.50−1₈のスレーブ側から出るポインタ出力
は、61−1₈₂を介して配線63へ転送され、F.F.61−2₄₁を
介してアドレスy2₄におけるF.F.50−2₄のマスタ側へ入
力される。これにより、ポインタ出力が50−１→50−２
へ移る。その後、前記（４）〜（５）と同様に、信号P2
_dの“L"のタイミングに同期して、レジスタ33−2₄,33−
2₅、…のデータがデータバス45へ転送される。

（９）時刻t17 時刻t17において、メモリバンクA1側のデータレジス
タ33−１内のどのレジスタ範囲をリードアクセスするか
を、前記（２）と同様の動作で決定する。図15及び図16
では、ラッチ回路66−1₁,67−1₁の出力が“H"となる例
を示す。この場合、レジスタ33−1₁,33−1₉のデータが
リードアクセス可能となり、ポインタ出力の転送径路は
図13の時刻t17のようになる。すると、メモリバンクA1
側において、Ｘアドレス手段31−１で選択されたワード
ラインWL1_i上のメモリセルデータが、転送手段32−１を
介してデータレジスタ33−１へパラレルに転送される。

（10）時刻t21 時刻t21において、信号P2_dの立下りにより、アドレス
y2₉におけるレジスタ33−2₉のデータがデータバス45へ
転送される。次の時刻t22では、アドレスy2₉におけるF.
F.50−2₉のスレーブ側出力がポインタ出力として、配線
62を介してポインタ50−１側へ転送され、次のクロック
CLKサイクルでレジスタ33−1₁が選択される。

このような回路動作により、データレジスタ33−1,33
−２のデータはクロックCLKの“H",“L"に従い、指定さ
れたポインタ径路に沿ってデータバス45へシリアルに出
力される。

以上、リードアクセス動作について説明したが、ほぼ
同様の動作で、信号P1_t,P2_tにより、データレジスタ33
−1,33−２よりメモリコラム単位a1_i,a2_iへの転送を、
アクセス終了後のメモリマトリクス領域で行えば、ライ
ト動作も可能である。なお、開始アドレス設定回路64−
1,64−２及び終了アドレス設定回路65−1,65−２によ
り、ポインタ50−1,50−２に対する開始アドレス及び終
了アドレスを、必ずしも毎回セットする必要はない。一
度、開始アドレス設定回路64−1,64−２及び終了アドレ
ス設定回路65−1,65−２にデータをラッチしておけば、
ポインタ出力の移動径路を常に同じ状態に保て、サイク
リックなアクセスが可能となる。

本実施例では、次のような利点を有している。

シリアルアドレス制御回路60−1,60−２を設け、シリ
アルアドレスを発生する第１、第２のポインタ50−1,50
−２を構成する一連のF.F.50−1_i,50−2_i中のある範囲
だけ任意に指定可能なように、ポインタ出力径路を外部
から自由に制御できるようにしている。そのため、シリ
アルに連続するデータ中のある一連のデータを取り出し
て高速に出力することが可能となり、これにより、シリ
アルアクセスメモリの性能を大幅に向上できる。

第２の実施例 図18は、第２の実施例を示すシリアルアクセスメモリ
の構成ブロック図であり、図５中の要素と共通の要素に
は共通の符号が付されている。

このシリアルアクセスメモリでは、図５のアドレス発
生回路73に代えて、回路構成の異なるアドレス発生回路
80を設け、さらにライト転送制御回路90を新たに付加し
ている。

アドレス発生回路80は、反転したＸアドレスストロー
ブ信号RAS_nにより活性化したＸアドレス及びＹアドレス
を発生し、該Ｘアドレスをポイント信号BAKによってメ
モリバンクA1側とA2側に切換える。そして、A1側のＸア
ドレスをＸアドレスバス71−１を介して第１のＸアドレ
ス手段31−１へ、A2側のＸアドレスをＸアドレス71−２
を介して第２のＸアドレス手段31−２へ、それぞれ供給
する。また、アドレス発生回路80で発生したＹアドレス
は、Ｙアドレスバス72を介してＹアドレス手段70−1,70
−２へ供給される。

ライト転送制御回路90は、信号RAS_nにより活性化さ
れ、図６の第１、第２の配線62,63からのポインタ出力
に基づき、ポイント信号BAK、及び第１、第２の転送手
段32−1,32−２に供給する開閉制御用の信号P1_t,P2_tを
出力して、ライト転送を制御する機能を有している。

図19は、図18中のメモリコラム単位、例えばa1₁の構
成例を示す回路図である。

このメモリコラム単位a1₁では、ダイナミックRAMの例
が示されており、ワードライン（WL1_i（ｉ＝１〜ｍ）と
相補的なビットラインBL_a,BL_bとの交差箇所に、メモリ
セルC1_i1（ｉ＝１〜ｍ）が接続されている。ビットライ
ンBL_a,BL_bには、読出しデータを検知、増幅するセンス
アンプSMが接続されている。

ビットラインBL_a,BL_bは、第１の転送手段32−１中の
スイッチ32−1₁に接続されている。スイッチ32−1₁は、
例えば、信号P1_tでオン、オフ動作するTRa,TRbで構成さ
れている。

図20は、図18におけるアドレス発生回路80及びライト
転送制御回路90の構成ブロック図である。

アドレス発生回路80は、信号RAS_nにより活性化してア
ドレスADのうちのＸアドレスを入力するＸアドレスバッ
ファ81を有している。Ｘアドレスバッファ81の出力側に
は、ポイント信号BAKにより開閉するANDゲート83と、ポ
イント信号BAKがインバータ82で反転されその反転信号
により開閉するANDゲート84とが、接続されている。

このANDゲート83,84により、Ｘアドレスバッファ81の
出力が切換えられ、メモリバンクA1側のＸアドレスがア
ドレスラッチ回路85にラッチされ、メモリバンクA2側の
Ｘアドレスラッチ回路86にラッチされる構成になってい
る。アドレスラッチ回路85,86の出力側には、Ｘアドレ
スバス71−1,71−２がそれぞれ接続されている。

なお、図示されていないが、アドレス発生回路80内に
は、アドレスADのうちのＹアドレスをラッチしてそれを
Ｙアドレスバス72へ出力する回路も設けられている。

ライト転送制御回路90はポインタ91を有し、そのポイ
ンタ91の出力側には、インバータ92及びANDゲート93−
1,93−２を介して、メモリバンクA1,A2側のリード制御
回路94−1,94−２、が接続されている。

ポインタ91は、配線62,63からのポインタ出力、クロ
ックCLK及びリセット信号PWを入力し、メモリバンクA1
またはA2のどちらにデータ転送を行うかを判定し、その
判定結果であるポイント信号BAKを出力する機能を有し
ている。このポイント信号BAKによってANDゲート93−１
が開閉し、さらに該ポイント信号BAKがインバータ92で
反転され、その反転信号でANDゲート93−２が開閉す
る。このANDゲート93−1,93−２によって信号RAS_nが選
択され、リード制御回路94−１または94−２のいずれか
一方へ与えられる。

リード制御回路94−1,94−２は、信号RAS_nにより活性
化してリード制御信号を出力する回路であり、その出力
側には、ラッチ回路95−1,95−２、及び配線63,62から
のポインタ出力によって開閉するANDゲート96−1,96−
２を介して、メモリバンクA1,A2側のライト制御回路97
−1,97−２が接続されている。ライト制御回路97−1,97
−２は、ラッチ回路95−1,95−２の出力を入力し、ライ
ト制御信号S97−1a,S97−2a,及びラッチ回路95−1,95−
２のリセット信号S97−1b,S97−2bを出力する回路であ
る。

ライト制御信号S97−1aとリード制御回路94−１の出
力信号S94−１とは、ORゲート98−１で論理和がとら
れ、信号P1_tが生成される。同様に、ライト制御信号S97
−2aとリード制御回路94−２の出力信号S94−２とは、O
Rゲート98−２で論理和がとられ、信号P2_tが生成され
る。

また、ライト転送制御回路90には、メモリ制御回路99
が設けられている。メモリ制御回路99は、信号RAS_nによ
り活性化され、配線62,63からのポインタ出力を入力し
て主要メモリ動作を全て制御する制御信号を出力する回
路である。

次に、前記第１の実施例の動作（Ａ）と、第２の実施
例の動作（Ｂ）を比較説明する。

（Ａ）前記第１の実施例の動作 図21及び図22は、第１の実施例のライト動作説明図で
ある。

図１の実施例のアクセス方式を用いてライト動作させ
ると、データレジスタ33−1,33−２内のアクセスしてい
ないデータも、アクセスしているデータと共にメモリマ
トリクス30−1,30−２へ転送されるという不都合が生じ
る。

即ち、図21（１）に示すように、メモリマトリクス30
−１において、ワードラインWL1_iで選択されたメモリセ
ル内のデータをオール“1"とする。データレジスタ33−
1,33−２には、オール“0"が書込まれている。図21
（２）において、データレジスタ33−１のアクセス領域
が決定され、ライト動作が開始する。

図22（１）で、ポインタ出力がデータレジスタ33−２
側へ移る。Ｘアドレス手段31−１でワードラインWL1_iが
選択され、信号P1_tの“H"で開閉手段32−１が閉じ、書
込みを完了したデータレジスタ33−１内のデータが、メ
モリセル内へ転送される。この時、データレジスタ33−
１内における書き換えたくないデータa,b,cも、メモリ
セルへライト転送されるので、メモリセルデータa1,b1,
c1が書き換えられてしまう。

図22（２）のライト転送サイクルでも、図22（１）と
同様に、データレジスタ33−２内の書き換えたくないデ
ータd,eがライト転送され、メモリセルデータｄ−1,e−
１が書き換えられてしまう。

（Ｂ）第２の実施例の動作 図23〜図25は図18のライト動作説明図、図26及び図27
は図18と図20のタイミング図である。なお、図23〜図25
の下部に付与した符号（１）〜（６）は、図26及び図27
のクロックCLK上の期間（１）〜（６）に対応してい
る。

（ｉ）図23A …（１） リセット信号PWによってライト転送制御回路90内のポ
インタ91がリセットされた後、そのポインタ91から出力
されるポイント信号BAKが“H"となる。アドレス発生回
路80内のＸアドレスバッファ81では、信号RAS_nにより、
アドレスAD中のＸアドレスX_iを取り込む。取り込まれた
ＸアドレスX_iは、ポイント信号BAKの“H"によって開い
たANDゲート83を介して、アドレスラッチ回路85にラッ
チされる。ラッチされたＸアドレスX_iは、Ｘアドレスバ
ス71−１を介してＸアドレス手段31−１へ送られる。

Ｘアドレス手段31−１は、ＸアドレスX_iをデコードし
てワードラインWL1_iを立上げる。ワードラインWL1_iに接
続されたメモリセルの記憶データ（オール“1"）がビッ
トラインBLa_i,BLb_i上に読出され、それが図19のセンス
アンプSAで増幅される。

一方、ポイント信号BAKが“H"なると、ANDゲート93−
１が開いて信号RAS_nがリード制御回路94−１に入力す
る。すると、リード制御回路94−１の出力信号S94−１
が“H"になり、ORゲート98−１の出力信号P1_tが“H"と
なる。同時に、リード制御回路94−１の出力はラッチ回
路95−１にラッチされ、そのラッチ回路95−１の出力が
“H"となる。

信号P1_tが“H"になると、開閉手段32−１が開き、オ
ール“1"のメモリセルデータがデータレジスタ33−１へ
リード転送される。その後、ポイント信号BAKが“L"に
なる。

（ii）図23B …（２） 信号RAS_nにより、アドレスADのうちのＸアドレスX_mが
Ｘアドレスバッファ81に取り込まれる。取り込まれたＸ
アドレスX_mは、ポイント信号BAKの“L"によって開いたA
NDゲート84を介して、アドレスラッチ回路86にラッチさ
れる。ラッチされたＸアドレスX_mは、Ｘアドレスバス71
−２を介してＸアドレス手段31−２へ送られる。

Ｘアドレス手段31−２は、ＸアドレスX_mをデコードし
てワードラインWL2_mを立上げる。ワードラインWL2_mが立
上がると、それに接続されたメモリセルのデータ（オー
ル“0"）がビットラインBLa_m,BLb_m上に読出され、セン
スアンプSAで増幅される。

一方、ポイント信号BAKが“L"なので、ANDゲート93−
２が開いて信号RAS_nがリード制御回路94−２に入力す
る。すると、リード制御回路94−２の出力信号S94−２
が“H"となり、ORゲート98−２の出力信号P2_tが“H"と
なる。同時に、リード制御回路94−２の出力がラッチ回
路95−２にラッチされ、そのラッチ回路95−２の出力が
“H"となる。

信号P2_tが“H"になると、開閉手段32−２が開き、オ
ール“0"のメモリセルデータがデータレジスタ33−２へ
リード転送される。このリード転送時において、データ
レジスタ33−１では、クロックCLKにより、指定された
アドレス内の各レジスタにライトが行われる。

（iii）図24A …（３） 配線63からのポインタ出力が“H"となり、ポイント信
号BAKが“H"となる。すると、アドレスラッチ回路85に
ラッチされていたＸアドレスX_iがＸアドレス手段31−１
へ送られ、図23Aと同一のワードラインWL1_iが立上る。

一方、ラッチ回路95−１の出力が“H"、及び配線63か
らのポインタ出力が“H"なので、ANDゲート96−１を介
してライト制御回路97−１が活性化する。そして、ライ
ト制御回路97−１の出力信号S97−1aが“H"となり、OR
ゲート98−１の出力信号P1_tが“H"となる。その後、ラ
イト制御回路97−１の出力信号S97−1bが“H"となり、
ラッチ回路95−１がリセットされる。

信号P1_tの“H"によって転送手段32−１が開く時に
は、既にデータレジスタ33−１に対するライトが完了し
ている。そのため、転送手段32−１が開くと、データレ
ジスタ33−１内のデータが、図23と同一のワードライン
WL1_iへライン転送される。

このライト転送において、データレジスタ33−１内の
斜線で示すレジスタデータ“1",“1"は、アクセスしな
いデータである。このデータは、もともとメモリセルに
あったデータであり、ライト転送によって再度同一のメ
モリセルに書込まれる。そのため、アクセスしたいレジ
スタデータ“0",…，“0"のみがメモリセルに書込まれ
ることになる。

（iv）図24B …（４） 信号RAS_nが“L"となり、ＸアドレスX_jがＸアドレスバ
ッファ81に取り込まれる。このＸアドレスX_jは、ポイン
トBAKの“H"によって開いたANDゲート83を介して、アド
レスラッチ回路85にラッチされる。ラッチされたＸアド
レスX_jがＸアドレス手段31−１へ送られ、ワードライン
WL1_jが立上がる。

信号RAS_nは、ポイント信号BAKの“H"により開いたAND
ゲート93−１を介して、リード制御回路94−１へ入力す
る。すると、リード制御回路94−１の出力信号S94−１
が“H"となり、ORゲート98−１の出力信号P1_tが“H"と
なって転送手段32−１が開く。

転送手段32−１が開くと、ワードラインWL1_jによって
選択されたオール“0"のメモリセルデータが、データレ
ジスタ33−１へリード転送される。これは、第１の実施
例と同様の通常のリード転送である。この時、データレ
ジスタ33−２では、ライト動作が行われる。

（ｖ）図25A,図25B …（５），（６） 配線62からのポインタ出力が“H"になると、ポイント
信号BAKが“L"になる。この時、データレジスタ33−２
へのライトが完了しているので、データレジスタ33−１
のライト動作が始まる。一方、図23Bで選択されたワー
ドラインWL2_mが再度、立上がり、信号P2_tの“H"によっ
て転送手段32−２が開き、ライト転送が行われる。

その後、図25Bにおいて、データレジスタ33−２への
次のライトに備え、メモリマトリクス33−２側では、図
23Bと同様にリード転送が行われる。

本実施例では、次のような利点がある。

書込み対象となるメモリセルが接続されたワードライ
ンを、シリアルライトの直前に選択し、そのメモリセル
データを前もってデータレジスタ33−1,33−２へリード
転送した後、シリアルライトを行うようにしている。そ
のため、データレジスタ33−1,33−２内の一部に対し、
一連のシリアルライトが行われた場合にも、ライト転送
後、書き換えたくないデータを、元の状態に保持するこ
とができる。

従って、次のような用途に使用できる。例えば、画像
処理において表示画面のある領域のみを書き換えたり、
CPUのバーストアクセスを行うような場合、長いシリア
ルデータ中の任意の８ビットのみとか、16ビットのみの
短いライトを行ってデータの書き換えをするようなとき
には、非常に便利である。

第３の実施例 図28及び図29は、第３の実施例のシリアルアクセスメ
モリを示すもので、図28がメモリバンクA1側の要部回路
構成図、及び図29がメモリバンクA2側の要部回路構成図
である。なお、図６及び図７の要素と共通の要素には共
通の符号が付されている。

この第３の実施例では、第２の実施例のようにリード
転送→ライト転送と繰り返すことなく、ライト転送のみ
で、書き換えたいデータのみを、データレジスタ33−1,
33−２からメモリマトリクス30−1,30−２へ転送する構
成にしている。

即ち、本実施例のシリアルアクセスメモリでは、図６
及び図７の第１、第２の転送手段32−1,32−２に代え
て、それとは回路構成の異なる第１、第２の転送手段10
0−1,100−２を設けている。

図28に示すメモリバンクA1側の第１の転送手段100−
１は、開閉制御回路110−１、充放電回路120−1,130−
１、及び開閉回路140−１より構成されている。

開閉制御回路110−１は、開始アドレス設定回路64−
１の出力信号Pf1_i（ｉ＝１〜ｎ）と終了アドレス設定回
路65−１の出力信号Pg1_i（ｉ＝１〜ｎ）との論理をと
り、出力側ノードN1_i（ｉ＝１〜ｎ）から、開閉回路選
択用の信号を出力する機能を有している。この開閉制御
回路110−１は、出力信号P1f₁を反転するNORゲート111
−1₁と、信号Pf1₂〜Pf1_nと信号Pg1₁〜Pg1_n-1の否定論理
和をとるNORゲート111−1₂〜111−1_nと、出力信号Pg1_n
を反転するNORゲート111−1_n-1と、信号ライン上のノー
ドN1₁〜N1_nを介して直列に接続され各NORゲート111−1₁
〜111−1_n-1の出力によりオン、オフ動作する開閉素
子、例えばTR112−1₁〜112−1_n-1とで、構成されてい
る。

充放電回路120−１は、TR112−1₁〜112−1_n-1のノー
ドN1₁側に接続され、充電用信号PV1及び放電用信号PG1
に基づき、ノードN1_i（ｉ＝１〜ｎ）を充放電する機能
を有している。この充放電回路120−１は、充電用信号P
V1によりオン、オフ動作する充電用TR121−１と、放電
用信号PG1によりオン、オフ動作する放電用TR122−２と
で、構成されている。充放電回路130−１は、TR112−1₁
〜112−1_n+1のノードN1_n側に接続され、充放電回路120
−１と同様に、充電用TR131−１及び放電用TR132−１で
構成されている。

開閉回路140−１は、ノードN1_i（ｉ＝１〜ｎ）上の信
号と開閉用の信号P1_tとに基づき、メモリコラム単位a1_i
（ｉ＝１〜ｎ）とデータレジスタ33−１との間を開閉す
る機能を有している。この開放回路140−１は、ノードN
1_i（ｉ＝１〜ｎ）上の信号と信号P1_tとの論理積をとるA
NDゲート141−1_i（ｉ＝１〜ｎ）と、その出力によりオ
ン、オフ動作してメモリコラム単位a1_i（ｉ＝１〜ｎ）
とレジスタ33−1_i（ｉ＝１〜ｎ）との間を開閉する複数
対のTR142−1_i（ｉ＝１〜ｎ）とで、構成されている。

図29に示すメモリバンクA2側の第２の転送手段100−
２は、第１の転送手段100−１と同一の回路であり、開
閉制御回路110−２、充放電回路120−2,130−２、及び
開閉回路140−２より構成されている。各回路110−2,12
0−2,130−2,140−２の構成要素には、図28の符号「−
１」に対応して符号「−２」が付されている。

次に、図30〜図33を参照しつつ、ライト動作を説明す
る。

図30〜図32は、図28及び図29のライト動作説明図であ
る。y1₁〜y1₈,y2₁〜y2₈はコラムアドレス、N1₁〜N1₈,N2
₁〜N2₈は開閉制御回路110−1,110−２中のノードであ
る。図33は、図28のタイミング図である。図中の期間
（１）〜（６）は、図30〜図32の下部の符号（１）〜
（６）に対応している。

（ｉ）図30A …（１） リセット信号Pr1が“H"となり、開始アドレス設定回
路64−１及び終了アドレス設定回路65−１がリセットさ
れてその出力信号Pf1_i,Pg1_iが全て“L"となる。これに
より、NORゲート111−1_i（ｉ＝１〜ｎ）の出力が全て
“H"になり、ノードN1_i（ｉ＝１〜ｎ）が全て導通状態
となる。

例えば、メモリマトリクス30−１のアドレスy1₂か
ら、シリアルライトが開始する場合を考える。リセット
信号Pr1と同時に信号PV1が“H"となり、各ノードN1₁〜N
1_nが充電されて全て“H"となる。信号Pf1₆,Pg1₂が“H"
になると、ノードN1₂,N1₇が“L"となる。データレジス
タ33−１のアクセスがアドレスy1₆まで行われると、次
の操作に移る。

（ii）図30B …（２） メモリマトリクス30−１側のデータレジスタ33−１の
アクセスが完了すると、ポインタ出力がメモリマトリク
ス30−２側のデータレジスタ33−２へ移動し、該データ
レジスタ33−２のアクセスが開始する。その後、信号PG
1が“H"となり、TR122−1,132−１がオンしてノードN
1₁,N1_n側の２方向から放電が実行される。開閉制御回路
110−１のNORゲート111−1,111−７が閉じているため、
ノードN1₁,N1₇,N1₈の蓄積電荷のみ急速に放電される。
他のノードN1₂〜N1₆は、“H"状態に保持される。

（iii）図31A …（３） ノードN1₂〜N1₆が“H"状態に保持されているので、次
の図31B、すなわち（４）で転送するために転送開閉回
路140−２を選択できる。つまり、ここでは開閉回路140
−１中のANDゲート141−1₂〜141−1₆が選択されてい
る。

（iv）図31B …（４） 信号P1_tが“H"になり、開閉回路140−１中のTR142−1
₂〜142−1₆がオンする。非アクセスのANDゲート141−
1₁,141−1₇,141−1₈は、信号P1_tが“H"になっても閉じ
たままになっているので、TR142−1₁,142−1₇,142−1₈
はオフ状態である。そのため、レジスタ33−1₂〜33−1₆
中のデータのみが、ワードラインWL1_iで選択されたメモ
リセルへパラレルにライト転送される。非アクセスのア
ドレスy1₁,y1₇,y1₈に対応するレジスタ33−1₁,33−1₇,3
3−1₈中のデータは、ライト転送されない。

このライト転送時には、データレジスタ33−１のシリ
アルライト動作が行われる。

（ｖ）図32A、図32B …（５），（６） リセット信号Pr1及び信号PV1が再度、“H"となる。こ
の以後の動作は、前記（１）と同じで、開始アドレス設
定回路64−１及び終了アドレス設定回路65−１がリセッ
トされ、その出力信号Pf1_i,Pg1_iが“L"となる。これに
より、NORゲート111−1₂,111−1₇の出力が“H"となり、
全てのノードN1_iが導通し、信号PV1によって充電され
る。この動作が、次に、メモリマトリクス30−２側のア
クセスにも、図32B,（６）のように繰り返される。

本実施例では、次のような利点がある。

連続する特定のアドレスのデータレジスタ33−1,33−
２に書込んだデータを、選択的に、任意のワードライン
WL1_i,WL2_iで選択されたメモリセルへ、ライト転送する
ことができる。そのため、第２の実施例よりも、ライト
動作の操作手順を簡略化できる。

なお、第１、第２の実施例では、リセット信号Pr1,Pr
2が必ずしも必要ではなかったが、本実施例では、必要
となる。転送手段100−1,100−２において、例えばTR11
2−1_i（ｉ＝１〜ｎ）,112−2_i（ｉ＝１〜ｎ）は、他の
トランジスタや他の素子で構成してもよい。充放電回路
120−1,120−2,130−1,130−２は、他のトランジスタの
組合せで構成したり、あるいはキャパシタや抵抗等を付
加してもよい。また、ノードN1_i,N2_iを初期状態で充電
せずに、放電しておいた状態で、選択時に各ノードN1_i,
N2_iを充電するような回路構成にしてもよい。

第４の実施例 図34及び図35は、第４の実施例のシリアルアクセスメ
モリを示すもので、図34はメモリバンクA1側の要部の回
路構成図、及び図35はメモリバンクA2側の要部の回路構
成図である。なお、第３の実施例の図28及び図29中の要
素と共通の要素には共通の符号が付されている。

この実施例では、図28及び図29の第１、第２の転送手
段100−1,100−２に代えて、第１、第２のイコライズ回
路150−1,150−２を付加した第１、第２の転送手段100A
−1,100A−２を設けている。

メモリバンクA1側の第１のイコライズ回路150−１
は、直列接続された複数個のイコライズ用開閉素子、例
えばTR151−1₁〜151−1_n-1を有し、それらの各TR151−1
₁〜151−1_n-1が開閉制御回路110−１内の各TR112−1₁〜
112−1_n-1に並列接続されている。TR151−1₁〜151−1
_n-1は、充電用の信号PV1によってオン状態となり、信号
ライン上のノードN1_i（ｉ＝１〜ｎ）を充電する機能を
有している。

メモリバンクA2側の第２のイコライズ回路150−２
は、第１のイコライズ回路150−１と同様に、充電用の
信号PV2によってオン状態となるイコライズ用TR151−2₁
〜151−2_n-1で構成されている。

第３の実施例では、開始アドレス設定回路64−1,64−
２の出力信号Pf1_i,Pf2_i、及び終了アドレス設定回路65
−1,65−２の出力信号Pg1_i,Pg2_iを毎回リセットして
“L"にして、TR112−1₁〜112−1_n-1,112−2₁〜112−2
_n-1をオンさせて各ノードN1_i,N2_iを導通（イコライズ）
させている。これに対して本実施例では、リセット信号
Pr1,Pr2を、シリアルアクセスの開始時のみの開始アド
レス設定回路64−1,64−２及び終了アドレス設定回路65
−1,65−２のリセットに用い、各ノードN1_i,N2_iのイコ
ライズはイコライズ回路150−1,150−２で行う。

本実施例では、次のような利点を有している。

イコライズ用TR151−1₁〜151−1_n-1,151−2₁〜151−2
_n-1のみの制御で、第３の実施例の動作を実現できる。
ところが、第３の実施例は、リセット信号Pr1,Pr2によ
り信号Pf1_i,Pf2_i,Pg1_i,Pg2_iを“L"にしてTR112−1₁〜11
2−1_n+1,112−2₁〜112−2_n-1をオンさせ、各ノードN1_i,
N2_iをイコライズさせている。そのため、回路動作の遅
延量だけ、イコライズが遅れる。これに対して本実施例
では、信号PV1,PV2で直接、イコライズ用TR151−1₁〜15
1−1_n-1を制御しているので、高速にイコライズでき、
それによって充電速度の高速化が図れる。

第５の実施例 図36及び図37は、第５の実施例のシリアルアクセスメ
モリを示すもので、図36はメモリバンクA1側の要部の回
路構成図、及び図37はメモリバンクA2側の要部の回路構
成図である。なお、第３の実施例の図28及び図29中の要
素と共通の要素には共通の符号が付されている。

この実施例では、図28及び図29のノードN1_i,N2_iの信
号ラインにおける中間の任意の箇所に、充電用の信号PV
1,PV2によって動作する充電回路、例えばTR152−1,152
−２を接続している。

第３の実施例では、初期化のために、TR112−1₁〜112
−1_n-1,112−2₁〜112−2_n-1を介して、ノードN1₁,N2₁側
とノードN1_n,N2_n側との２方向のみから各ノードN1_i,N2_i
を充電している。そのため、メモリ容量の増大に伴なっ
て信号ラインの時定数が大きくなると、充電に時間がか
かる。そこで、本実施例では、ノードN1₁,N2₁とN1_n,N2_n
との中間の任意の箇所に充電用TR152−1,152−２を接続
し、信号ラインを充電するようにしているので、充電時
間を短縮できる。

なお、充電回路はTR152−1,152−２以外のトランジス
タや、キャパシタ等の他の回路で構成してもよい。ま
た、充電回路は、信号ラインの時定数等を考慮して複数
個接続してもよい。

第６の実施例 図38及び図37は、第６の実施例のシリアルアクセスメ
モリを示すもので、図38はメモリバンクA1側の要部の回
路構成図、及び図37はメモリバンクA2側の要部の回路構
成図である。なお、第４の実施例の図34及び図35中の要
素と共通の要素には共通の符号が付されている。

この実施例では、図36及び図37中の充電回路、例えば
TR152−1,152−２を、図34及び図35中のノードN1_i,N2_i
の信号ラインに接続することにより、第５の実施例と同
様に、充電時間の短縮化を図っている。

第７の実施例 図40は、第７の実施例のシリアルアクセスメモリを示
すポインタ付近の要部回路構成図であり、第１の実施例
の図６及び図７中の要素と共通の要素には共通の符号が
示されている。

本実施例では、第１の実施例におけるメモリバンクA1
側の第１、第２の配線62,63とメモリバンクA2側の第
１、第２の配線62,63との間に、図40に示すような増幅
回路68を接続している。増幅回路68は、配線63にメモリ
バンクA1からA2側方向へ直列接続された２段のインバー
タと、配線62にメモリバンクA2からA1側方向へ直列接続
された２段のインバータとで、構成されている。

メモリ容量が大規模化すると、配線62,63の寄生容量
（負荷）が増大し、ポインタ出力を高速に転送すること
が困難となる。そこで、増幅回路68により、ポインタ出
力を増幅すれば、高速動作が可能となる。

なお、増幅回路68は、バッファ等の他の回路で構成し
てもよい。

第８の実施例 図41は、第８の実施例を示すシリアルアクセスメモリ
中のアドレス発生回路の構成ブロック図であり、第１の
実施例の図５中の要素と共通の要素には共通の符号が付
されている。

この実施例では、図５のアドレス発生回路73に代え
て、回路構成の異なるアドレス発生回路200を設けてい
る。アドレス発生回路200は、ＸアドレスX_i（ｉ＝１〜
ｎ）を発生してＸアドレスバス71へ出力するＸアドレス
発生回路210と、Ｙアドレスを発生してＹアドレスバス7
2へ出力するＹアドレス発生回路220とで、構成されてい
る。

Ｘアドレス発生回路210は、配線63からのポインタ出
力によってインクリメントするＸアドレスX_iを発生し、
リセット信号Pr1によりリセットされてＸアドレス手段3
1−１をリセットすることによって初期Ｘアドレスを設
定する機能を有している。このＸアドレス発生回路210
は、例えば複数段のF.F.211_i（ｉ＝１〜ｎ）からなるア
ドレスカウンタ211で構成され、リセット信号Pr1により
リセットされ、配線63からのポインタ出力によってイン
クリメントされる。

この動作（ｉ），（ii）を図42〜図45及び図46を参照
しつつ説明する。

図42〜図45は図41の動作説明図、及び図46は図41のタ
イミング図である。なお、図46中の期間（１）〜（８）
は、図42〜図45の下部の符号（１）〜（８）に対応して
いる。

（ｉ）図42A,図42B …（１），（２） 図46の期間（１）において、リセット信号Pr1が“H"
になると、Ｘアドレス発生回路210がリセットされ、そ
の出力であるＸアドレスX_i（ｉ＝１〜ｎ）が“L"にな
る。次に、Ｘアドレス手段31−１で選択されたメモリマ
トリクス30−１のワードラインWL1₁が立上がり、それに
接続されたメモリセルデータが、信号P1_tで開いた転送
手段32−１を介してデータレジスタ33−１へ転送され、
該データレジスタ33−１内のデータのシリアルアクセス
が開始する。

図46の期間（２）では、Ｘアドレス手段31−２によっ
てメモリマトリクス30−２のワードラインWL2₁が立上が
り、それに接続されたメモリセルデータが、信号P2_tで
開いた転送手段32−２を介してデータレジスタ33−２へ
転送される。

（ii）図43A,図43B,図44A,図44B,図45A,図45B …（３） −（８） 図46の期間（３）において、シリアルアクセスを飛び
飛びに行うため、データレジスタ33−１側のアクセスが
済んだら、ポインタ出力が配線63を介してデータレジス
タ33−２へ移る（ポインタジャンプ）。この時、配線63
のポインタ出力により、Ｘアドレス発生回路210をイン
クリメントする。

そのため、次の期間（４）でのメモリマトリクス30−
１の転送のＸアドレスは、＋１されてX₁となり、Ｘアド
レス手段31−１によって隣りのワードラインWL1₂が選択
される。

以後、期間（５）→（８）へと同様な動作が繰り返さ
れ、配線63を介してポインタ出力が出る毎に、Ｘアドレ
ス発生回路210がインクリメントする。

本実施例では、複雑なランダムアクセスが必要でな
く、単純なシリアルアクセスが連続するような場合、簡
単な回路構成で、内部でアドレス自動発生でき、便利で
ある。

第９の実施例 図47は、第９の実施例を示すシリアルアクセスメモリ
中のアドレス発生回路の構成ブロック図であり、第１及
び第８の実施例の図５及び図41中の要素と共通の要素に
は共通の符号が付されている。

この実施例では、図41のアドレス発生回路200に代え
て、回路構成の異なるアドレス発生回路230を設けてい
る。アドレス発生回路230は、ＸアドレスAX_i（ｉ＝１〜
ｎ）及びＹアドレスを発生してそのＹアドレスをＹアド
レスバス72へ出力するＸ・Ｙアドレス発生回路240と、
ＸアドレスAX_iを入力してＸアドレスX_i（ｉ＝１〜ｎ）
をＸアドレスバス71へ出力するＸアドレス発生回路250
とで、構成されている。

Ｘアドレス発生回路250は、配線63からのポインタ出
力によってインクリメントするＸアドレスX_iを発生する
ための複数段のF.F.251_i（ｉ＝１〜ｎ）からなるアドレ
スカウンタ251と、リセット信号Pr1によってＸアドレス
AX_iを該カウンタ251に初期値として取り込む初期値入力
回路、例えばトライステートバッファ252_i（ｉ＝１〜
ｎ）とで、構成されている。

図48〜図51は、図42〜図45に対応するもので、図46中
の期間（１）〜（８）における図47の動作説明図であ
る。なお、図47の動作タイミングは、図46と同一であ
る。

図48A,期間（１）において、リセット信号Pr1が“H"
になると、トライステートバッファ252_i（ｉ＝１〜ｎ）
がオンし、Ｘ・Ｙアドレス発生回路240で発生したＸア
ドレスAX_i（ｉ＝１〜ｎ）が、初期値としてアドレスカ
ウンタ251に取り込まれる。すると、ＸアドレスX_iの初
期値としてｎが設定され、Ｘアドレス出力31−１で選択
されたメモリマトリクス30−１のワードラインWL1_nが立
上がり、それに接続されたメモリセルデータが、信号P1
_tで開いた転送手段32−１を介してデータレジスタ33−
１へ転送され、該データレジスタ33−１内のデータのシ
リアルアクセスが開始する。

図48B,期間（２）では、Ｘアドレス手段31−２によっ
てメモリマトリクス30−２のワードラインWL2_nが立上が
り、それに接続されたメモリセルデータが、信号P2_tで
開いた転送手段32−２を介してデータレジスタ33−２へ
転送される。

図49A,期間（３）において、シリアルアクセスを飛び
飛びに行うため、データレジスタ33−１側のアクセスが
済んだら、ポインタ出力が配線63を介してデータレジス
タ33−２へ移る（ポインタジャンプ）。この時、配線63
のポインタ出力により、Ｘアドレス発生回路250中のア
ドレスカウンタ251をインクリメントする。そのため、
次の期間（４）でのメモリマトリクス30−１の転送のＸ
アドレスX_iは、＋１されてｎ＋１となり、Ｘアドレス手
段31−１によって隣りのワードラインWL1_n+1が選択され
る。

以後、図50A,図50B,期間（５），（６）→図51A,図51
B,期間（７），（８）へと同様な動作が繰り返され、配
線63を介してポインタ出力が出る毎に、Ｘアドレス発生
回路250がインクリメントする。

本実施例では、第８の実施例と同様に、複雑なランダ
ムアクセスが必要でなく、単純なシリアルアクセスが連
続するような場合、簡単な回路構成で、内部でアドレス
を自動発生でき、便利である。なお、トライステートバ
ッファ252_iは、トライステートインバータ等の他の初期
値入力回路で構成してもよい。

第10の実施例 図52及び図53は、第10の実施例のシリアルアクセスメ
モリを示すもので、図52がメモリバンクA1側の要部回路
構成図、及び図53がメモリバンクA2側の要部回路構成図
である。なお、第１の実施例における図６及び図７中の
要素と共通の要素には共通の符号が付されている。

本実施例では、図６及び図７中のＹアドレス手段70−
1,70−２が除去され、先頭ビットシリアルアドレス取り
込み回路69−1,69−２が追加されている。

先頭ビットシリアルアドレス取り込み回路69−1,69−
２は、信号P1_in,P2_inで開閉動作して開始アドレス設定
回路64−1,64−２の出力側とポインタ50−1,50−２の入
力側との間の接続／遮断を行う回路である。この取り込
み回路69−1,69−２は、信号P1_in,P2_inにより開閉動作
する開閉手段、例えばTR69−1_i,69−2_i（ｉ＝１〜ｎ）
で構成され、それらがラッチ回路64−1_i,64−2_i（ｉ＝
１〜ｎ）の出力側とF.F.50−1_i,50−2_i（ｉ＝１〜ｎ）
の入力側との間にそれぞれ接続されている。

図54は、図52及び図53のタイミング図であり、第１の
実施例におけるタイミング図（図15〜図17）中の図17に
対応している。

第１の実施例では、Ｙアドレス手段70−1,70−２によ
り、シリアルアクセスするためのポインタ出力径路にあ
たるデータレジスタ33−1,33−２中の各レジスタ33−
1_i,33−2_i（ｉ＝１〜ｎ）のいずれでも、先頭ビットと
して任意に指定可能である。反面、回路パターン面積的
に、Ｙアドレス手段70−1,70−２分だけ大きくなり、チ
ップサイズの増大とコスト高になる。

第１の実施例のように、アクセスビット範囲内で先頭
ビットを任意に選択できる機能は便利である。しかし、
その機能が必要ない場合には、データレジスタ33−１あ
るいは33−２中のアクセスアドレスが、アクセスビット
範囲内の一番若い（少ない）ものが先頭アドレスとなる
ようにしても、使用上何ら問題はない。

そこで、本実施例では、回路パターン面積を削減し、
チップサイズの小型化と低コスト化を図るため、Ｙアド
レス手段70−1,70−２を除去して先頭ビットシリアルア
ドレス取り込み回路69−1,69−２を設けている。

動作は、図54に示すように、第１の実施例とほぼ同様
であり、異なる点は、時刻t00において、開始アドレス
デコーダ66−１中の出力信号Ph1₄を、開始アドレス設定
回路64−１中のラッチ回路64−1₄を介して、信号P1_inに
よりTR69−1₄に取り込む。すると、ポインタ50−１中の
F.F.50−1₄に“1"が書かれ、該F.F.50−1₄の出力が“L"
となってレジスタ33−1₄中のデータが、第１の実施例と
同じ動作で出力される。従って、第１の実施例で説明し
た一連のシリアルアクセスを開始する前に、信号P1_inあ
るいはP2_inを入力することで、ポインタ50−1,50−２中
の任意のF.F.50−1_i,50−2_i“1"を書込むことができ
る。

第11の実施例 図55は、第11の実施例を示すもので、第２の実施例
（図18）におけるライト転送制御回路90の回路図であ
る。

このライト転送制御回路90では、第２の実施例におけ
る図20のライト転送制御回路内にアービタ回路300が付
加されている。アービタ回路とは、異なる信号が同時に
入力した場合、どちらの入力を優先するかを決めたり、
あるいは一方の入力に係る回路動作が完了するまで、次
の入力がもし入ったとしても、一時保留しておくような
回路である。

図55のアービタ回路300は、ライト制御回路97−1,97
−２の動作完了時に出力されるワンショットパルスから
なる出力信号S97−1b,S97−2bと、NANDゲート96−1,96
−２の出力信号S96−1,S96−２と、リード制御回路94−
1,94−２の動作完了時に出力されるワンショットパルス
からなる出力信号S94−1a,S94−2aと、信号RAS_nと、リ
セット信号PWとを入力し、所定のタイミングで信号RAS_m
をANDゲート93−1,93−２及びメモリ制御回路99へ出力
する回路である。

図56は、図55中のアービタ回路300の回路図である。

このアービタ回路300は、リセット信号PWによりセッ
トされ、信号S96−1,S96−２、信号RAS_nをそれぞれ保持
するNANDゲートからなるF.F.301,302を備えている。F.
F.301,302の出力信号S301,S302は、NANDゲート303,304
に接続され、その出力信号S303,S304がインバータ307,3
08、NANDゲート304、及びインバータ305,306にそれぞれ
接続されている。

インバータ307,308の出力と出力信号S311とは、NAND
ゲート309,310を介してF.F.301,302へそれぞれフィード
バック接続されている。出力信号S311は、信号S97−1b,
S97−2b,S94−1a,S94−2aを入力するORゲート311で生成
される。インバータ308の出力は、インバータ312で反転
されて信号RAS_mとなり、図55のANDゲート93−1,93−２
及びメモリ制御回路99へ送られる。

図57は、第２の実施例の図18におけるタイミング図
（図26,図27）中の図27に対応する図55のタイミング図
である。さらに、図58は、図55及び図56のタイミング図
である。図58の期間（１）〜（４）は、図57の期間
（１）〜（４）に対応している。

第２の実施例では、図26及び図27の期間（４）におい
て、ライト転送が完了するのみをはからって、外部入力
でＸアドレスストローブ信号RAS_nを“L"にするタイミン
グをとることが必要である。現実的には、配線63からの
ポインタ出力の変化をみてから、あるタイミングスペッ
ク（timing speck）を決め、それ以上の遅延をもって
信号RAS_nを“L"入力する方法が考えられる。しかし、こ
の方法では、信号RAS_nのタイミングに規制を設ける必要
があり、不便な場合がある。

そこで、これを解決するために、本実施例では、図55
に示すように、ライト転送制御回路90内にアービタ回路
300を設けている。そして、図26及び図57に示すよう
に、期間（３）において配線63からのポインタ出力の変
化した後、期間（４）で直ちに信号RAS_nを立下げても、
ライト転送が終了するまで、アービタ回路300により、
信号RAS_nの立下り以後連続する一連の回路動作を一時保
留しておく。これにより、第２の実施例の動作を保証で
きる。

次に、図56のアービタ回路300の動作を、図58を参照
しつつ説明する。

第２の実施例と異なる点は、図58の期間（２）〜
（４）の動作である。期間（２）においてライト転送が
行われている時、信号RAS_nが“L"となっているが、この
信号RAS_nにより発生するリード転送命令は、ライト転送
が完了したことを示すライト制御回路97−１の出力信号
S97−1bの立上がりまで、図56中のF.F.302に保持され
る。

即ち、図58の時刻t1において、配線63からのポインタ
出力が立上がる。これを受けて、図55中のNANDゲート96
−１の出力信号S96−１が“L"となり、ライト転送動作
が開始する。この動作は、配線63からのポインタ出力の
みにより開始し、信号RAS_nには無関係である。このライ
ト転送時中に、信号RAS_nが“L"となり、ライト転送中で
なかったら、ライト転送が直ちに開始されるが、図56中
のNANDゲート303の出力信号S303が“L"のため、一時保
留の状態となる。

時刻t2において、ライト制御回路97−１から出力され
るライト転送完了の出力信号S97−1bが立上がり、図56
のNANDゲート303の出力信号S303が“H"となり、前記の
ライト転送保留状態が解除され、リード転送が開始す
る。

時刻t3において、リード転送完了後、図55中のリード
制御回路94−１の出力信号S94−1aが立上がり、信号RAS
_n入力が可能となるように、図56中のORゲート311及びNA
ND310を介してF.F.302がリセットされる。

本実施例では、配線63からのポインタ出力の変化直
後、信号RAS_nを立下げても、自動的に、ライト転送完了
後リード転送を行うことができる。従って、第２の実施
例のような信号RAS_nのタイミングに規制を設ける必要が
なくなり、信号制御が簡単になる。

第12の実施例 図59の（ａ），（ｂ）は、第12の実施例のシリアルア
クセスメモリを示すもので、同図（ａ）は要部の回路構
成図、及び同図（ｂ）はポインタ出力径路の一構成例で
ある。なお、第１の実施例における図５、図６及び図７
中の要素と共通の要素には、共通の符号が付されてい
る。

この実施例では、第１の実施例の図５に示すメモリバ
ンクA1,A2が３以上の複数個A1〜An設けられている。各
メモリバンクA1〜Anには、メモリマトリクス30−１〜30
−ｎ、ポインタ50−１〜50−ｎ、開閉手段群61−１〜61
−ｎ、開始アドレス設定回路64−１〜64−ｎ、及び終了
アドレス設定回路65−１〜65−ｎ等が設けられている。
各ポインタ50−１〜50−ｎ間は、開閉手段群61−１〜61
−ｎ及び第２の配線63_ｉ−1,i（ｉ＝１〜ｎ）を介して
接続され、さらに初段のポインタ50−１の入力側と最終
段のポインタ50−２の出力側とが、開閉手段群61−１〜
61−ｎ及び第１の配線62を介して接続されている。

このシリアルアクセスメモリでは、開始アドレス設定
回路64−１〜64−ｎ、及び終了アドレス設定回路65−１
〜65−ｎの出力により、開閉手段群61−１〜61−ｎが開
閉する。そして、ポインタ50−１→50−2,50−２→50−
3,…,50−（ｎ−１）→50−ｎへと、該ポインタ出力が
配線63_ｉ−1,i上を転送され、最終段のポインタ50−ｎ
の出力が、配線62を介して初段のポインタ50−１へフィ
ードバック入力される。従って、例えばCPUシステム等
で、複数のメモリバンクA1〜Anの中から連続する数バイ
トを選択し、シリアルに高速アクセスするのに有効であ
る。

第13の実施例 図60及び図61は、第13の実施例のシリアルアクセスメ
モリを示すもので、図60はメモリバンクA1側の要部の回
路構成図、及び図61はメモリバンクA2側の要部と回路構
成図である。なお、第１の実施例の図５、図６及び図７
中の要素と共通の要素には、共通の符号が付されてい
る。

この実施例では、図６及び図７のＹアドレス手段70−
1,70−２に代えて、Ｙアドレスバス72−1,72−２から供
給されるＹアドレスを時分割にデコードする共通のＹア
ドレス手段400−1,400−２が設けられている。さらに、
図６及び図７中の開始アドレスデコーダ66−1,66−２及
び終了アドレスデコーダ67−1,67−２に代えて、アドレ
ス選択信号AD1−１〜３−1,AD1−２〜３−２に基づき、
共通Ｙアドレス手段400−1,400−２の出力を選択するア
ドレス選択出力410−1,410−２が設けられている。

Ｙアドレス出力400−1,400−２は、複数個のデコーダ
400−1_i,400−2_i（ｉ＝１〜ｎ）で構成されている。ア
ドレス選択手段410−1,410−２は、アドレス選択信号AD
1−１〜AD3−1,AD1−２〜AD3−２によりオン、オフ動作
してＹアドレス手段400−1,400−２の出力を転送するス
イッチ段、例えばTR411−1_i,412−1_i,413−1_i,411−2_i,
412−2_i,413−2_i（ｉ＝１〜ｎ）により構成されてい
る。TR411−1_i,411−2_iはＹアドレス手段400−1,400−
２の出力をポインタ50−1,50−２へ、TR412−1_i,412−2
_iはＹアドレス手段400−1,400−２の出力を終了アドレ
ス設定回路65−1,65−２へ、TR413−1_i,413−2_iはＹア
ドレス手段400−1,400−２の出力を開始アドレス設定回
路64−1,64−２へ、それぞれ転送する機能を有してい
る。

図62は、図60及び図61中のＹアドレス手段400−1,400
−２及びアドレス選択手段410−1,410−２に対するアド
レス制御部の構成ブロック図である。

シリアルアクセスメモリ420内には、反転アドレスラ
ッチ信号LH_n、リセット信号RST及びアドレス転送イネー
ブル信号ADINを入力して信号S421−１〜S421−３を出力
するシフト回路421と、リセット信号RST、信号ADIN、ク
ロックCLK、及び配線62,63からのポインタ出力を入力し
てメモリアクセス領域を指示するポイント信号BAKを出
力するポインタ422とを、備えている。ポインタ422の出
力側には、Ｙアドレス発生回路423及びアドレス選択信
号発生回路424が接続されている。

Ｙアドレス発生回路423は、反転アドレスラッチ信号L
H_nによって外部入力アドレスAAを入力し、ポイント信号
BAKによってＹアドレスをＹアドレスバス72−1,72−２
へ出力する回路である。アドレス選択信号発生回路424
は、アドレス転送イネーブル信号ADIN及びポイント信号
BAKに基づき、信号S421−１〜S421−３を入力してアド
レス選択信号AD1−１〜AD3−1,AD1−２〜AD3−２を出力
する回路である。

図63は図62のタイミング図、及び図64は図60と図61に
おけるポインタ出力の移動径路を示す図であり、これら
を参照しつつ、回路動作を説明する。

図63の時刻t0において、リセット信号RSTが“H"にな
ると、図62中のシフト回路421及びポインタ422がリセッ
トされて初期状態になる。シフト回路421の出力信号S42
1−１〜S421−３は、オール“L"となる。

時刻t1において、ラッチ信号LH_nが“L"になると、Ｙ
アドレス発生回路423はアドレスA1−１を取り込む。こ
の時、Ｙアドレス手段400−１または400−２のどちらを
アクセスするかを決定するポイント信号BAK（第２の実
施例のBAKと同じ）が“H"で、Ｙアドレス手段400−１が
アクセスされるとする。すると、Ｙアドレス発生回路42
3は、ＹアドレスDA_iをＹアドレスバス72−１へ出力す
る。ＹアドレスDA_iは、図60のＹアドレス手段400−１で
デコードされる。

信号ADINが“H"のため、シフト回路421はラッチ信号L
H_nの立下がりに同期して信号S421−１を出力する。これ
により、アドレス選択信号発生回路424から出力される
アドレス選択信号AD1−１が“H"となる。アドレス選択
信号AD1−１が“H"となると、図60のTR411−1_iがオン
し、Ｙアドレス手段400−１の出力が、ポインタ50−１
中のF.F.50−1_iに入力する。

時刻t2において、ラッチ信号LH_nが“L"となり、Ｙア
ドレスA2−１がＹアドレス発生回路423に取り込まれ
る。シフト回路421の出力信号S421−２が“H"になり、
信号ADINの“H"によって活性化したアドレス選択信号発
生回路424のアドレス選択信号AD2−１が“H"になる。図
60中のTR412−1_iがオンし、Ｙアドレス手段400−１のデ
コード出力が、終了アドレス設定回路65−１中のラッチ
回路65−1_iに入力し、該ラッチ回路65−1_iの出力が確定
する。

時刻t3において、ラッチ信号LH_nが“L"となり、Ｙア
ドレスA3−１がＹアドレス発生回路423に取り込まれ
る。シフト回路421の出力信号S421−３が“H"になり、
アドレス選択信号発生回路424のアドレス選択信号SD3−
１が“H"になる。図60中のTR413−1_iがオンし、Ｙアド
レス手段400−１のデコード出力が、開始アドレス設定
回路64−１中のラッチ回路64−1_iに入力し、該ラッチ回
路64−1_iの出力が確定する。

このように、共通のＹアドレス手段400−１を用い、
ＹアドレスA1−１〜A3−１を３回に分けて入力し、該Ｙ
アドレス手段400−１のデコード出力を、アドレス選択
手段410−１を介して時分割に、ポインタ50−１、終了
アドレス設定回路65−１、及び開始アドレス設定回路64
−１へ分配できる。そのため、Ｙアドレス手段400−１
及びアドレス選択手段410−１の回路規模が、第１の実
施例のものに比べて1/3となり、回路パターンの形成面
積が大幅に減少する。

時刻t4〜t7の回路動作も、ポイント信号BAKが“L"と
なってメモリバンクA2側をアクセスしている以外、前記
と同様である。但し、時刻t5で、信号ADINが“L"なの
で、アドレス選択信号AD1−２は“H"とならない。

次に、図63のタイミングにおいて、図64に示すポイン
タ出力の移動径路を説明する。

図63の時刻t1において、ＹアドレスA1−１の入力によ
り、ポインタ50−１中のF.F.50−1₇に“1"が立ち、シリ
アルアクセスの先頭アドレスが決まる。時刻t2におい
て、ＹアドレスA2−１の入力により、ポインタ50−１中
のシリアルアクセスの終了アドレスが決定する。時刻t3
において、ＹアドレスA3−１の入力により、ポインタ50
−１中のシリアルアクセスの開始アドレスが決定され
る。

時刻t5においては、信号ADINが“L"のため、アドレス
選択信号AD1−２が“H"とならない。そのため、Ｙアド
レスA1−２は最終的には取り込まれない。時刻t6で、ポ
インタ50−２中のシリアルアクセスの終了アドレスA2−
２が取り込まれ、次いで時刻t7で、シリアルアクセスの
開始アドレスA3−２が取り込まれる。

従って、図63に示す回路動作では、アドレスA1−１を
先頭アドレスにし、A1−1,…,A2−1,A3−2,…,A2−2,A3
−1,…という順序でのアクセスが可能となる。ここで、
信号ADINにより、各外部入力アドレスを制御して取り込
まない場合、前アドレスが記憶されるので、シリアルア
クセスの順番の制御を簡単にできる。アドレスA1−1,A2
−1,A3−1,…の取り込み順番は、任意に変えられる。

以上のように、本実施例では、Ｙアドレス手段400−
1,400−２を共通化し、時分割でデコード動作を行わせ
ることにより、回路規模及回路パターン形成面積を減少
できる上に、第１の実施例と同様のアクセス動作が可能
となる。

第14の実施例 図65及び図66は、第14の発明の実施例のシリアルアク
セスメモリを示すもので、図65はメモリバンクA1側の要
部の回路構成図、及び図66はメモリバンクA2側の要部の
回路構成図である。なお、第13の実施例の図60及び図61
中の要素と共通の要素には、共通の符号が付されてい
る。

この実施例では、図60及び図61中のアドレス選択信号
のうち、AD2−１とAD2−2,AD3−１とAD3−２を同じ信号
にし、それに対応して図67に示すアドレス制御部を次の
ように構成にしている。

即ち、図67のアドレス制御部は、独立したＹアドレス
発生回路423−1,423−２を備えている。各Ｙアドレス発
生回路423−1,423−２は、反転アドレスラッチ信号LH_n
によってそれぞれ独立した外部入力アドレスAA1とAA2を
ラッチし、独立したＹアドレスをＹアドレスバス72−1,
72−２へ出力する回路である。ラッチ信号LH_nとリセッ
ト信号RSTの入力するシフト回路421Aは、出力信号S421A
−１〜S421A−３をアドレス選択信号発生回路424Aへ与
える。

アドレス選択信号発生回路424Aは、先頭アドレス取り
込み制御信号ADIN1,ADIN2に基づき、アドレス選択信号A
D1−1,AD1−2,AD2−1,AD3−１を出力する。つまり、シ
リアルアドレスの先頭アドレスを決定するのに、Ｙアド
レス手段400−1,400−２のうち、どちらのＹアドレスを
選択するかを、先頭アドレス取り込み制御信号ADIN1,AD
IN2で選択する構成になっている。

図68は、図67の動作を示すタイミング図である。

シリアルアクセスの開始アドレス、終了アドレス、及
び先頭アドレスを、シリアルアクセスの直前に、ポイン
タ50−1,50−２で一度に設定してしまう以外、第13の実
施例と同一の動作を行う。ポインタ50−１側に先頭アド
レスがある場合には、時刻t1で信号ADIN1を“H"、信号A
DIN2を“L"にし、先頭アドレスがポインタ50−２側にあ
る場合には、信号ADIN2を“H"のままにして信号ADIN1を
“L"にする。ポインタ径路は、第13の実施例の図64と同
一である。

本実施例では、シリアルアクセスの前に、一度にシリ
アルアクセスのためのポインタ径路を設定できるので、
その後、ポインタ出力がサイクリックに連続する場合、
アドレス制御の簡単化とアドレス選択信号線数の削減化
が図れるので、非常に有効である。

第15の実施例 図69は、第15の実施例を示すシリアルアクセスメモリ
の要部の回路構成図であり、第１の実施例の図５、図６
及び図７中の要素と共通の要素に共通の符号が付されて
いる。なお、図69では、図６のメモリバンクA1側に相当
する回路のみが示され、メモリバンクA2側に相当する回
路の図示が省略されている。

第１の実施例の図６及び図７では、シリアルアクセス
をポインタ出力の径路を変更することにより行う。そし
て、ポインタ50−1,50−２の開始アドレスと終了アドレ
スにより、各メモリコラム単位a1_i,a2_i（ｉ＝１〜ｎ）
に対応するデータレジスタ33−1,33−２中のレジスタ33
−1_i,33−2_i（ｉ＝１〜ｎ）を選択している。これに対
して、本実施例では、開始アドレス設定回路64−１（ま
たは64−２）、及び終了アドレス設定回路65−１（また
は65−２）中の１つのラッチ回路64_i,65_i（ｉ＝１〜
ｎ）で、複数個（ｋ）のメモリコラム単位a_ikを選択す
るようになっている。

即ち、本実施例では、ポインタ50−１を構成する複数
個のF.F.を複数のブロック50₁,50₂,…に分けている。各
ブロック50₁,50₂,…は、複数ビットのF.F.50₁₁〜50_1k,5
0₂₁〜50_2k,…より構成され、各メモリコラム群a_i（ｉ＝
１〜ｎ）に接続された複数個のレジスタ33₁₁〜33_1k,33
₂₁〜33_2k,…からなるデータレジスタ33−１をアクセス
する機能を有している。

Ｙアドレスバス72には、ラッチ信号QLによってＹアド
レスをラッチするＹアドレス手段70−１と、ラッチ信号
QkによってＹアドレスから終了アドレスを出力する終了
アドレスデコーダ67−１と、ラッチ信号QhによってＹア
ドレスから開始アドレスを出力する開始アドレスデコー
ダ66−１とが、接続されている。Ｙアドレス手段70−
１、終了アドレスデコーダ67−１、及び開始アドレスデ
コーダ66−１は、それぞれ複数個のラッチ回路70_i,67_i,
66_i（ｉ＝１〜ｎ）で構成されている。

第１の実施例では、開始アドレスデコーダ66−1,66−
２及び終了アドレスデコーダ67−1,67−２における１組
のラッチ回路66−1_i,67−1_iまたは66−2_i,67−2_iによ
り、１つのメモリコラム単位a1_iまたはa2_iが選択される
構成になっている。これに対して本実施例では、任意の
数ｋのメモリコラム単位a₁₁〜a_1k,a₂₁〜a_2k,…をメモリ
コラム群a₁,a₂,…としてブロック分けし、そのブロック
毎に選択する構成になっている。

さらに、ポインタ出力径路を決定する開閉手段61−１
は、TR61₁₁,61₂₁,61₃₁,…からなる入力側の第１の開閉
手段と、TR61₁₂,61₂₂…からなる出力側の第２の開閉手
段とで、構成されている。同様に、図９に対応するメモ
リバンクA2側の開閉手段61−２は、入力側の第３の開閉
手段と、出力側の第４の開閉手段とで、構成されてい
る。TR61₁₁,61₂₁,61₃₁,…からなる第１の開閉手段は、
ポインタ50−１のブロック50₁,50₂,…中のF.F.50_i1に接
続されている。F.F.61₁₂,61₂₂…からなる第２の開閉手
段は、ポインタ50−１のブロック50₁,50₂,…中のF.F.50
_ikに接続されている。中間にあるF.F._i2,F.F._i3,…,F.
F._i(k-1)には、配線62あるいは63に対する開閉手段が接
続されていない。メモリバンクA2側も、同様の構成であ
る。

図70は、図69中のポインタ出力の移動径路を示す図で
ある。

本実施例では、第１の実施例のようにポインタ出力径
路を細かく指定できないので、ポインタ50−1,50−２に
おける各ブロック50_i（ｉ＝１〜ｎ）毎の径路設定とな
る。即ち、Ｙアドレス手段70−１で選択されるポインタ
50−１のブロック50_i中の最下位のF.F.（例えば、50_i中
の50_i1）に“1"が書込まれ、シリアルアクセスの先頭ア
ドレスが指定される。書込まれた“1"は、クロックCLK
により、ポインタ50−１のブロック50_i中を順次シフト
していく。

例えば、Ｙアドレス手段70−１の出力信号pL_nで、シ
リアルアクセスの先頭アドレスが指定された場合、ポイ
ンタ50−１のブロック50_n中のF.F.50_n1で指定されたレ
ジスタ33_n1が先頭ビットとなる。その後、クロックCLK
に従い、F.F.50_n2,F.F.50_n3,…,F.F.50_nkへとポインタ
出力が移動し、配線63を介してポインタ50−２のブロッ
ク50₁へ移ってF.F.50₁₁に入力し、F.F.50₁₂,F.F.50₁₃,
…,F.F._1kへと移動する。

このように、本実施例では、ポインタ50−1,50−２の
出力径路を決定するためのアドレス指定により選択され
るメモリコラム単位a_ik（ｉ＝１〜ｎ）が１個だけでは
なく、連続する複数個（例えば、４個、８個、16個、32
個等）のメモリコラム単位からなるメモリコラム群a₁,a
₂,…を各単位ブロックとする場合、その単位ブロックに
対応するブロック50_i中の１番目のF.F.50_i1に、他のポ
インタ50−２中のブロック50_iからのポインタ出力が入
力する。さらにｎ番目のF.F.50_inからのポインタ出力
が、他のポインタ50−２中のブロック50_iに入力するこ
とにより、ブロック単位のアドレス選択を行う構成にし
ている。

第１の実施例のように、各開始アドレスデコーダ66−
1,66−２及び終了アドレスデコーダ67−1,67−２が受け
持つのが単一なレジスタ33−1_i,33−2_iである場合、ポ
インタ出力径路をランダムに細かく設定できる利点があ
るものの、データレジスタ33−1,33−２をICチップ上に
形成するためには、大きな面積を必要とする。そこで、
本実施例では、ポインタ50−1,50−２のブロック50_iに
対してポインタ出力径路を設定する構成にし、回路形成
面積の削減と、低コスト化を図っている。従って、CPU
システム等の８ビットとか、16ビット毎のシリアルアク
セスを必要とする用途において、有効である。

第16の実施例 図71及び図72は、第16の発明の実施例のシリアルアク
セスメモリを示すもので、図71がメモリバンクA1側の要
部回路構成図、及び図72がメモリバンクA2側の要部回路
構成図である。なお、第１の実施例の図５、図６及び図
７と、第３の実施例の図28及び図29中の要素と共通の要
素には、共通の符号が付されている。

本実施例は、第１の実施例の図６及び図７で説明した
ように、ポインタ出力径路を任意に設定できるという機
能を有し、第２〜第６の実施例と同様にライト転送に関
するものである。特に、第３の実施例と同様のライト転
送機能を有している。異なる点は、第３の実施例の図28
及び図29中の第１、第２の転送手段100−1,100−２に代
えて、構成の異なる第１、第２の転送手段100B−1,100B
−２を設けたことである。

転送手段100B−1,100B−２は、第３の実施例と同様の
開閉回路140−1,140−２と、その回路を制御する開閉制
御回路160−1,160−２とで、構成されている。開閉制御
回路160−1,160−２は、リセット信号PB1,PB2でリセッ
トされ、開閉手段40−1,40−２中のNORゲート41−1_i,41
−2_i（ｉ＝１〜ｎ）の出力信号Pd1_i,Pd2_i（ｉ＝１〜
ｎ）をラッチし、そのラッチ結果を開閉回路140−1,140
−２中のANDゲート141−1_i,141−2_i（ｉ＝１〜ｎ）へ与
える回路であり、複数個のラッチ回路161−1_i,161−2_i
（ｉ＝１〜ｎ）で構成されている。

本実施例は、第３の実施例と同様のライト転送機能を
有するが、第３の実施例と異なり、ポインタ出力の移動
に伴い、予めリセット信号RB1,RB2でリセットしておい
たラッチ回路161−1_i,161−2_iを順次セットする。そし
て、アクセスしたシリアルアドレスをラッチ回路161−1
_i,161−2_iに記憶してゆき、ライト転送時に、アクセス
したビットのみ、開閉回路140−1,140−２中のTR142−1
_i,142−2_iをオン状態にすることにより、選択転送がで
きるようになっている。この動作を図73〜図75を参照し
つつ説明する。

図73〜図75は、図71及び図72のライト転送動作を示す
タイミング図である。

基本的なポインタ径路の設定動作は、第１〜第３の実
施例と同一であり、またポインタ出力の移動も、第１の
実施例の図11〜図14と同一である。さらに、本実施例の
転送手段100B−1,100B−２以外の動作は、図15〜図17と
同一である。例えば、クロックCLKのタイミングは、時
刻t1,t2,…,t_nと全く同じである。但し、図15〜図17が
リード転送動作を示し、図73〜図75がライト転送動作を
示すため、開閉用の信号P1_t,P2_tの動作のみが異なって
いる。

ライト転送動作では、図73に示す時刻t1以前に、リセ
ット信号RB1が“H"となってラッチ回路161〜1₁〜161−1
_nがリセットされ、時刻t1からクロックCLKに同期して書
込みが開始する。

第１の実施例の図10、及び図11〜図14と同様に、先
ず、メモリバンクA1のＹアドレスy1₄,y1₅,…,y1₈に対応
するレジスタ33−1₄,33−1₅,…,33−1₈のアクセスが開
始する。この時、各信号Pd1₄,Pd1₅,…,Pd1₈が順に“H"
となり、対応するラッチ回路161−1₄,161−1₅,…,161−
1₈をセットしていく。

ポインタ手段が配線63を介して移動することにより、
図74に示すメモリバンクA2のアクセスに移る。レジスタ
33−2₄,33−2₅,…,33−2₉のアクセスが開始し、各信号P
d2₄,Pd2₅,…,Pd2₉が順次“H"になっていくのに従い、メ
モリバンクA1のアクセス時にリセット信号RB2によりリ
セットされていたラッチ回路161−2₄,161−2₅,…,161−
2₉が順にセットされる。

このメモリバンクA2のアクセス時において、開閉用の
信号P1_tが“H"となることにより、メモリバンクA1のデ
ータレジスタ33−１からメモリコラム単位a1_iへのライ
ト転送が行われる。この場合、ラッチ回路161−1₄,161
−1₅,…,161−1₈がセットされているため、TR142−1₄〜
142−1₈がオンするが、TR142−1₁〜142−1₃,142−1₉,14
2−1₁₀はオフ状態である。そのため、シリアルアクセス
したアドレスに対応したレジスタ33−1₄〜33−1₈のデー
タのみが、選択的にメモリコラム単位a1_iへライト転送
される。

メモリバンクA2のライト転送も、図75に示すように、
次のメモリバンクA1のアクセス時に、開閉用の信号P2_t
が“H"となることにより、レジスタ33−2₄〜33−2₉のデ
ータのみが、選択的にメモリコラム単位a2_iへライト転
送される。

本実施例では、第３の実施例と同様に、選択的なライ
ト転送が行える。第３の実施例は、回路形成のパターン
面積的には有利だが、TRの相互コンダクタンスg_m等のプ
ロセスのばらつきを考慮してマージンを大きくしておく
必要がある。これに対して本実施例では、前記マージン
を気にすることなく、論理的な回路が組める。さらに、
選択ビットをアクセス時に決定しておける、つまりポイ
ンタ径路中に非アクセスビットがあっても、第３の実施
例のようにライト転送しないという利点がある。

第17の実施例 図76、第17の実施例を示すシリアルアクセスメモリの
要部回路構成図であり、第16の実施例の図71及び図72中
の要素と共通の要素には共通の符号が付されている。

この実施例では、図71の回路に、シリアルライト転送
マスク手段500を付加している。シリアルライト転送マ
スク手段500は、クロックCLK及び外部信号TMを入力し、
所定のタイミングで信号P1d,P2dを出力して開閉手段40
−１（及び40−２）に与える回路である。

本実施例では、ポインタ出力径路を任意に設定した後
の連続するシリアルアクセスビットの中で、任意のビッ
トのライト転送に、外部信号TMによってマスクをかけら
れる。このマスク動作を図77〜図79を参照しつつ説明す
る。

図77〜図79は、図76のライト転送動作を示すタイミン
グ図である。

基本的なライト転送動作は、第16の実施例の図73〜図
75と同様である。異なる点は、外部信号TMが時刻t4で
“L"となり、時刻t8で“H"に戻るまでの期間である。こ
の期間において、アクセスされたシリアルアドレスy1₆,
y1₇に対応するレジスタ33−1₆,33−1₇には、時刻t5,t7
で信号P1dが“L"にならないため、書込みが行われな
い。しかもその時、NORゲート41−1₆,41−1₇の出力が
“H"とならないため、ラッチ回路161−1₆,161−1₇がセ
ットされない。従ってt13において、信号P1_tが“H"とな
る時、レジスタ33−1₄,33−1₅,33−1₈のデータはメモリ
コラム単位a1_iへライト転送されるが、レジスタ33−1₆,
33−1₇のデータはマスクされてメモリコラム単位a1_iへ
転送されない。

第16の実施例でこれを実現するには、シリアルライト
前に一度、メモリコラム単位a1_iからデータレジスタ33
−１へのリード転送を行う。そして、書込みたくないビ
ットだけライトマスクをし、旧データを書き換えずに残
し、他のビットをシリアルライトした後、ライト転送す
ればよいが、回路動作が複雑になる。本実施例では、こ
れを簡単な回路動作で実現できる。

第18の実施例 第18の発明の実施例では、ブロック単位のアドレス選
択を行う第15の実施例のシリアルアクセスメモリ（図6
9,図70）に、選択ビットのみのライト転送を行う第２の
実施例のアドレス発生回路80及びライト転送制御回路90
（図18、図20）を付加した構成にしている。

第15の実施例（図69,図70）では、ポインタ50−1,50
−２の出力径路を決定するためのアドレス指定により選
択されるメモリコラム単位a1_i,a2_i（ｉ＝１〜ｎ）が１
個だけでなく、連続する複数個（例えば、４個、８個、
16個、32個等）のメモリコラム単位a1_ik（ｉ＝１〜ｎ）
から構成される単位ブロックのメモリコラム群a_i（ｉ＝
１〜ｎ）である場合、次のような構成にしている。即
ち、メモリコラム群a_iに対応して分けられたポインタ50
−1,50−２中の各ブロック50_i（ｉ＝１〜ｎ）に、メモ
リバンクA1側のブロック50_i中の１番目のF.F.50_i1（ｉ
＝１〜ｎ）に、メモリバンクA2側のブロック50_iからの
ポインタ出力を入力し、該メモリバンクA1側の各ブロッ
ク50_i中のｋ番目のF.F.50_ik（ｉ＝１〜ｎ）からのポイ
ンタ出力が、メモリバンクA2側のブロック50_iへ入力す
る構成にしている。これにより、ブロック単位のアドレ
ス選択が可能となる。

このようなシリアルアクセスメモリに、第２の実施例
のアドレス発生回路80及びライト転送制御回路90（図1
8、図20）を付加すれば、図23〜図25に示すような、非
選択ビットを除いたアクセスビットのみのライト動作
を、ブロック単位で行える。

第２の実施例では、図８及び図９に示すように、Ｙア
ドレス手段70−1,70−２、開始アドレスデコーダ66−1,
66−２、及び終了アドレスデコーダ67−1,67−２の単位
回路を、各メモリコラム単位a1_i,a2_i毎に設ける必要が
あった。ところが、CPUシステム等では、４ビット、８
ビット、16ビット等とある程度まとまった一連のシリア
ルビットアクセスをすることが多く、複数ビット毎のブ
ロックをランダムアドレス指定で十分な用途が多い。こ
のような場合、この第18の実施例のシリアルアクセスメ
モリを用いれば、前記Ｙアドレス手段70−1,70−２、開
始アドレスデコーダ66−1,66−２、及び終了アドレスデ
コーダ67−1,67−２の回路数を大幅に削減でき、回路形
成のパターン面積を減少できる。特に、高密度化に伴っ
てメモリコラム単位a1_i,a2_iの狭小ピッチ間に、Ｙアド
レス手段70−1,70−２や開始アドレスデコーダ66−1,66
−２及び終了アドレスデコーダ67−1,67−２を形成する
ことが容易でなく、本実施例の採用によってゆとりを持
ったパターン設計が可能となる。

第19の実施例 図80は、第19の実施例を示すシリアルアクセスメモリ
の要部の回路構成図であり、第15の実施例の図69と第３
の実施例の図28及び図29中の要素と共通の要素には、共
通の符号が付されている。なお、図80では、図28のメモ
リバンクA1側に相当する回路のみが示され、メモリバン
クA2側に相当する回路の図示が省略されている。

本実施例では、ブロック単位のアドレス選択を行う第
15の実施例のシリアルアクセスメモリ（図69、図70）
に、選択ビットのみのライト転送を行う第３の実施例の
転送手段（図28、図29）を付加している。

即ち、本実施例のシリアルアクセスメモリでは、図80
に示すように、図69の転送手段32−１に代えて、図28の
転送手段100−１に対応する転送手段100C−１が設けら
れている。転送手段100C−１は、開閉制御回路110A−１
と、第３の実施例と同様の充放電回路120−1,130−１
と、開閉回路140A−１とで、構成されている。

開閉制御回路110A−１は、開始アドレス設定回路64−
１の出力信号Pf₁,Pf₂,…と終了アドレス設定回路65−１
の出力信号Pg₁,Pg₂,…との論理をとり、出力側ノードN
1,N2,…から、開閉回路選択用の信号を出力する機能を
有している。この開閉制御回路110A−１は、出力信号Pf
₁を反転するNORゲート111−１と、出力信号Pf₂,Pf₃,…
とPg₁,Pg₂,…の否定論理和をとるNORゲート111−2,111
−3,…と、出力信号Pg_nを反転するNORゲート111−（ｎ
＋１）と、信号ライン上のノードN1,N2,…を介して直列
に接続され各NORゲート111−１〜111−（ｎ＋１）の出
力によりオン、オフ動作する開閉素子、例えばTR112−
１〜112−（ｎ＋１）とで、構成されている。出力側ノ
ードN1,N2,…は、ブロック単位のメモリコラム群a₁,a₂,
…に対応している。

充放電回路120−1,130−１は、ノードN1,N2,…の両側
に接続され、信号PV1,PG1に基づき、ノードN1,N2,…を
充放電する機能を有している。

開閉回路140A−１は、ノードN1,N2,…上の信号と開閉
用の信号P1_tとに基づき、ブロック単位のメモリコラム
群a₁,a₂,…とデータレジスタ33−１中のブロック33₁,33
₂,…との間を開閉する機能を有している。この開閉回路
140A−１は、メモリコラム群a₁,a₂,…に対応して設けら
れノードN1,N2,…上の信号と信号P1_tとの論理積をとるA
NDゲート141−1,141−2,…と、その出力によりオン、オ
フ動作してメモリコラム単位a_ik（ｉ＝１〜ｎ）とレジ
スタ33_ik（ｉ＝１〜ｎ）との間を開閉する複数対のTR14
2−1₁〜142−1_k,142−2₁〜142−2_k,…とで、構成されて
いる。

以上はメモリバンクA1側の構成であるが、メモリバン
クA2側も同様の構成になっている。

第３の実施例では、メモリコラム単位毎にアドレスの
選択を行って選択ビットのみをライト転送を行ってい
る。これに対して本実施例では、第３の実施例と同様
に、ポインタ出力径路の接続選択動作を行うが、ポイン
タ50−１によってブロック単位のアドレス選択を行い、
転送手段100C−１により、選択したブロック単位のライ
ト転送を行う。

第３の実施例では、図６及び図７に示すように、Ｙア
ドレス手段70−1,70−２、開始アドレスデコーダ66−1,
66−２、及び終了アドレスデコーダ67−1,67−２の単位
回路を、各メモリコラム単位a1₁,a2₁毎に設ける必要が
あった。ところが、CPUシステム等では、４ビット、８
ビット、16ビット等とある程度まとまった一連のシリア
ルビットアクセスをすることが多く、細かくランダムに
先頭ビットを指定する必要のない用途も少なくない。こ
のような場合、この第19の実施例のシリアルアクセスメ
モリを用いれば、ブロック単位での選択ライト転送が可
能となる。しかも、ブロック単位でアドレスの選択、及
びポインタ出力径路の指定を行うので、Ｙアドレス手段
70−1,70−２、開始アドレスデコーダ66−1,66−２、終
了アドレスデコーダ67−1,67−２、開閉制御回路110A−
１、及び開閉回路140A−１の回路素子数を大幅に削除で
き、パターン形成面積の減少と低コスト化が可能とな
る。

第20の実施例 図81は、第20の実施例を示すシリアルアクセスメモリ
の要部の回路構成図であり、第15の実施例の図69、第４
の実施例の図34、図35、及び第19の実施例の図80中の要
素と共通の要素には、共通の符号が付されている。な
お、図81では、図80と同様、図34のメモリバンクA1側に
相当する回路のみが示され、メモリバンクA2側に相当す
る回路の図示が省略されている。

本実施例では、ブロック単位のアドレス選択を行う第
15の実施例のシリアルアクセスメモリ（図69、図70）
に、選択ビットのみのライト転送を行う第４の実施例
（図34、図35）の第１、第２の転送手段を付加してい
る。

即ち、本実施例のシリアルアクセスメモリでは、図81
に示すように、図69の転送手段32−１に代えて、図34の
第１の転送手段100A−１に対応する第１の転送手段100D
−１が設けられている。この第１の転送手段100D−１
は、図80の転送手段100C−１に、第１のイコライズ回路
150A−１を付加して回路である。

第１のイコライズ回路150A−１、直列接続された複数
個のイコライズ用開閉素子、例えばTR151−1,151−2,…
を有し、それらが開閉制御回路110A−１内の各TR112−
1,112−2,…に並列接続されている。TR151−1,151−２
…は、充電用の信号PV1によってオン状態となり、信号
ライン上のノードN1,N2,…を充電する機能を有してい
る。

このような第１のイコライズ回路150A−１は、メモリ
バンクA2側の第２の転送手段内に、第２のイコライズ回
路として設けられている。

本実施例では、イコライズ用TR151−1,151−2,…のみ
の制御で、選択したブロック単位のライト転送が行える
ので、第19の実施例とほぼ同様の利点を有している。と
ころが、第19の実施例では、リセット信号Pr1,Pr2によ
り信号Pf₁,Pf₂,…と信号Pg₁,Pg₂,…を“L"にしてTR112
−1,112−2,…をオンさせ、各ノードN1,N2,…のイコラ
イズさせているため、回路動作の遅延量だけイコライズ
が遅れる。これに対して本実施例では、信号PV1で直
接、イコライズ用TR151−1,151−2,…を制御しているの
で、高速にイコライズでき、それによって充電速度の高
速化が図れる。

第21の実施例 図82は、第21の実施例を示すシリアルアクセスメモリ
の要部の回路構成図であり、第15の実施例の図69、第５
の実施例の図36、図37及び第20の実施例の図80中の要素
と共通の要素には、共通の符号が付されている。なお、
図82では、図80と同様、図36のメモリバンクA1側に相当
する回路のみが示され、メモリバンクA2側に相当する回
路の図示が省略されている。

本実施例では、ブロック単位のアドレス選択を行う第
15の実施例のシリアルアクセスメモリ（図69、図70）
に、選択ビットのみのライト転送を行う第５の実施例
（図36、図37）の第１、第２の転送手段を付加してい
る。

即ち、本実施例のシリアルアクセスメモリでは、図82
に示すように、図69の第１の転送手段32−１に代えて、
図36の第１の転送手段100−１に対応する充電回路付き
の第１の転送手段100C−１が設けられている。この充電
回路付きの第１の転送手段100C−１は、図80の第１の転
送手段100C−１において、ノードN1,N2,…の信号ライン
の任意の箇所に、充電用の信号PV1によって動作する充
電回路、例えばTR152−１が接続されている。

このような充電回路は、メモリバンクA2側の第２の転
送手段内にも、設けられている。

第19の実施例では、ノードN1,N2,…の信号ラインを初
期化するために、その各ノードN1,N2,…間を接続するTR
112−1,112−2,…を介して、該信号ラインの両側から充
電を行っている。そのため、メモリ容量の増大に伴い、
TR112−1,112−2,…のオン抵抗等の時定数が大きくなる
と、充電に時間がかかり、高速動作に不都合である。そ
こで、本実施例では、TR152−１を用いて信号ラインの
例えば中間箇所からも充電するようにしているので、充
電時間を短縮でき、高速動作が可能となる。

第22の実施例 図83は、第22の実施例を示すシリアルアクセスメモリ
の要部の回路構成図であり、第15の実施例の図69、第６
の実施例の図38、図39、及び第20の実施例の図81中の要
素と共通の要素には、共通の符号が付されている。な
お、図83では、図81と同様、図38のメモリバンクA1側に
相当する回路のみが示され、メモリバンクA2側に相当す
る回路の図示が省略されている。

本実施例では、ブロック単位のアドレス選択を行う第
15の実施例（図69、図70）のシリアルアクセスメモリ
に、選択ビットのみのライト転送を行う第６の実施例
（図38、図39）の第１、第２の転送手段を付加してい
る。

即ち、本実施例のシリアルアクセスメモリでは、図83
に示すように、図69の第１の転送手段32−１に代えて、
図38の第１の転送手段100A−１に対応する充電回路付き
の第１の転送手段100D−１が設けられている。この充電
回路付きの第１の転送手段100D−１は、図81の第１の転
送手段100D−１において、ノードN1,N2,…の信号ライン
の任意の箇所に、充電用の信号PV1によって動作する充
電回路、例えばTR152−１が接続されている。

このような充電回路は、メモリバンクA2側の第２の転
送手段内にも、設けられている。

本実施例ではTR152−１を用いて信号ランの例えば中
間箇所からも充電するようにいるので、第21の実施例と
同様に、充電時間を短縮できる。

第23の実施例 第23の実施例は、ブロック単位のアドレス選択を行う
第15の実施例（図69、図70）のシリアルアクセスメモリ
において、メモリバンクA1側のポインタ出力径路用の第
１、第２の配線62,63と、メモリバンクA2側のポインタ
出力径路用の第１、第２の配線62,63との間に、第７の
実施例（図40）の増幅回路68を接続した構成である。

この実施例では、第15の実施例と同様に、ブロック単
位でポインタ径路が決定され、ブロック単位でメモリア
ドレスが指定される。これにより、ブロック単位でアク
セスが行われる。そのため、配線62,63の負荷容量も減
少し、さらに増幅回路68によってポインタ出力を増幅す
るので、より高速のシリアルアクセスメモリ動作が可能
となる。

第24の実施例 第24の実施例は、ブロック単位のアドレス選択を行う
第15の実施例（図69、図70）のシリアルアクセスメモリ
において、第８の実施例（図41）のＸアドレス発生回路
210及びＹアドレス発生回路220からなるアドレス発生回
路200を設けた構成である。

アドレス発生回路200を設ければ、第15の実施例のシ
リアルアドレス発生を全て内部で行える。そのため、第
15の実施例の利点であるパターン縮小と、第８の実施例
の内部アドレス発生動作とにより、小型で低コストのシ
リアルアクセスメモリが提供できる。

第25の実施例 第25の実施例は、ブロック単位のアドレス選択を行う
第15の実施例（図69、図70）のシリアルアクセスメモリ
において、第９の実施例（図47）のＸ・Ｙアドレス発生
回路240及びＸアドレス発生回路250からなるアドレス発
生回路230を設けた構成である。Ｘアドレス発生回路250
は、アドレスカウンタ251と、例えばトライステートバ
ッファ252_i（ｉ＝１〜ｎ）からなる初期値入力回路と
で、構成されている。

本実施例では、第24の実施例と同様に、簡単な回路構
成で、内部でアドレスを自動発生でき、便利である。

第26の実施例 図84は、第26の実施例を示すシリアルアクセスメモリ
の要部の回路構成図であり、第15の実施例の図69及び第
10の実施例の図52、図53中の要素と共通の要素には、共
通の符号が付されている。なお、図84では、図69と同
様、図52のメモリバンクA1側に相当する回路のみが示さ
れ、メモリバンクA2側に相当する回路の図示が省略され
ている。

本実施例では、ブロック単位のアドレス選択を行う第
15の実施例（図69）のシリアルアクセスメモリに、第10
の実施例を適用している。即ち、図69中のＹアドレス手
段70−１が除去され、図52中の先頭ビットシリアルアド
レス取り込み回路69−１とほぼ同一の回路が追加されて
いる。

図84における先頭ビットシリアルアドレス取り込み回
路69−１は、信号P1_inで開閉動作し、開始アドレス設定
回路64−１の出力側と、ポインタ50−１中の各ブロック
50₁,50₂…の入力側（１番目のF.F.50₁₁,50₂₁,…の入力
側）との間の接続／遮断を行う回路である。この取り込
み回路69−１は、信号P1_inにより開閉動作する開閉手
段、例えばTR69₁,69₂…で構成され、それらが、ラッチ
回路64₁,64₂…の出力側とブロック50₁,50₂,…の入力側
との間にそれぞれ接続されている。

このような取り込み回路69−１は、メモリバンクA2側
にも設けられている。

このシリアルアクセスメモリは、第10の実施例と同様
に、ポインタ50−１の開始アドレスが開始アドレス設定
回路64−１の出力信号Pf₁,Pf₂,…によって決定される
時、同時期にTR69₁,69₂,…がオンしてシリアルアクセス
の先頭アドレスが決定する。この先頭アドレスは、開始
アドレスとして選択されたブロック50₁、50₂,…中の先
頭（例えば、50₂₁）となる。即ち、開始アドレス設定回
路64−１の出力pf₁,pf₂,…は、TR69₁,69₂,…を介してブ
ロック50₁,50₂,…の中のF.F.50₁₁,50₂₁,…に入力し、該
ポインタ50−１の初期値となる。

本実施例では、ランダムにポインタ出力径路を変更す
る必要のない用途で、毎回、シリアルアクセスの先頭ビ
ットを変更したり、あるいは指定シリアルアクセスビッ
トの範囲の中途からシリアルアクセスを開始する必要の
ない場合、図69のＹアドレス手段70−１が省略できるた
め、回路形成のパターン面積を縮小でき、コストを低減
できる。

第27の実施例 図85は、第27の実施例を示すシリアルアクセスメモリ
の要部の回路構成図である。

本実施例は、ブロック単位のアドレス選択を行う第15
の実施例（図69）のシリアルアクセスメモリにおいて、
メモリバンクA1側の第１の転送手段32−１に代えて、第
16の実施例（図71、図72）の第１の転送手段100B−１と
ほぼ同一の第一の転送手段100E−１を設けている。

転送手段100E−１は、第20の実施例（図81）と同様の
開閉回路140A−１と、その回路を制御する開閉制御回路
100A−１とで、構成されている。開閉制御回路160A−１
は、リセット信号RB1でリセットされ、開閉手段40−１
中のNORゲート41−1₁,41−2₁,…の出力信号pd1₁,pd2₁,
…をラッチし、そのラッチ結果を開閉回路140A−１中の
ANDゲート141−1,141−2,…へ与える回路であり、単位
ブロックのメモリコラム群a₁,a₂,…に対応したラッチ回
路161−1,161−2,…で構成されている。

メモリバンクA2側も、前記と同様の構成になってい
る。

本実施例では、第16の実施例と同様に、ラッチ回路16
1−1,161−2,…を用いて選択的なライト転送が行え、し
かも第15の実施例のようなブロック単位のシリアルライ
ト転送が高速に行える。従って、第15及び第16の実施例
の利点を有している。

第28の実施例 図86は、第28の実施例を示すシリアルアクセスメモリ
の要部の回路構成図である。

本実施例は、ブロック単位の選択的なライト転送を行
う第27の実施例（図85）のシリアルアクセスメモリにお
いて、メモリバンクA1側のＹアドレス手段70−１を除去
し、第26の実施例（図84）の先頭ビットシリアルアドレ
ス取り込み回路69−１を付加している。

メモリバンクA2側も、前記と同様の構成になってい
る。

本実施例では、第26の実施例とほぼ同様の動作を行
い、しかも第27の実施例が持つブロック単位の選択的な
ライト転送が行える。従って、ブロック単位のアクセス
しか必要のない用途の場合、Ｙアドレス手段70−1,70−
２が省略されているので、回路規模の削減と、低いコス
ト化が可能である。しかも、ラッチ回路160−1,…は、
開閉手段40−１中のNORゲート41−1₁,…の出力信号pd
1₁,を入力し、アクセス対象のブロックアドレスを確実
に記憶するため、高性能なシリアルアクセスメモリを提
供できる。

第29の実施例 図87は、第29の実施例を示すシリアルアクセスメモリ
の腰部の回路構成図である。

本実施例は、ブロック単位の選択的なライト転送を行
う第27の実施例（図85）のシリアルアクセスメモリに、
第17の実施例（図76）のシリアルライト転送マスク手段
500を付加している。

シリアルライト転送マスク手段500は、クロックCLK及
び外部信号TMを入力し、所定のタイミングでp1d、p2dを
出力して開閉手段40−1,40−２に与える回路である。

シリアルライト転送マスク手段500に与える外部信号T
Mを制御することにより、書込みたくないブロックだけ
にライトマスクをかけ、ブロック毎のライト転送の選択
が行える。即ち、第17の実施例では、ビット毎にライト
転送マスクをかけたが、本実施例では、ブロック毎にラ
イト転送マスクをかける。そのため、ブロック中の先頭
ビット（例えば33₁の33₁₁）のアクセスの際のクロックC
LKの入力時に、外部信号TMを“L"とすれば、その対応す
るブロック33₁にライト転送マスクがかかる。従って、
簡単な回路動作で、ブロック毎の選択的なライト転送が
行える。

第30の実施例 図88は、第30の実施例を示すシリアルアクセスメモリ
の要部の回路構成図である。

本実施例は、ブロック単位の選択的なライト転送を行
う第28の実施例（図86）のシリアルアクセスメモリに、
第17の実施例（図76）シリアルライト転送マスク手段50
0を付加している。つまり、第29の実施例（図87）より
Ｙアドレス手段70−1,70−２を除去し、第10の実施例
（図52、図53）または第26の実施例（図84）に示す先頭
ビットシリアルアドレス取り込み回路69−１（及び69−
２）を付加している。

先頭ビットシリアルアドレス取り込み回路69−１（69
−２）では、第10の実施例と同様に、信号P1_in（P2_in）
によりオン、オフ動作してポインタ出力径路の開始アド
レスを一義的に先頭アドレスとして設定する。本実施例
では、第10の実施例と異なり、ブロック毎のアクセスを
行うため、一連のシリアルアクセスの先頭アドレスがア
クセスの先頭ブロック中の先頭アドレスに対応するビッ
ト（例えば33₁中の33₁₁）となる。そして、Ｙアドレス
手段70−1,70−２を省略してブロック毎のアクセスを行
うようにしているので、回路パターン形成面積の削減に
よりチップサイズの小型化が図れる。

第31の実施例 図89は、第31の実施例を示すシリアルアクセスメモリ
の要部の回路構成図である。

本実施例は、第15の実施例（図69）のシリアルアクセ
スメモリにおいて、第１の転送手段32−１（32−２）に
代えて、第16の実施例（図71、図72）の第１の転送手段
100B−１（100B−２）を設けている。

第27の実施例（図85）の転送手段100E−１（100E−
２）では、各ブロックのライト転送を決定するためのAN
Dゲート141−1,141−2,…及びラッチ回路161−1,161−
2,…が、各ブロックに対して１個ずつ設けられている。
これに対し、本実施例の転送手段100B−１（100B−２）
では、ブロックに分けられた各メモリコラム群a₁,a₂,…
を構成するメモリコラム単位a₁₁〜a_1k,a₂₁〜a_2k,…の一
つ一つに対し、ANDゲート141−1₁,141−1₂,…及びラッ
チ回路161−1₁,161−1₂,…がそれぞれ接続されている。
そのため、ブロック中の途中のアドレスでアクセスが終
了しても、アクセスしたビットのみのライト転送が可能
となる。

第32の実施例 図90は、第32の実施例を示すシリアルアクセスメモリ
の要部の回路構成図である。

本実施例では、第31の実施例（図89）のシリアルアク
セスメモリに、第17の実施例（図76）のシリアルライト
転送マスク手段500を付加することにより、回路動作の
簡単化を図っている。

第33の実施例 図91は、第33の実施例を示すシリアルアクセスメモリ
の要部の回路構成図である。

本実施例では、第31の実施例（図89）のシリアルアク
セスメモリからＹアドレス手段70−１（70−２）を除去
し、第26の実施例（図84）の先頭ビットシリアルアドレ
ス取り込み回路69−１（69−２）を設けている。第26の
実施例では、各ブロックのアクセスを完全に終了しなけ
れば、不要なデータのライト転送をしてしまう。これに
対して本実施例では、先頭ビットシリアルアドレス取り
込み回路69−１（69−２）により、不要なデータのライ
ト転送を防止できる。

第34の実施例 図92は、第34の実施例を示すシリアルアクセスメモリ
の要部の回路構成図である。

本実施例では、第33の実施例（図91）に、第17の実施
例のシリアルライト転送マスク手段500を付加すること
により、マスク動作の簡単化を図っている。

第35の実施例 図93は、第35の実施例を示すシリアルアクセスメモリ
の概略の構成ブロック図ある。

このシリアルアクセスメモリでは、第１〜第34の実施
例で示すシリアルアクセスメモリにおいて、第１、第２
のメモリマトリクス30−1,30−２の両側に、シリアルリ
ード専用のシリアルアクセス手段1000−1R,1000−2R
と、シリアルライト専用のシリアルアクセス手段1000−
1W,1000−2Wとを配置し、シリアルライトとシリアルリ
ードを同時にできる構成にしている。

シリアルアクセス手段1000−1R,1000−2Rは、第２及
び第11の実施例を除いた第１〜第34の実施例において、
例えば図１に示すような転送手段32−1,32−２、データ
レジスタ33−1,33−２、開閉手段40−1,40−２、ポイン
タ50−1,50−２、シリアルアドレス制御回路60−1,60−
２、及びＹアドレス手段70−1,70−２より構成されてい
る。同様に、シリアルライト専用のシリアルアクセス手
段1000−1W,1000−2Wは、第１〜第34の実施例に示すよ
うに、シリアルリード専用のシリアルアクセス手段1000
−1R,1000−2Rと同様の回路構成となっている。

このような構成にすれば、シリアルアクセス手段1000
−1R,1000−2R,1000−1W,1000−2Wにおいてポインタ出
力径路を任意に設定できるため、飛び飛びのアドレスに
設定することにより、従来のシリアルアクセスメモリで
実行できなかったリードとライトの同時シリアルアクセ
スが高速に実現できる。これにより、シリアルアクセス
メモリの用途の向上が図れる。

第36の実施例 図94は、第36の実施例を示すシリアルアクセスメモリ
の概略の構成ブロック図ある。

このシリアルアクセスメモリでは、第35の実施例（図
93）のシリアルライト専用のシリアルアクセス手段1000
−1W,1000−2Wに代えて、例えば従来の図２に示すシリ
アルアクセス手段20−1,20−２を設け、シリアルリード
専用のシリアルアクセス手段1000−R,1000−2Rとシリア
ルライト専用のシリアルアクセス手段20−1,20−２と
を、メモリマトリクス30−1,30−２に対して共用させ、
シリアルリードとシリアルライトを同時にできる構成に
している。

このようなシリアルアクセスメモリでは、シリアルリ
ードを高速で、しかも単純に行い、メモリマトリクス30
−1,30−２上のあるブロックデータだけを高速に取り出
したいような画像処理や、あるいは一連のシリアルデー
タ（8,16,32ビット等のバイトワイドデータのリード）
を頻繁に行うCPUシステム等において、単調な書込みだ
けでよい用途に、有効である。

第37の実施例 図95は、第37の実施例を示すシリアルアクセスメモリ
の概略の構成ブロック図ある。

このシリアルアクセスメモリでは、第35の実施例（図
93）のシリアルリード専用のシリアルアクセス手段1000
−1R,1000−2Rに代えて、例えば従来の図２に示すシリ
アルアクセス手段20−1,20−２をシリアルリード専用に
設け、このシリアルリード専用のシリアルアクセス手段
20−1,20−２とシリアルライト専用のシリアルアクセス
手段1000−W,1000−2Wとで、メモリマトリクス30−1,30
−２を共用し、シリアルリードとシリアルライトを当時
にできる構成にしている。

このような構成によれば、画像処理におけるウィンド
内の書き換えをする時、あるいはブロックデータの書き
換えをする場合、シリアルライト専用のシリアルアクセ
ス手段1000−W,1000−2W側においてポインタ出力径路を
一定にして高速にシリアルライトを行い、シリアルリー
ド専用のシリアルアクセス手段20−1,20−２側におい
て、リードデータをシリアルに出力してスクリーンの画
像をリフレッシュする場合等において、大変有効であ
る。

なお、第36の実施例（図94）及び第37の実施例（図9
5）において、シリアルアクセス手段20−1,20−２とし
て従来の図２の回路を用いたが、その回路構成を図３以
外の回路に変形することも可能である。

産業上の利用可能性 以上詳細に説明したように、第１の発明によれば、第
１〜第４の開閉手段群と、それを選択するアドレス手段
とを設けたので、シリアルにデータをアクセスするため
のアドレス発生手段であるポインタの出力径路を、アド
レス手段によって自由に制御でき、第１及び第２のポイ
ンタ中のある範囲だけを任意に指定できる。従って、シ
リアルに連続するデータの中のある一連のデータを取り
出して高速に出力することが可能となり、シリアルアク
セスメモリの性能を大幅に向上できる。

第２の発明によれば、アドレス発生回路及びライト転
送制御回路を設けたので、書込み対象となるメモリセル
へのライト転送前に、該メモリセルから第１、第２のデ
ータレジスタへのリード転送が行われた後、該第１、第
２のデータレジスタ内のデータがメモリセルへライト転
送される。そのため、一続きの第１、第２のデータレジ
スタのある一部に、一連のシリアルライトが行われた場
合でも、該第１、第２のデータレジスタからメモリセル
へのライト転送後、書き換えたくないデータを以前のま
まに保持することができる。

このように、書き換えるべきデータのみを選択的にラ
イト転送できるので、例えば、画像処理において画面の
ある領域のみを書き換えたり、CPUのバーストアクセス
を行うような場合、長いシリアルデータ中の任意のビッ
ト数のみの短い書込みを行ってデータの書き換えをする
ような場合に、非常に便利である。

第３の発明によれば、第１の発明の第１、第２の転送
手段を開閉回路等で構成したので、リード転送→ライト
転送を繰り返すことなく、連続する特定アドレスにおけ
る第１、第２のデータレジスタに書込んだ書き換えたい
データのみを、選択的に、該第１、第２のデータレジス
タから任意のメモリセルへライト転送することができ
る。

第４の発明によれば、開閉制御回路、充放電回路、及
び開閉回路等で第１、第２の転送手段をそれぞれ構成し
たので、開閉制御回路及び充放電回路の制御により、開
閉回路のアクセスビットのみがオン状態となり、ライト
転送のみで、書き換えたいデータのみを、第１、第２の
データレジスタから任意のメモリセルへライト転送する
ことができる。

第５の発明によれば、第１及び第２の配線のそれぞれ
中間に増幅回路を設けたので、メモリ容量の大容量化に
よって第１及び第２の配線の寄生負荷が重くなっても、
該第１、第２の配線上のポインタ出力が増幅されるの
で、ポインタ出力の高速転送が可能となり、メモリの高
速動作が期待できる。

第６の発明によれば、Ｘアドレス発生回路を設けたの
で、該Ｘアドレス発生回路から発生されるＸアドレス
が、第２の配線からのポインタ出力によってインクリメ
ントされる。従って、複雑なランダムアクセスが必要で
なく、単純なシリアルアクセスが連続するような場合に
おいて、内部でＸアドレスを自動発生でき、メモリ使用
上の便利性が向上する。

第７の発明によれば、アドレスカウンタ及び初期値入
力回路を設けたので、インクリメントされるＸアドレス
が、リセット信号によって初期アドレスとして取り込ま
れる。そのため、初期アドレスを内部で自動発生でき、
メモリ使用上の便利性がより向上する。

第８の発明によれば、Ｙアドレス手段を除去し、それ
に代えて先頭ビットシリアルアドレス取り込み回路を設
けたので、第１、第２のデータレジスタ中のアクセスビ
ット範囲内のアクセスアドレスが、例えば一番若い（少
ない）ものが先頭アドレスとして設定され、その先頭ア
ドレスに基づきシリアルアクセスが実行される。そのた
めＹアドレス手段の除去により、回路パターン形成面積
の削減化と、それによる低コスト化という効果を期待で
きる。

第９の発明によれば、第１及び第２のメモリマトリク
スとそれに対するアクセス手段とを３以上複数個設けた
ので、ポインタ出力は、例えば第１→第２のポインタ
へ、第２→第３のポインタへというように順次転送さ
れ、最終段のポインタ出力が初段の第１のポインタに入
力する。従って、例えばCPUシステム等で、複数領域の
中から連続する数バイトを選択し、シリアルに高速アク
セスするのに有効である。

第10の発明によれば、開閉制御回路及び開閉回路等で
第１、第２の転送手段を構成したので、ポイント出力の
移動に伴い、アクセスしたシリアルアドレスが開閉制御
回路に記憶され、ライト転送時に、アクセスしたビット
のみ、開閉回路中の構成素子がオン状態となり、選択的
なライト転送が行える。この第10の発明では、第１の発
明と同様に、ポインタ出力の径路を任意に設定できる。
その上、開閉回路における構成素子のプロセスばらつき
によるマージンを気にすることなく、ロジック的に回路
が組め、さらにポインタ径路中にアクセスしないビット
があってもライト転送がされない。つまり、選択ビット
をアクセス時に決定しておけるため、誤動作のない的確
なライト転送が可能となる。

第11の発明によれば、アービタ回路を設けたので、ラ
イト転送制御回路を制御する制御信号のタイミングに対
する規制が不要となり、例えば第１、第２の配線からの
ポインタ出力の変化直後に該制御信号を活性化しても、
該アービタ回路によって自動的に、ライト転送完了後に
リード転送を行うことができる。従って、ライト転送制
御回路を制御する制御信号の生成が簡単になる。

第12の発明によれば、第１、第２のイコライズ回路を
設けたので、充放電回路による信号ラインの充電時に、
信号ラインが導通してイコライズが高速に行われる。そ
のため、選択的なライト転送をより高速に行うことがで
きる。

第13の発明によれば、充電回路を設けたので、充放電
回路による信号ラインの充電時に、その充電時間を短縮
でき、ライト転送動作の高速化が可能となる。

第14の発明によれば、シリアルライト転送マスク手段
を設けたので、ポインタ出力径路を任意に設定した後の
連続するシリアルアクセスビットの中で、任意のビット
のライト転送に、外部信号によって簡単な回路動作でマ
スクをかけることができる。それによって簡単な回路動
作で選択的なライト転送が行える。

第15の発明によれば、Ｙアドレスを時分割にデコード
するＹアドレス手段の出力をアドレス選択手段で選択す
るようにしたので、Ｙアドレス手段を共通使用し、Ｙア
ドレスを複数回に分けて入力し、該Ｙアドレス手段によ
って時分割でデコード動作を行い、そのデコード結果を
アドレス選択手段へ分配できる。そのため、Ｙアドレス
手段の回路規模を小さくでき、回路パターンの形成面積
を大幅に減少できる。

第16の発明によれば、アドレス選択手段を共通の制御
信号を用いて選択的に制御する構成にしているので、例
えばシリアルアクセスの開始アドレス、終了アドレス及
び先頭アドレスの設定が、シリアルアクセス前に、第１
及び第２のポインタで一度に設定できる。つまり、シリ
アルアクセス前に、一度にシリアルアクセスのためのポ
インタ径路を設定できる。そのため、ポインタ径路を設
定後に、ポインタ出力がサイクリックに連続する場合、
非常に有効である。

第17の発明によれば、Ｙアドレス手段により、第１及
び第２のポインタに対してブロック単位でシリアルアク
セスの先頭アドレスを指定する構成にしたので、ブロッ
ク単位でポインタ出力径路を設定できる。そのため、ポ
インタ出力径路を決定するためのアドレス指定により選
択されるメモリコラム単位が１個ではなく、連続する複
数個のメモリコラム単位から構成されるメモリコラム群
である場合、ブロック単位のアドレス選択が行える。従
って、第１、第２のデータレジスタの回路規模を小さく
でき、回路パターン面積の削減化と低コスト化が期待で
きる。

第18の発明によれば、アドレス発生回路及びライト転
送制御回路を設けたので、ブロック単位のアドレス選択
を行い、ブロック単位の選択的なライト転送が行える。
第２の発明では、Ｙアドレス手段及びアドレス手段を各
メモリコラム単位毎にそれぞれ設ける必要があったが、
例えばCPUシステム等では、複数ビットのある程度まと
まった一連のシリアルビットアクセスをすることが多
く、複数ビット毎のブロックをランダムアドレス指定で
十分な用途の装置も多い。このような用途に、この第18
の発明を用いることにより、Ｙアドレス手段やアドレス
手段の回路規模を大幅に削減できるため、回路パターン
の形成面積の削減化と低コスト化が期待できる。

第19の発明によれば、開閉制御回路、充放電回路、及
び開閉回路等で第１、第２の転送手段を構成したので、
ブロック単位のアドレス選択を行い、ブロック単位の選
択的なライト転送が行える。例えば、CPUシステム等で
は、複数ビットのシリアルアクセスをする場合が多く、
細かくランダムに先頭ビットを指定したりすることが必
要のない用途も少なくない。このような用途に、この第
19の発明を用いることにより、従来できなかった選択的
なライト転送が可能となる。しかも、ブロック単位でア
ドレス選択及びポインタ出力径路を指定するので、Ｙア
ドレス手段及びアドレス手段の回路規模を削減でき、そ
れによって回路パターン面積の減少と低コスト化が期待
できる。

第20の発明によれば、第１及び第２の配線のそれぞれ
中間に増幅回路を設けている。そのため、ブロック単位
のアドレス選択により、ポインタ出力径路がブロック単
位で決定される場合、メモリ容量の増大により、第１及
び第２の配線の負荷容量が大きくなっても、ブロック単
位のアクセスとしているため、その第１及び第２の配線
の負荷容量が減少すると共に、該配線上のポインタ出力
を増幅回路で増幅するので、より高速のシリアルアクセ
スメモリ動作が期待できる。

第21の発明によれば、Ｘアドレス発生回路を設けたの
で、ブロック単位のアドレス選択が行える上に、シリア
ルアドレスを全て内部で発生できるので、回路パターン
面積を減少できると共に、内部アドレス発生動作によっ
て低コスト化が期待できる。

第22の発明によれば、アドレスカウンタ及び初期値入
力回路を設けたので、ブロック単位のアドレス選択が行
える上に、インクリメントされるＸアドレスの初期値の
設定が容易になり、メモリ使用上の便利性がより向上す
る。

第23の発明によれば、Ｙアドレス手段を除去してそれ
に代わる先頭ビットシリアルアドレス取り込み回路を設
けたので、ブロック単位のアドレス選択が行える上に、
先頭ビットシリアルアドレス取り込み回路によってポイ
ンタの初期値を簡単に設定できる。従って、例えばラン
ダムにポインタ出力径路を変更する必要のない用途で、
毎回、シリアルアクセスの先頭ビットを変更したり、あ
るいは指定シリアルアクセスビットの範囲の途中からシ
リアルアクセスを開始する必要のないような場合におい
て、この第23の発明を用いることにより、Ｙアドレス手
段の省略による回路規模の削減化と、それによる回路パ
ターン形成面積の縮小と低コスト化が期待できる。

第24の発明によれば、開閉制御回路及び開閉回路等で
第１、第２の転送手段を構成したので、ブロック単位の
選択的なシリアルライト転送を、回路構成素子のプロセ
スのばらつきによるマージン低下を気にすることなく、
的確かつ高速に行うことができる。

第25の発明によれば、開閉制御回路及び開閉回路を各
メモリ単位毎に設けたので、ブロック中の途中のアドレ
スでアクセスが終了しても、アクセスしたビットのみの
選択的なライト転送が可能となる。そのため、ブロック
単位でのアドレス選択に対してそれが持つ不都合を除去
できる。

第26の発明によれば、第１、第２のイコライズ回路を
設けたので、ブロック単位のアドレス選択によってブロ
ック単位で選択的なライト転送を行う際に、信号ライン
のイコライズを速くしてアクセス速度のより高速化が可
能となるばかりか、回路規模の削減化が期待できる。

第27の発明によれば、充電回路を設けたので、ブロッ
ク単位のアドレス選択によってブロック単位の選択的な
ライト転送を行う際に、信号ラインの充電時間を大幅に
短縮でき、それによって高速動作が期待できる。

第28の発明によれば、Ｙアドレス手段を除去し、先頭
ビットシリアルアドレス取り込み回路を設けたので、ブ
ロック単位のアドレス選択によってブロック単位のアク
セスを行う場合、Ｙアドレス手段の省略により、回路規
模の削減化と、それによる回路パターン形成面積の減少
及び低コスト化が可能となる。さらに、アクセスされる
ブロックアドレスを開閉制御回路が記憶するため、シリ
アルアクセスの高性能化が期待できる。

図29の発明によれば、シリアルライト転送マスク手段
を設けたので、ブロック毎のライト転送を外部信号によ
って選択することができる。さらに、ブロック毎のライ
ト転送マスクをかけるために、外部信号により制御すれ
ば、その外部信号に対応したブロックに対してライト転
送マスクを簡単にかけることができる。これにより、回
路規模の削減化と、それによる回路パターン形成面積の
減少及び低コスト化が可能となる。

第30の発明によれば、Ｙアドレス手段を除去し、それ
に代えて先頭ビットシリアルアドレス取り込み回路を設
けたので、ブロック単位のアドレス選択により、ブロッ
ク単位の選択的なライト転送を行う際に、各ブロックの
アクセスを完全に完了しなくても、不要なデータのライ
ト転送を防止できる。

第31の発明によれば、シリアルライト転送マスク手段
を設けたので、ブロック単位の選択的なライト転送時
に、外部信号によりマスクがかけられ、それによって簡
単な回路動作で、選択的なライト転送が行える。

第32の発明によれば、シリアルアクセス手段を２組設
け、一方をシリアルリード専用の構成、他方をシリアル
ライト専用の構成にしたので、ポインタ出力径路を任意
に設定して、例えばとびとびのアドレスに設定できるた
め、シリアルライトとシリアルリードを同時に行うシリ
アルアクセスが高速に実現できる。

第33の発明によれば、一方のシリアルアクセス手段は
単にＹアドレスをデコードしてそのデコード結果に基き
メモリセルに対して順次シリアルアクセスを行う構成に
し、他方を第１、第14又は第17の発明のシリアルアクセ
ス手段で構成したので、同一のメモリマトリクスを共有
でき、しかもシリアルリードとシリアルライトを同時に
実行できる。従って、従来のような単純なシリアルアク
セス手段をシリアルライト専用にした場合、例えばシリ
アルリードを高速で、しかも単純に行い、メモリマトリ
クス上のあるブロックだけ高速に取り出したいような画
像処理や、ある一連のシリアルデータを頻繁に書込むよ
うなCPUシステム等で、データの書込みが単調にするだ
けでよい用途に有効である。また、従来のような単純な
シリアルアクセス手段をシリアルリード専用にした場
合、例えば画像処理におけるウィンド内書き換えをする
場合、そのブロックの書き換えを、ポインタ出力径路を
一定にして高速にシリアルライトし、シリアルリード専
用側はシリアルにデータを読出してスクリーンの画像を
リフレッシュする場合等に、大変有効である。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−109654（ＪＰ，Ａ) 特開 昭63−81690（ＪＰ，Ａ) 特開 昭58−68284（ＪＰ，Ａ) 小川俊行、外２名，１Ｍビット デュ アルポート ＲＡＭ，三菱電機技報，Ｖ ｏｌ．63 Ｎｏ．11 1989，35（903) −38（906) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 11/40 - 11/41

Claims (17)

(57)【特許請求の範囲】
1. 【請求項１】それぞれ複数のメモリセルから構成される
   第１と第２のメモリセルアレイを有し、各メモリセルア
   レイの各メモリセルは複数のワード線の対応する１つに
   接続され、各メモリセルアレイ毎に、共通のワード線に
   接続された複数のメモリセルに対してパラレルに読み出
   し、シリアルに出力可能なシリアルアクセスメモリにお
   いて、 前記第１のメモリセルアレイから前記パラレルに読み出
   した複数のデータを格納する第１の格納手段と、 前記第２のメモリセルアレイから前記パラレルに読み出
   した複数のデータを格納する第２の格納手段と、 前記第１の格納手段に格納されたデータのうち、読み出
   しを開始するデータの位置と読み出しを終了するデータ
   の位置を指示する第１の指示情報を出力し、保持する第
   １の位置指定手段と、 前記第２の格納手段に格納されたデータのうち、読み出
   しを開始するデータの位置と読み出しを終了するデータ
   の位置を指示する第２の指示情報を出力し、保持する第
   ２の位置指定手段と、 クロック信号に応答して、前記第１の格納手段から読み
   出すべきデータを指定する第１の指定情報を順次シフト
   するとともに出力する第１のポインタ手段と、 前記クロック信号に応答して、前記第２の格納手段から
   読み出すべきデータを指定する第２の指定情報を順次シ
   フトするとともに出力する第２のポインタ手段と、 前記第１の指定情報に応じて、前記第１の格納手段に格
   納されたデータの１つを出力回路へ伝達する第１のゲー
   ト回路と、 前記第２の指定情報に応じて、前記第２の格納手段に格
   納されたデータの１つを前記出力回路へ伝達する第２の
   ゲート回路と、 前記第１の指示情報に応じて、前記第１の格納手段にお
   ける読み出しの終了位置にシフトされた前記第１の指定
   情報を第１の情報伝達線に伝達するとともに第２の情報
   伝達線に伝達されている前記第２の格納手段における読
   み出しの終了位置から伝達された前記第２の指定情報を
   前記第１の格納手段の読み出し開始位置を指定する前記
   第１の指定情報として前記第１のポインタ手段内へ伝達
   可能に制御する第３のゲート回路と、 前記第２の指示情報に応じて、前記第２の格納手段にお
   ける読み出しの終了位置にシフトされた前記第２の指定
   情報を前記第２の情報伝達線に伝達するとともに前記第
   １の情報伝達線に伝達されている前記第１の格納手段に
   おける読み出しの終了位置から伝達された前記第１の指
   定情報を前記第２の格納手段の読み出し開始位置を指定
   する前記第２の指定情報として前記第２のポインタ手段
   内へ伝達可能に制御する第４のゲート回路と、 を有することを特徴とするシリアルアクセスメモリ。
2. 【請求項２】それぞれ複数のメモリセルから構成される
   第１と第２のメモリセルアレイを有し、各メモリセルア
   レイの各メモリセルは複数のワード線の対応する１つに
   接続され、各メモリセルアレイ毎に、共通のワード線に
   接続された複数のメモリセルに対してパラレルに読み出
   し、シリアルに出力可能なシリアルアクセスメモリにお
   いて、 前記第１のメモリセルアレイから前記パラレルに読み出
   した複数のデータを格納する第１の格納手段と、 前記第２のメモリセルアレイから前記パラレルに読み出
   した複数のデータを格納する第２の格納手段と、 前記第１の格納手段に格納されたデータのうち、読み出
   しを開始するデータの位置と読み出しを終了するデータ
   の位置を指定する第１の位置指定手段と、 前記第２の格納手段に格納されたデータのうち、読み出
   しを開始するデータの位置と読み出しを終了するデータ
   の位置を指定する第２の位置指定手段と、 前記一方の格納手段の読み出しが行われ、該格納手段に
   対する一方の位置指定手段にて読み出しを終了する位置
   として指定されたデータの読み出しが行われた後に、他
   方の位置指定手段にて読み出しを開始する位置として指
   定されたデータから順に他方の格納手段の読み出しを行
   うように制御する制御手段と、 前記第１または第２の位置指定手段による読み出しを開
   始するデータの位置の指定より優先して読み出し開始す
   る位置を指定可能な手段を有することを特徴とするシリ
   アルアクセスメモリ。
3. 【請求項３】それぞれ複数のメモリセルから構成される
   第１と第２のメモリセルアレイを有し、各メモリセルア
   レイの各メモリセルは複数のワード線の対応する１つに
   接続され、各メモリセルアレイ毎に、共通のワード線に
   接続された複数のメモリセルに対してパラレルに書込み
   あるいは読み出し可能で、読み出したデータをシリアル
   に出力可能なシリアルアクセスメモリにおいて、 前記第１のメモリセルアレイに対してパラレルに読み出
   した複数のデータあるいはパラレルに書込むべき複数の
   データを格納する第１の格納手段と、 前記第２のメモリセルアレイに対してパラレルに読み出
   した複数のデータあるいはパラレルに書込むべき複数の
   データを格納する第２の格納手段と、 前記第１の格納手段に格納されたデータのうち、読み出
   しあるいは書込みを開始するデータの位置と読み出しあ
   るいは書込みを終了するデータの位置を指示する第１の
   指示情報を出力し、保持する第１の位置指定手段と、 前記第２の格納手段に格納されたデータのうち、読み出
   しあるいは書込みを開始するデータの位置と読み出しあ
   るいは書込みを終了するデータの位置を指示する第２の
   指示情報を出力し、保持する第２の位置指定手段と、 クロック信号に応答して、前記第１の格納手段から読み
   出すべきあるいは書込むべきデータを指定する第１の指
   定情報を順次シフトするとともに出力する第１のポイン
   タ手段と、 前記クロック信号に応答して、前記第２の格納手段から
   読み出すべきあるいは書込むべきデータを指定する第２
   の指定情報を順次シフトするとともに出力する第２のポ
   インタ手段と、 前記第１の指定情報に応じて、前記第１の格納手段に格
   納されたデータの１つを出力回路へ伝達する第１のゲー
   ト回路と、 前記第２の指定情報に応じて、前記第２の格納手段に格
   納されたデータの１つを前記出力回路へ伝達する第２の
   ゲート回路と、 前記第１の指示情報に応じて、前記第１の格納手段にお
   ける読み出しあるいは書込みの終了位置にシフトされた
   前記第１の指定情報を第１の情報伝達線に伝達するとと
   もに第２の情報伝達線に伝達されている前記第２の格納
   手段における読み出しあるいは書込みの終了位置から伝
   達された前記第２の指定情報を前記第１の格納手段の読
   み出しあるいは書込み開始位置を指定する前記第１の指
   定情報として前記第１のポインタ手段内へ伝達可能に制
   御する第３のゲート回路と、 前記第２の指示情報に応じて、前記第２の格納手段にお
   ける読み出しあるいは書込みの終了位置にシフトされた
   前記第２の指定情報を前記第２の情報伝達線に伝達する
   とともに前記第１の情報伝達線に伝達されている前記第
   １の格納手段における読み出しあるいは書込みの終了位
   置から伝達された前記第１の指定情報を前記第２の格納
   手段の読み出しあるいは書込み開始位置を指定する前記
   第２の指定情報として前記第２のポインタ手段内へ伝達
   可能に制御する第４のゲート回路と、 を有することを特徴とするシリアルアクセスメモリ。
4. 【請求項４】データの書込みは、前記書込み処理対象の
   メモリセルを含む複数のメモリセルが接続された所望の
   ワード線に予め書き込まれている各データを読み出して
   前記格納手段にて格納保持した後に、該格納手段に対し
   て書込みを行い、該書込み処理が施された該格納手段の
   データを対象のメモリセルへ書き戻すように制御する書
   込み制御手段を有することを特徴とする請求項３記載の
   シリアルアクセスメモリ。
5. 【請求項５】前記第１のメモリセルアレイと前記第１の
   格納手段とのデータ転送を制御する第１の転送制御手段
   と、 前記第２のメモリセルアレイと前記第２の格納手段との
   データ転送を制御する第２の転送制御手段と、 充放電を利用して前記各転送制御手段の動作を制御する
   充放電手段と、 を有することを特徴とする請求項１〜４のいずれか１つ
   に記載のシリアルアクセスメモリ。
6. 【請求項６】前記各メモリセルアレイに対する複数のワ
   ード線の選択を制御するワード線選択手段とを有し、該
   ワード線選択手段は前記格納手段各々に対する処理が終
   了することに応答して新たなワード線を選択することを
   特徴とする請求項１〜５のいずれか１つに記載のシリア
   ルアクセスメモリ。
7. 【請求項７】前記第１の位置指定手段は第１のリセット
   信号に応じてリセットされ、前記第２の位置指定手段は
   第２のリセット信号に応じてリセットされることを特徴
   とする請求項１〜６のいずれか１つに記載のシリアルア
   クセスメモリ。
8. 【請求項８】前第１の転送制御手段は前記第１の格納手
   段に転送される複数のデータの数分の複数の第１の転送
   制御信号を出力する出力部と該出力部から前記第１の転
   送制御信号の各々の出力を制御する複数の出力制御信号
   を出力する制御部とを有し、該制御部は第１のイコライ
   ズ信号に応じて前記複数の第１の出力制御信号の電位レ
   ベルをイコライズする第１のイコライズ手段を有し、前
   第２の転送制御手段は前記第２の格納手段に転送される
   複数のデータの数分の複数の第２の転送制御信号を出力
   する出力部と該出力部から前記第２の転送制御信号の各
   々の出力を制御する複数の出力制御信号を出力する制御
   部とを有し、該制御部は第２のイコライズ信号に応じて
   前記複数の第２の出力制御信号の電位レベルをイコライ
   ズする第２のイコライズ手段を有することを特徴とする
   請求項５記載のシリアルアクセスメモリ。
9. 【請求項９】前第１の転送制御手段は前記第１の格納手
   段に転送される複数のデータの数分の複数の第１の転送
   制御信号を出力する出力部と該出力部から前記第１の転
   送制御信号の各々の出力を制御する複数の出力制御信号
   を出力する制御部とを有し、該制御部は直列接続された
   複数のトランジスタで構成され、該複数のトランジスタ
   のうち端部に位置するトランジスタには前記充放電手段
   が接続され、前記複数のトランジスタのうち中間に位置
   するトランジスタには充電手段が接続されており、前第
   ２の転送制御手段は前記第２の格納手段に転送される複
   数のデータの数分の複数の第２の転送制御信号を出力す
   る出力部と該出力部から前記第２の転送制御信号の各々
   の出力を制御する複数の出力制御信号を出力する制御部
   とを有し、該制御部は直列接続された複数のトランジス
   タで構成され、該複数のトランジスタのうち端部に位置
   するトランジスタには前記充放電手段が接続され、前記
   複数のトランジスタのうち中間に位置するトランジスタ
   には充電手段が接続されていることを特徴とする請求項
   ５記載のシリアルアクセスメモリ。
10. 【請求項１０】前第１の転送制御手段は前記第１の格納
    手段に転送される複数のデータの数分の複数の第１の転
    送制御信号を出力する出力部と該出力部から前記第１の
    転送制御信号の各々の出力を制御する複数の出力制御信
    号を出力する制御部とを有し、該制御部は第１のイコラ
    イズ信号に応じて前記複数の第１の出力制御信号の電位
    レベルをイコライズする第１のイコライズ手段を有する
    とともに該制御部は直列接続された複数のトランジスタ
    を有し、該複数のトランジスタのうち端部に位置するト
    ランジスタには前記充放電手段が接続され、前記複数の
    トランジスタのうち中間に位置するトランジスタには充
    電手段が接続されており、前第２の転送制御手段は前記
    第２の格納手段に転送される複数のデータの数分の複数
    の第２の転送制御信号を出力する出力部と該出力部から
    前記第２の転送制御信号の各々の出力を制御する複数の
    出力制御信号を出力する制御部とを有し、該制御部は第
    ２のイコライズ信号に応じて前記複数の第２の出力制御
    信号の電位レベルをイコライズする第２のイコライズ手
    段を有するとともに該制御部は直列接続された複数のト
    ランジスタを有し、該複数のトランジスタのうち端部に
    位置するトランジスタには前記充放電手段が接続され、
    前記複数のトランジスタのうち中間に位置するトランジ
    スタには充電手段が接続されており、ことを特徴とする
    請求項５記載のシリアルアクセスメモリ。
11. 【請求項１１】前記第１及び前記第２の情報伝達線には
    転送すべき信号を増幅する増幅回路が設けられているこ
    とを特徴とする請求項１〜10のいずれか１つに記載のシ
    リアルアクセスメモリ。
12. 【請求項１２】前記ワード線選択手段は、選択された所
    望のワード線から順次隣接するワード線を選択するよう
    に動作することを特徴とする請求項６記載のシリアルア
    クセスメモリ。
13. 【請求項１３】前記ワード線選択手段は、初期値とし
    て、アドレス信号に応じて指定されるワード線と前記開
    始位置を指定する第１あるいは第２の指示情報に応じて
    指定されるワード線とのいずれかを選択可能な選択手段
    を有することを特徴とする請求項６または請求項12記載
    のシリアルアクセスメモリ。
14. 【請求項１４】前記第１の指示情報を前記第１の指定情
    報として前記第１のポインタ手段へ格納可能に制御する
    第１の取り込み制御手段と、前記第２の指示情報を前記
    第２の指定情報として前記第２のポインタ手段へ格納可
    能に制御する第２の取り込み制御手段と、を有すること
    を特徴とする請求項１〜13のいずれか１つに記載のシリ
    アルアクセスメモリ。
15. 【請求項１５】前記メモリセルアレイの一方が書込み動
    作が完了する前に該一方のメモリセルアレイに対して新
    たな処理要求がなされた際、該新たな処理要求を書込み
    動作が完了するまで一時的に保留するように制御するア
    ービタを有することを特徴とする請求項３記載のシリア
    ルアクセスメモリ。
16. 【請求項１６】それぞれ複数のメモリセルから構成され
    る複数のメモリセルアレイを有し、各メモリセルアレイ
    の各メモリセルは複数のワード線の対応する１つに接続
    され、各メモリセルアレイ毎に、共通のワード線に接続
    された複数のメモリセルに対してパラレルに読み出し、
    シリアルに出力可能なシリアルアクセスメモリにおい
    て、 各々が前記複数のメモリセルアレイの対応する１つから
    前記パラレルに読み出した複数のデータを格納する複数
    の格納手段と、 各々が前記複数の格納手段の対応する１つに格納された
    データのうち、該対応する格納手段に対する読み出しを
    開始するデータの位置と読み出しを終了するデータの位
    置を指示する指示情報を出力し、保持する複数の位置指
    定手段と、 各々がクロック信号に応答して、前記対応する格納手段
    から読み出すべきデータを指定する指定情報を順次シフ
    トするとともに出力する複数のポインタ手段と、 各々対応する前記指定情報に応じて、対応する前記格納
    手段に格納された複数のデータのうちの１つを出力回路
    へ伝達する複数の第１のゲート回路と、 各々が対応する前記指示情報に応じて、対応する前記格
    納手段における読み出しの終了位置にシフトされた前記
    指定情報を次段に位置するメモリセルアレイの読み出し
    開始位置を指定する指示情報として該次段のメモリセル
    アレイへ伝達するとともに、前段のメモリセルアレイか
    らの、読み出しの終了位置から伝達された前記指定情報
    を、自段の読み出し開始位置を指定する指定情報として
    前記ポインタ手段内へ取り込み可能に制御する複数の第
    ２のゲート回路と、 を有することを特徴とするシリアルアクセスメモリ。
17. 【請求項１７】それぞれ複数のメモリセルから構成され
    る複数のメモリセルアレイを有し、各メモリセルアレイ
    の各メモリセルは複数のワード線の対応する１つに接続
    され、各メモリセルアレイ毎に、共通のワード線に接続
    された複数のメモリセルに対してパラレルに書込みある
    いは読み出し可能で、シリアルに出力可能なシリアルア
    クセスメモリにおいて、 各々が前記複数のメモリセルアレイの対応する１つから
    前記パラレルに読み出した複数のデータあるいはパラレ
    ルに書込むべき複数のデータを格納する複数の格納手段
    と、 各々が前記複数の格納手段の対応する１つに格納された
    データのうち、該対応する格納手段に対する読み出しあ
    るいは書込みを開始するデータの位置と読み出しあるい
    は書込みを終了するデータの位置を指示する指示情報を
    出力し、保持する複数の位置指定手段と、 各々がクロック手段に応答して、前記対応する格納手段
    から読み出すべきあるいは書込むべきデータを指定する
    指定情報を順次シフトするとともに出力する複数のポイ
    ンタ手段と、 各々対応する前記指定情報に応じて、対応する前記格納
    手段に格納された複数のデータのうちの１つを出力回路
    へ伝達する複数の第１のゲート回路と、 各々が対応する前記指示情報に応じて、対応する前記格
    納手段における読み出しあるいは書込みの終了位置にシ
    フトされた前記指定情報を次段に位置するメモリセルア
    レイの読み出しあるいは書込み開始位置を指定する指示
    情報として該次段のメモリセルアレイへ伝達するととも
    に、前段のメモリセルアレイからの、読み出しあるいは
    書込みの終了位置から伝達された前記指定情報を、自段
    の読み出しあるいは書込み開始位置を指定する指定情報
    として前記ポインタ手段内へ取り込み可能に制御する複
    数の第２のゲート回路と、 を有することを特徴とするシリアルアクセスメモリ。