JPS6392467A

JPS6392467A - サ−マルヘツド駆動用集積回路

Info

Publication number: JPS6392467A
Application number: JP61239970A
Authority: JP
Inventors: Takashi Sakai; 隆酒井
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1986-10-08
Filing date: 1986-10-08
Publication date: 1988-04-22

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、サーマル式プリンタに用いられるドライバー
搭載型サーマルヘッドに用いるサーマルヘッド駆動用集
積回路に関し、特にサーマルヘッドの小形化を実現する
ためのサーマルヘッド駆動用集積回路の構成に関する。

〔概要〕

本発明は、シフトレジスタ回路、ラッチ回路、ゲート回
路およびドライバー回路を含むサーマルヘッド駆動用集
積回路において、上記ラッチ回路、ゲート回路およびドライバー回路を、
上記シフトレジスタ回路の奇数番目の転送データと偶数
番目の転送データとをそれぞれ分けて処理する二つの回
路に分けて設け、そのドライバー回路の出力端子をペレ
ットの長辺の対向する二辺に設けることによりζ ペレットをサーマルヘッド基板に横置きに搭載し、かつ
上記ドライバー回路の出力端子と基板電極とのボンディ
ングピッチを広くとれるようにし、サーマルヘッドの小
形化を可能としたものである。

〔従来の技術〕

従来、この種のサーマルヘッド駆動用集積回路は、第１
２図に示すようなブロック構成になっており、データ入
力信号３０６はクロック信号３０５に同期して、シフト
レジスタ回路３０１に直列データとして取り込まれ、ラ
ッチ信号３０７が入るとラッチ回路３０２および３０２
′に並列データとして取り込まれ、印字タイミングを制
御するイネーブル信号３０８とラッチ回路出力との論理
積出力をゲート回路３０３および３０３′　から得て、
ドライバー回路３０４および３０４′を制御する。なお
、３０９はデータ出力信号である。この構成のサーマル
ヘッド駆動用集積回路では、ドライバー回路３０４およ
び３０４′　をシフトレジスタ回路３０１の配置と対応
するようにデータ伝送方向Ｓ２およびＳ３と一致して設
けている。また、第１３図のペレット平面図に示すよう
に、ペレット３００の長辺の２辺に渡って、折り返すよ
うに配置される。これは第１６図のサーマルヘッドの斜
視図に示すようにペレッ）　３００は縦方向に搭載され
る。

他の従来技術としては、第１４図のブロック構成図で示
すように、ドライバー回路４０４を一辺のみに配置する
とともに、第１５図のペレット平面図に示すように、ド
ライバー回路４０４の出力端子り。

〜Ｄ１がペレット４００の一方の側に千鳥形状に配置さ
れる。そしてペレット４００は第１７図のサーマルヘッ
ドの斜視図に示すように、横方向に搭載される。

なお、第１２図ないし第１７図において、ＤＩ′　〜Ｄ
　ｎ　＋　１′　はドライバー回路の個々のドライバー
、Ｇは記録接地端子、■１〜■、は入力信号端子、ＯＩ
〜０□は出力信号端子、３１０および４１０は電源共通
電極、３２０および４２０はサーマルヘッド基板、３２
１および４２１は抵抗体列である。

〔発明が解決しようとする問題点〕

上述した従来のサーマルヘッド駆動用集積回路は、第１
３図の形状のものでは、ペレットを縦置きに搭載される
ため、ペレットの長さ分サーマルヘッドの幅が大きくな
り小形化できない欠点がある。

例えば、６４ドツトドライバー形では、外形寸法は２．
２鶴（幅）　　Ｘ７．３　ｔｍ　（長さ）となり、サー
マルヘッドの幅は２６１ｍ以上となる。

また、第１５図の形状のものは、ペレットを横置きに搭
載でき、サーマルヘッドの幅が大きくなる欠点はないが
、ペレットとサーマル基板を接続するボンディングのピ
ッチが細かくなる欠点がある。

例えば、８ドツト／璽嘗のドツト密度を有するサーマル
ヘッドでは、ボンディングピッチを１２５−以下にする
必要がある。これは、通常の金線のポールボンディング
では、精度要求がきびしく、作業能率が悪く小形化を阻
害する欠点がある。

本発明の目的は、上記の欠点を除去することにより、サ
ーマルヘッドを小形化できるサーマルヘッド駆動用集積
回路を提供することにある。

〔問題点を解決するための手段〕

本発明は、入力信号を直列転送するシフトレジスタ回路
と、直列転送データから並列データを得るラッチ回路と
、このラッチ回路出力とイネーブル信号との論理積出力
を得るゲート回路と、このゲート回路出力に対応してサ
ーマルヘッドの抵抗体に電流を流すドライバー回路とを
含むサーマルヘッド駆動用集積回路において、上記ラッ
チ回路、上記ゲート回路および上記ドライバー回路は、
それぞれ」二足シフトレジスタ回路の奇数番目の転送デ
ータと偶数番目の転送データとをそれぞれ別に処理する
回路に分けて設けられ、この二つに分けられたドライバ
回路の出力端子をペレットの長辺の対向する二辺にそれ
ぞれ設けたことを特徴とする。

〔作用〕

本発明は、シフトレジスタ回路の奇数番目の転送データ
から並列データ出力を得るラッチ回路と、偶数番目の転
送データから並列データ出力を得るラッチ回路とを設け
、それぞれにゲート回路とドライバー回路とを設け、ド
ライバー回路の出力端子はペレットの長辺の対向する二
辺にそれぞれ設けられる。

従って、ペレットはサーマルヘッド基板に横置きし易く
、かつ上記ドライバー回路の出力端子は基板電極とそれ
ぞれペレットの上、下に分けてボンディングでき、ボン
ディングピッチを広くとることができ、サーマルヘッド
の小形化が可能となる。

〔実施例〕

以下、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例の回路を示すブロック構成図
である。データ入力信号１０６を８１方向に直列転送す
るシフトレジスタ回路１０１　と、このシフトレジスタ
回路１０１の奇数番目の転送データをラッチ信号１０７
によりラッチするラッチ回路（Ａ）１０２と、このラッ
チ回路（Ａ）１０２の出力とイネーブル信号（Ａ）１０
Ｂとの論理積を得るｎ個のアンドゲートからなるゲート
回路（Ａ）１０３と、出力端子Ｄ１、Ｄ３、・・・、Ｄ
２ｎ−１を有しゲート回路（Ａ）１０３の出力に対応し
て、サーマルヘッドの抵抗体に電流を流すドライバーＤ
Ｉ’　、ＤＩ’　、・・・、Ｄ　２ｎ−１′からなるド
ライバー回路（Ａ）　１０４と、シフトレジスタ回路１
０１の偶数番目の転送データをラッチ信号１０７により
ラッチするラッチ回路（Ｂ）１０２’と、このラッチ回
路（Ｂ　）　１０２’の出力とイネーブル信号（Ｂ）１
０８’　との論理積を得るｎ個のアンドゲートからなる
ゲート回路（Ｂ　）　１０３’　と、出力端子Ｄ２、Ｄ
４、・・・、Ｄ２１１を有しゲート回路（Ｂ）１０３′
の出力に対応してサーマルヘッドの抵抗体に電流を流す
ドライバーＤ２’　、Ｄ４’　、・・・、Ｄ２□′から
なるドライバー回路（Ｂ）１０４’　とを含んでいる。

なお１０９はデータ出力信号である。

第２図は本実施例のペレット１００を示す平面図である
。本実施例のペレット１００は、その短辺の対向する左
側に、入力信号端子Ｉｔ、Ｉｚ、・・・、■、が、右側
に出力信号端子０１．０２、・・・、０゜が設けられ、
その長辺の対向する辺に、ドライバー回路（Ａ）　１０
４の出力端子ＤＩ、Ｄ３、・・・Ｄ　２ｎ−。

と、ドライバー回路（Ｂ）１０４’の出力端子Ｄ２、Ｄ
４、・・・Ｄ２．、とがそれぞれ対置して設けられる。

そしてこれら出力端子の途中の所定の位置には記録接地
端子Ｇが設けられる。

本発明の特徴は、第１図において、ラッチ回路（Ａ）１
０２および（Ｂ）１０２’　と、ゲート回路（Ａ）１０
３および（Ｂ）１０３’　と、ドライバー回路（Ａ）１
０４および（Ｂ）１０４’　とを設け、ドライバー回路
（ＡＨＯ４および（Ｂ）１０４’の出力端子を第２図に
示すように、ペレットの長辺方向の対向する辺に対置し
て配設したことにある。

次に本実施例の動作について説明する。データ入力信号
１０６はクロック信号１０５に同期して、シフトレジス
タ回路１０１に直列データとして取り込まれ、ラッチ信
号１０７が入ると奇数番目データはラッチ回路（Ａ　）
　１０２に並列データとして取り込まれ、また偶数番目
データはラッチ回路（Ｂ）１０２’に並列データとして
取り込まれる。印字タイミングを制御するイネーブル信
号（Ａ）　１０８とラッチ回路（Ａ）　１０２の出力と
の論理積出力をゲート回路（Ａ）１０３から得て、奇数
列のドライバー回路１０４を制御する。同様にして、イ
ネーブル信号（Ｂ）１０８′によりゲート回路（Ｂ　）
１０３’を経て、偶数列のドライバー回路１０４′を制
御する。

次に、本実施例の集積回路を用いたサーマルヘッドの例
について説明する。第３図はこのサーマルヘッドの回路
を示すブロック構成図である。発熱体の１ドツトはＲ１
，とＲ＋ｂｓ　Ｒ２ａとＲ２ｂ・・・・・・というよう
に二つの抵抗体を１単位して形成される。

またその２ドツト単位に共通の電極が設けられ、さらに
下方でそれらがまとめられ、電源共通電極（Ｖ　Ｉ＋）
　１１０に接続される。このサーマルヘッドでは、奇数
列を制御するイネーブル信号（Ａ）１０８と偶数列のイ
ネーブル信号（Ｂ　）　１０８’　とは、第７図のタイ
ミング図で示すように、位相差があり重ならないように
される。

このように構成されたサーマルヘッドの斜視図を第４図
に示す。ペレット１００はサーマルヘッド基板１２０上
に横置きに７個搭載され抵抗体列１２１と接続される。

また、第６図のペレットと基板のワイアボンディング図
で示すように、抵抗Ｒ１８、Ｒ３！、・・・の奇数列の
ドツトにつながる電極１３１は、ペレット１００の上段
でボンディングされ、抵抗Ｒ２ｂ、Ｒ４ｂ・・・偶数列
のドツトにつながる電極１３３は下段となる。ボンディ
ングの密度は、接地共通電極１１１の配線骨を入れても
２２０μｍピッチであり、金線のポールボンディングで
も容易に作業できる。

さらに、このサーマルヘッドの特長として、第５図の抵
抗体部の平面図に示すように、抵抗体の各ドツトにつな
がる電極部１４１．１４２　、・・・が小さくできるが
、さらに２ドツト単位の共通の電極１３２についても、
ドツトの奇数列と偶数列を別々のタイミングで制御して
いることで、両端の電極１３１．１３３と同じ線幅にし
てあっても、導体抵抗による発色濃度への影響が出ない
。従ってパターン精度要求がきびしくなくサーマルヘッ
ド基板を作るホトレジスト工程は、従来技術で対応でき
る。

以上のように構成されたサーマルヘッドは、ペレット寸
法が２．２１１（幅）　Ｘ　７，３ｍｍ　（長さ）の集
積回路を使用しても、幅１５ｍに小形化できた。

次に、本実施例の集積回路を用いたサーマル−・ソドの
他の例について説明する。第８図は、このサーマルヘッ
ドの動作を示すブロック構成図である。このサーマルヘ
ッドでは、奇数列と偶数列のイネーブル信号２０８は、
ワイアボンディングで一つにまとめられており、この場
合の実施例の集積回路は、シフトレジスタ回路２旧、ラ
ッチ回路２０２、ゲート回路２０３およびドライバー回
路２０４の形で動作する。ここで、２０５はクロック信
号、２０６はデータ入力信号、２０７はラッチ信号およ
び２０９はデータ出力信号であり、２１０は電源共通電
極である。

第９図は、このサーマルヘッドの斜視図である。

ベレソｌ−１００が７個横置きにサーマルヘッド基板２
２０に搭載され、発熱体のドツトに電源共通電極２１０
が接続される。ここで２２１　は抵抗体列である。

この形のサーマルヘッドは、電源共通電極２１０の導体
抵抗を小さくする必要があるため、比抵抗率が小さい材
料を用いたり、導体幅を大きくしたりする必要があるが
、抵抗体の構造は第１０図の平面図に示すように簡単化
できる。Ｒ９、Ｒ２、・・・は抵抗、２３１．２３２・
・・は電極である。このサーマルヘッドにおいても第１
１図のペレットと基板のワイアボンディング図で示すよ
うに、奇数列のドツトにつながる電極を上段に偶数列の
それを下段に接続することで、ボンディングピソチを大
きく取ることができる。なお２１１は接地共通電極であ
る。

〔発明の効果〕

以上説明したように本発明は、集積回路のペレットを横
置きにした場合でも奇数列と偶数列の２段にボンディン
グするため、例えば、ドツト密度８ドント／ｆｌのサー
マルヘッドではボンディング密度を２２０戸の広いピン
チに確保できる効果がある。

さらに、上記ペレットの横置きによる小形化に加えて、
第４図で説明したようなサーマルヘッドの基板幅が１５
ｍに小形化できるサーマルヘッドをも、従来の製造技術
を用いて容易に実現でき、従来のものと比較して、４０
％も小形化される効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の回路を示すプロ、２り構成
図。第２図はそのペレットの平面図。第３図はこの実施例の集積回路を用いたサーマルヘッド
の一例を示すブロック構成図。第４図はこのサーマルヘッドの斜視図。第５図はこのサーマルヘッドの抵抗体部の平面図。第６図はこのサーマルヘッドの基板とペレットのワイア
ボンディング接続を示す平面図。第７図はこのサーマルヘッドの動作タイミング図。第８図は上記実施例の集積回路を用いたサーマルヘッド
の他の例を示すブロック構成図。第９図はこのサーマルヘッドの斜視図。第１０図はこのサーマルヘッドの抵抗体部の平面図。第１１図はこのサーマルヘッドの基板とペレットのワイ
アボンディング接続を示す平面図。第１２図は従来のサーマルヘッド用集積回路の一例を示
すブロック構成図。第１３図はそのペレットの平面図。第１４図は従来のサーマルヘッド用集積回路の他の例を
示すブロック構成図。第１５図はそのペレットの平面図。第１６図は第１２図の従来の集積回路を用いたサーマル
ヘッドの斜視図。第１７図は第１４図の従来の集積回路を用いたサーマル
ヘッドの斜視図。１００．３００　、４００・・・ペレット、１０１．２
０１．３０１．４０１・・・シフトレジスタ回路、１０
２．１０２　’　、２０２．３０２．４０２・・・ラッ
チ回路、１０３．１０３　’　、２０３．３０３．４０
３・・・ゲート回路、１０４．１０４　’　、２０４．
３０４．４０４・・・ドライバー回路、１０５．２０５
．３０５．４０５・・・クロック信号、１０６．２０６
．３０６．４Ｑ６・・・データ入力信号、１０７．２０
７．３０７．４０７・・・ラッチ信号、１０８．１０８
′、２０８．３０８．４０８・・・イネーブル信号、１
０９．２０９．３０９．４０９・・・データ出力信号、
１１０．２１０．３１０．４１０・・・電源共通電極、
１１１．２１１・・・接地共通電極、１２０．２２０．
３２０．４２０・・・サーマルヘッド基板、１２１．２
２１．３２１．４２１・・・抵抗体列、１３１．１３２
．１３３．２３１．２３２・・・電極、１４１．１４２
・・・電極部、Ｒ１、Ｒｌａ、Ｒｌｂ、Ｒ２、Ｒｚ−１
Ｒ２，・・・抵抗、Ｄ１〜Ｄ２ア・・・出力端子、ＤＩ
′　〜Ｄ　２ｎ’　・・・ドライバー、■、〜１．・・
・入力信号端子、０．〜○、・・・出力信号端子、Ｇ・
・・記録接地端子、Ｓ８、Ｓ２、Ｓ、・・・データ転送
方向。特開０８Ｇ３−９２４６７　（６） →園しｔ−ω 家　　　　型々王へ −Ｓ　　円　　　　　　へ　　　　　　　　　ｉトト一
１′１′″ｉ α　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　０匡１Ｎ開口Ｕ６３−９２４６７　（９）ｊ　ｊ　ＩＩ霞　　窒マ　　デ■― イＥ裾奪ヨ弓　　〜　〜　−俵疋　　し℃Ｎ１１１開口ｎＧ３−９２４６７　（１２）署肝剛 δ ４ｏ６従来イ列（サーマルヘッド）１７　　図

Claims

【特許請求の範囲】

（１）入力信号を直列転送するシフトレジスタ回路と、
直列転送データから並列データを得るラッチ回路と、こ
のラッチ回路出力とイネーブル信号との論理積出力を得
るゲート回路と、このゲート回路出力に対応してサーマ
ルヘッドの抵抗体に電流を流すドライバー回路とを含む
サーマルヘッド駆動用集積回路において、上記ラッチ回路、上記ゲート回路および上記ドライバー
回路は、それぞれ上記シフトレジスタ回路の奇数番目の
転送データと偶数番目の転送データとをそれぞれ別に処
理する回路に分けて設けられ、この二つに分けられたド
ライバー回路の出力端子をペレットの長辺の対向する二
辺にそれぞれ設けたことを特徴とするサーマルヘッド駆動用集積回路。