KR20020031315A

KR20020031315A - 불휘발성 기억 회로 및 반도체 집적 회로

Info

Publication number: KR20020031315A
Application number: KR1020010065024A
Authority: KR
Inventors: 다니까와히로유끼; 다나까도시히로; 시나가와유따까; 가와지리요시끼; 후지또마사미찌
Original assignee: 가나이 쓰토무; 가부시키가이샤 히타치세이사쿠쇼; 스즈키 진이치로; 가부시기가이샤 히다치초엘에스아이시스템즈
Priority date: 2000-10-23
Filing date: 2001-10-22
Publication date: 2002-05-01
Also published as: JP2002133878A; US6542411B2; TW559707B; US20020048193A1

Abstract

종래의 플래시 메모리 내장 마이크로 컴퓨터는 기입 펄스를 CPU가 관리하는 방식으로서, CPU가 소자의 특성이나 전원 전압에 관하여 최악의 케이스를 상정하여 종료 시간을 결정하게 되기 때문에 쓸데 없는 대기 시간이 많이 발생됨과 함께, CPU와 메모리 사이의 통신에 수반되는 오버헤드 시간도 소요 시간에 포함되는 과제가 있었다.

기입이나 소거, 판독 등의 기본적인 동작을 지시하기 위한 제어 레지스터(CRG)나 승압 회로(31)의 전압이 원하는 레벨에 도달했는지의 여부를 검지하는 승압 전압 도달 검지 회로(32)나 기입 전압이나 소거 전압의 인가 시간을 계시하는 회로(21, 34), 기입, 소거가 종료된 것을 검지하는 회로(22, 35)를 설치하고, 제어 레지스터에 동작 지시를 설정하는 것만으로 자동적으로 각 동작이 진행되어, 동작 종료 후에 제어 레지스터에 설치된 종료 플래그(FLAG)를 세트하여 종료를 알리도록 하였다.

Description

불휘발성 기억 회로 및 반도체 집적 회로{NONVOLATILE MEMORY AND SEMICONDUCTOR DEVICE}

본 발명은, 전기적으로 기입 소거 가능한 불휘발성 메모리에 있어서의 기입 및 소거의 제어 방식 및 승압 회로의 제어 방식에 적용하기에 유효한 기술에 관한 것인데, 예를 들면 블록 단위로 일괄하여 데이터의 소거가 가능한 플래시 메모리 및 그것을 내장한 마이크로 컴퓨터에 이용하기에 유효한 기술에 관한 것이다.

플래시 메모리는, 컨트롤 게이트 및 부유 게이트를 갖는 2층 게이트 구조의 MOSFET로 이루어지는 불휘발성 기억 소자를 사용하고 있다. 종래, 플래시 메모리에 있어서의 기입 방식에는 FN 터널 현상을 이용하는 방식과 열 전자를 이용하는 방식이 있다. FN 터널 현상을 이용하는 방식은, 컨트롤 게이트와 기판(혹은 웰 영역) 사이 또는 컨트롤 게이트와 소스 또는 드레인 사이에 전압을 인가하여 FN 터널 현상을 이용하여 부유 게이트에 전하를 주입하거나 방출하여 임계치를 변화시키는 방식이다. 한편, 열 전자를 이용하는 방식은 컨트롤 게이트에 고전압을 인가한 상태에서 소스·드레인 사이에 전류를 흘려 채널에서 발생한 열 전자를 부유 게이트에 주입하여 임계치를 변화시키는 방식이다.

FN 터널에 의한 기입 방식은 기입 전류가 작기 때문에 예를 들면 128 바이트와 같은 워드선 단위에서의 기입이 가능하고, 일괄 기입이 가능하다는 이점이 있다. 한편, 열 전자에 의한 기입 방식은 기입 전류가 커지므로 워드선 단위의 일괄 기입은 곤란하며, 1 바이트와 같은 단위에서의 기입이 행해지고 있다. FN 터널에 의한 기입 방식을 채용하는 경우의 기억 소자는 내압과의 관계로 미세화가 곤란하여 집적도가 오르지 않는다. 그 때문에, 대용량화할 경우에는 열 전자에 의한 기입 방식이 유리하다.

또, 어떤 기입 방식을 채용하는 경우에도, 플래시 메모리에서의 데이터의 소거는 블록 단위 즉 웰 영역이나 소스선을 공통으로 하는 복수의 섹터에 대하여 동시에 행해지도록 구성되는 경우가 많다.

본 발명자들은 열 전자에 의한 기입 방식을 채용한 플래시 메모리에 있어서, 기입 소요 시간을 단축시키는 기술에 대하여 자세히 검토하였다.

종래, 플래시 메모리를 내장시킨 마이크로 컴퓨터(이하, 플래시 내장 마이크로 컴퓨터)에 있어서의 플래시 메모리의 기입 및 소거의 제어는, CPU가 플래시 컨트롤 회로 내의 제어 레지스터의 기입 비트나 소거 비트를 설정하여 기입 또는 소거를 개시시키고, CPU가 프로그램으로 시간을 관리하여 적당한 시간이 왔을 때에 상기 기입 비트나 소거 비트를 해제시켜 기입 동작이나 소거 동작을 종료시키는 방식이 채용되었다. 상기된 바와 같은, 예를 들면 워드선 단위 1섹터(예를 들면 128 바이트)의 형태로 동시에 기입을 행하는 FN 터널에 의한 기입 방식을 채용한 플래시 내장 마이크로 컴퓨터에서는 기입 전압을 인가시키는 시간이 CPU의 동작 주기에비해 충분히 길기 때문에, CPU가 시간 관리하는 상기된 바와 같은 제어 방식이라도 유효하였다. 또한 플래시 메모리에 기입 제어 등을 행하는 컨트롤러와 함께 내장되어 패키지되는, 소위 단일체 플래시 메모리라도 컨트롤러가 동일한 시간 관리를 행하고 있었다.

그러나, 열 전자에 의한 기입 방식을 채용한 플래시 내장 마이크로 컴퓨터에 있어서는, 상술된 바와 같이 선택 중의 섹터 내의 메모리 셀에 대하여, 1 비트씩 혹은 8 비트와 같은 단위로 순서대로 기입 펄스를 드레인에 인가해야하며, 그 경우 하나 하나의 기입 펄스 폭은 FN 터널 방식에 비해 매우 짧아진다. 그 때문에, CPU의 동작 주파수가 충분히 높은 경우 이외에는, 그와 같은 짧은 시간을 CPU가 정확하게 제어하는 것은 곤란하며, 충분히 마진을 취하면 기입 소요 시간이 길어짐과 함께 비선택의 메모리 셀에 대해서도 고전압이 인가되어 임계치가 변화하는 디스터브(threshold voltage-varying disturb)라고 하는 현상이 발생되기 쉬워진다. 한편, 기입 펄스 폭의 마진을 작게 하면 기입 불량이 발생하여 기입이 종료되기까지의 펄스 인가 횟수가 증가하고, 총 기입 소요 시간이 길어진다는 과제가 있다.

또한, CPU와 메모리 사이의 통신에 수반되는 오버헤드 시간도 소요 시간에 포함되는 과제가 있다.

또한, 플래시 내장 마이크로 컴퓨터뿐만아니라, 단일체 플래시에서도 기입 펄스를 CPU 또는 컨트롤러가 관리하는 방식으로는 CPU 등은 기억 소자의 특성이나 전원 전압에 관하여 최악의 케이스를 상정하여 종료 시간을 결정하게 되기 때문에, 특성이 좋은 플래시 메모리에서는 쓸데없는 대기 시간이 많이 발생하게 된다.

또한, 플래시 메모리 내장 마이크로 컴퓨터나 단일체 플래시에 있어서 플래시 메모리의 기억 용량이 상이한 제품이나 동작 주파수가 상이한 제품, 전원 전압이 상이한 제품등, 품종의 다양화를 도모하는 경우, 제품이 바뀌면 플래시 메모리의 기입 전압을 발생시키는 승압 회로의 승압 시간도 바뀌므로, 상기된 바와 같이 기입 펄스를 CPU 등이 관리하는 방식으로는 품종마다 승압 회로를 다시 설계하거나, CPU의 프로그램 수정이나 컨트롤러의 제어의 적정화 등의 대책이 필요하여, 신제품의 개발 시간이 길어진다는 과제도 있었다.

본 발명의 목적은 총 기입 소요 시간을 단축 가능한 플래시 메모리와 같은 불휘발성 기억 회로 및 그것을 내장한 마이크로 컴퓨터 등의 반도체 집적 회로를 제공하는 것에 있다.

본 발명의 다른 목적은, 기억 용량등 사양이 상이한 것에 의해 내부 승압 회로의 승압 시간이 상이한 경우에도 승압 회로를 다시 설계하거나 CPU의 프로그램을 재기입하는 등의 대책을 행하지 않고 최적의 시간에 기입이나 소거를 행할 수 있는 플래시 메모리와 같은 불휘발성 기억 회로 및 그것을 내장한 마이크로 컴퓨터 등의 반도체 집적 회로를 제공할 수 있도록 한다.

본 발명의 상기 및 다른 목적과 새로운 특징은 본 명세서의 기술 및 첨부 도면에서 분명히 알 수 있을 것이다.

도 1은 본 발명을 적용시킨 플래시 내장 마이크로 컴퓨터의 일 실시예의 개략을 나타내는 전체 블록도.

도 2는 본 발명을 적용시킨 플래시 메모리부의 구성예를 나타내는 블록도.

도 3은 플래시 메모리 회로의 메모리 어레이의 구체적인 구성 예와 소거 및 기입 시의 바이어스 전압의 예를 나타내는 회로 설명도.

도 4는 플래시 메모리에 있어서의 기입 후와 소거 후에 있어서의 메모리 셀의 임계치 분포의 일례를 나타내는 설명도.

도 5는 본 발명을 적용시킨 플래시 내장 마이크로 컴퓨터에 있어서의 플래시 모드 제어부의 제어 레지스터의 일 실시예 및 플래시 메모리 회로부의 기입 소거 회로의 개략을 나타내는 블록도.

도 6은 본 발명에 따른 플래시 내장 마이크로 컴퓨터에 있어서의 기입 순서의 일례를 나타내는 흐름도.

도 7은 본 발명에 따른 플래시 내장 마이크로 컴퓨터에 있어서의 소거 순서의 일례를 나타내는 흐름도.

도 8은 실시예의 플래시 메모리부에 설치되는 승압 회로 및 전압 도달 검지회로의 일례를 나타내는 회로도.

도 9는 실시예의 플래시 모드 제어부에 설치되는 종료 플래그 및 상기 플래그를 세트하는 회로의 일례를 나타내는 회로도.

도 10은 실시예의 플래시 메모리부에서의 기입 동작 시의 각 신호의 타이밍차트.

도 11은 실시예의 플래시 모드 제어부의 종료 플래그에 대한 각 신호의 타이밍차트.

도 12는 실시예의 플래시 메모리부에서의 소거 동작 시의 각 신호의 타이밍차트.

도 13은 실시예의 플래시 메모리부에서의 기입 제어 회로 및 기입 종료 검지 회로의 구체예를 나타내는 회로도.

도 14는 도 13에 도시되어 있는 기입 제어 회로에서의 각 신호의 타이밍을 나타내는 타이밍차트.

도 15는 본 발명을 적용시킨 플래시 내장 마이크로 컴퓨터의 다른 실시예의 개략을 나타내는 블록도.

도 16은 플래시 메모리부 내의 승압 회로에서의 승압 레벨을 조정하기 위한 승압 레벨 설정 레지스터와, 설정된 코드에 따라 비교 전압을 전환하는 비교 전압 전환 회로의 실시예를 나타내는 회로도.

도 17은 기입 펄스 발생 회로의 일례를 나타내는 블록도.

도 18은 승압 레벨 설정 레지스터에 설정된 코드와 펄스 폭 설정 레지스터에설정된 코드와 기입 펄스와의 관계를 나타내는 파형도.

도 19는 본 발명을 적용시킨 플래시 메모리칩의 일 실시예의 개략을 나타내는 블록도.

도 20은 실시예의 플래시 메모리에 있어서의 기입 순서를 나타내는 흐름도.

도 21은 실시예의 플래시 메모리에 있어서의 소거 순서를 나타내는 흐름도.

도 22는 실시예의 플래시 메모리 회로에서의 소거 시의 각 신호의 타이밍을 나타내는 타이밍차트.

도 23은 본 발명을 적용시킨 플래시 메모리의 디코더부의 전원 전환 회로의 실시예를 나타내는 회로도.

도 24는 승압 전압과 도 23의 실시예의 회로에서의 전원 전압의 전환의 타이밍을 나타내는 타이밍차트.

도 25는 본 발명을 적용시킨 플래시 메모리의 차지 펌프 회로의 실시예를 나타내는 회로도.

도 26은 승압 전압과 도 25의 실시예의 회로에서의 웰 전위의 전환 타이밍을 나타내는 타이밍차트.

<도면의 주요 부분에 대한 부호의 설명>

11 : 메모리 어레이

12 : 기입 래치 제어 회로

12A : 데이터 레지스터

13 : 기입 제어 회로

14 : X 디코더

15 : Z 디코더

16 : Y 디코더

17 : 어드레스 버퍼 회로

18 : 감지 증폭기

19 : 데이터 입출력 회로

20 : 플래시 메모리의 내부 제어 회로

21 : 전압 인가 시간 제어 회로(지연 회로, 카운터 회로)

22 : 소거 종료 검지 회로

30 : 전원 회로

31 : 승압 회로

32 : 전압 도달 검지 회로

33 : 방전 & 전압 도달 검지 회로

34 : 기입 펄스 발생 회로

35：기입 종료 검지 회로

38：승압 레벨 판정 회로

39：전원 전환 회로

40：전원 전환 회로

41 : 승압 전압 설정용 레지스터

42 : 비교 전압 전환 회로

43 : 기입 펄스 폭 설정용 레지스터

131 : 기입 제어용의 시프트 레지스터

132 : 데이터 판정 & 시프트 제어 회로

본원에서 개시되는 발명 중 대표적인 것의 개요를 간단히 설명하면, 하기된 바와 같다.

즉, 열 전자에 의한 기입 방식을 채용한 플래시 메모리와 같은 불휘발성 기억 회로 혹은 그것을 내장한 반도체 집적 회로에 있어서, 임계치의 고저에 따라 데이터를 기억하는 복수의 불휘발성 기억 소자를 포함한 메모리 어레이와, 데이터의 기입 시 또는 소거 시에 상기 불휘발성 기억 소자에 인가되는 전압을 발생시키는 승압 회로와, 상기 승압 회로에 의해 승압된 전압의 레벨을 검지하는 승압 전압 검지 회로와, 상기 승압 전압 검지 회로에 의한 검지에 기초하여 기입 또는 소거를 개시하는 기입 소거 제어 회로와, 상기 기입 소거 제어 회로에 의한 기입 또는 소거의 종료를 검지하는 기입 소거 종료 검지 회로와, 상기 기입 소거 제어 회로에 의한 기입 또는 소거가 종료된 것을 나타내는 종료 플래그를 설치하도록 한 것이다.

상기 수단에 따르면, 내부에서 자동적으로 승압으로부터 기입 또는 소거가 진행하여, 종료하면 플래그에 의해 종료가 표시되기 때문에, 외부로부터 기입 또는 소거 펄스 등을 제어할 필요가 없어지며, 기억 용량등 사양이 상이한 것에 의해 내부 승압 회로의 승압 시간이 상이한 경우에도 승압 회로를 다시 설계하거나 CPU의 프로그램의 수정 또는 컨트롤러의 제어의 적정화 등의 대책을 행하지 않고 최적의 시간에 기입이나 소거를 행할 수 있게 된다.

또한, 상기 기입 또는 소거의 동작으로 들어가는 것을 나타내는 제어 비트를 갖는 제어 레지스터를 설치하고, 상기 승압 회로는 상기 제어 비트가 설정됨으로써 승압 동작을 개시하도록 구성하는 것이 바람직하다. 이에 따라 설정된 제어 비트에 따른 동작이 자동적으로 개시된다.

또한, 데이터의 기입 시 또는 소거 시에 상기 불휘발성 기억 소자에 인가되는 복수의 전압을 발생시키는 복수의 승압 회로와, 상기 복수의 승압 회로에 의해 승압된 전압의 레벨을 각각 검지하는 복수의 승압 전압 검지 회로를 설치하고, 상기 기입 소거 제어 회로는, 상기 복수의 승압 전압 검지 회로에 의해 각각의 승압 전압이 모두 소정의 레벨에 도달한 것이 검지된 것에 기초하여 기입 또는 소거를 개시하도록 구성한다. 이에 따라, 승압 종료 후 쓸데 없는 시간을 생기게 하지 않고 가장 짧게 다음 동작을 개시시킬 수 있다.

여기서, 상기 기입 소거 종료 검지 회로는 예를 들면 상기 승압 전압 검지 회로의 검지 신호를 지연시키는 지연 회로 혹은 그 검지 신호에 기초하여 상기 클럭 신호를 계수하는 카운터 회로 등에 의해 구성한다. 이에 따라, 공지된 기술을 이용하여 용이하게 기입 소거 종료 검지 회로를 실현할 수 있다.

또한, 상기 승압 회로에 의해 승압된 전압을 방전하는 방전 회로를 설치하고, 그 방전 회로는 상기 기입 소거 종료 검지 회로에 의한 검지 신호에 기초하여 방전을 개시하도록 구성한다. 이에 따라, 기입 또는 소거 종료 후 쓸데 없는 시간을 생기게 하지 않고 승압 회로의 전압의 방전을 개시시킬 수 있다.

또한, 상기 방전 회로에 의해 방전된 상기 승압 회로의 출력 전압이 소정의 레벨에 도달한 것을 검지하는 방전 종료 검지 회로를 설치하고, 그 방전 종료 검지 회로에 의한 검지 신호에 기초하여 상기 종료 플래그가 설정되도록 구성한다. 이에 따라, 기입 또는 소거에 수반되는 동작이 완전하게 종료된 것을 즉시 외부로 알릴 수 있다.

또한, 기입 데이터를 보유하는 데이터 레지스터와, 그 데이터 레지스터에 보유되어 있는 기입 데이터에 따라 상기 비트선에 기입 전압을 인가시키는 기입 제어 회로를 설치하고, 상기 기입 제어 회로는, 상기 데이터 레지스터에 보유되어 있는 기입 데이터의 비트가 논리 "1" (혹은 논리 "0" )일 때는 그 비트를 스킵하여 논리 "0" (혹은 논리 "1")의 비트에 대응시켜 상기 기입 전압을 순차적으로 인가하도록 구성한다. 이에 따라, 열 전자에 의한 기입 방식을 채용한 플래시 메모리와 같은 불휘발성 기억 회로에서, 총 기입 소요 시간을 단축시킬 수 있다.

또한, 상기 기입 전압의 인가 시간은 클럭 신호에 기초하여 결정되며, 그 클럭 신호의 주기가 변경됨으로써 상기 기입 전압의 인가 시간이 변경되도록 구성한다. 이에 따라, 기억 소자의 특성 등에 따라 기입 전압의 인가 시간을 변경함으로써, 최적의 기입을 짧은 시간에 종료시킬 수 있음과 함께, 기입 전압의 인가 시간의 변경이 클럭 신호의 주기의 변경이라는 간단한 방법으로 실현하는 것이 가능해진다.

또한, 상기 클럭 신호 및 상기 데이터 레지스터에 보유되어 있는 기입 데이터에 기초하여, 상기 기입 전압을 순차 출력하는 시프트 레지스터를 포함하고, 상기 기입 소거 종료 검지 회로는 상기 시프트 레지스터의 최종단에 펄스가 도달한 것을 검출하여 기입 종료라고 판정하도록 구성한다. 이에 따라, 복수의 기억 소자에 대한 기입 전압의 순차 인가를 용이하게 행할 수 있으며, 동시에 기입 전압을 인가시키는 방식에 비해 피크 전류를 억제할 수 있음과 함께, 기입이 종료한 것을 매우 용이하게 검지할 수 있다.

또한, 기입 또는 소거 시에 상기 불휘발성 기억 소자에 상기 승압 회로에서 발생된 승압 전압을 공급하는 레벨 시프트 회로와 상기 승압 회로에서의 승압 전압의 레벨을 판정하는 레벨 판정 회로를 설치하고, 상기 승압 전압이 소정의 레벨을 넘었다고 상기 레벨 판정 회로가 판정했을 때에 상기 레벨 시프트 회로의 전원 전압이 전환되도록 구성한다. 이에 따라, 레벨 시프트 회로를 구성하는 소자에 내압 이상의 전압이 인가되는 것을 회피하여, 내압 조건을 완화시킬 수 있다.

또한, 상기 승압 회로에서의 승압 전압의 레벨을 판정하는 제2 레벨 판정 회로를 설치함과 함께, 상기 승압 회로는 차지 펌프로 이루어지고 그 차지 펌프를 구성하는 MOSFET는 반도체 기판 표면에 형성된 복수의 웰 영역에 고전압측과 저전압측으로 분할되어 형성되고, 상기 승압 전압이 소정의 레벨을 넘었다고 상기 제2 레벨 판정 회로가 판정했을 때에 상기 고전압측의 웰 영역에 인가되는 바이어스 전압이 전환되도록 구성된다. 이에 따라, 차지 펌프를 구성하는 MOSFET의 임계치가 기판 효과에 의해 높아져 승압 효율이 저하하는 것을 회피할 수 있다.

또한, 외부로부터 공급되는 커맨드 코드를 보유하는 커맨드 레지스터와, 그 커맨드 레지스터에 설정된 커맨드 코드에 따라 기입 또는 소거 제어를 행하는 시퀀스 제어 회로를 설치하고, 그 시퀀스 제어 회로는 내부 회로로부터의 소정의 신호를 수신하여 상기 제어 레지스터의 각 제어 비트의 설정을 행하고, 그 제어 비트가 설정되는 다른 내부 회로의 동작이 개시되도록 구성된다. 이에 따라, 외부로부터의 지시를 받지 않고, 기입과 그 검증이나 소거와 그 검증 등의 일련의 동작을 연속적으로 진행시킬 수 있음과 함께, 시퀀스 제어 회로의 구성도 간략화시킬 수 있어 설계가 용이해진다.

본 출원의 제2 발명은, 임계치의 고저에 따라 데이터를 기억하는 복수의 불휘발성 기억 소자를 포함한 불휘발성 기억 회로와, 데이터의 기입 시 또는 소거 시에 상기 불휘발성 기억 소자로 인가되는 전압을 발생시키는 승압 회로와, 상기 승압 회로에 의해 승압된 전압의 레벨을 검지하는 승압 전압 검지 회로와, 상기 승압 전압 검지 회로에 의한 검지에 기초하여 기입 또는 소거를 개시하는 기입 소거 제어 회로와, 상기 기입 소거 제어 회로에 의한 기입 또는 소거의 종료를 검지하는 기입 소거 종료 검지 회로와, 상기 기입 소거 제어 회로에 의한 기입 또는 소거가 종료된 것을 나타내는 종료 플래그와, 상기 기입 또는 소거의 동작으로 들어가는 것을 나타내는 제어 비트를 갖는 제어 레지스터와, 상기 제어 레지스터의 제어 비트를 설정함으로써 상기 불휘발성 기억 회로에 대한 기입, 소거, 판독 중 하나를 지시하는 제어 회로를 하나의 반도체 칩 상에 반도체 집적 회로로서 구성하도록 한 것이다.

상기 수단에 따르면, 내부에서 자동적으로 승압으로부터 기입 또는 소거가 진행되고, 종료하면 플래그에 의해 종료가 나타나기 때문에, 외부로부터 기입 펄스 등을 제어할 필요가 없어지며, 기억 용량 등 사양이 상이하기 때문에 내부 승압 회로의 승압 시간이 상이한 경우에도 승압 회로를 다시 설계하거나 제어 회로의 프로그램을 재기입하는 등의 대책을 행하지 않고 최적의 시간에 기입이나 소거를 행할 수 있게 된다. 또한, 상기 기입 또는 소거의 동작으로 들어가는 것을 나타내는 제어 비트를 갖는 제어 레지스터를 설치했으므로, 제어 회로가 제어 레지스터의 소정의 제어 비트를 설정한 것만으로 제어 비트에 따른 동작이 자동적으로 개시되도록 되며, 원하는 동작을 용이하게 실행시킬 수 있다.

상기 제어 회로는, 상기 종료 플래그를 판독함에 따라 상기 불휘발성 기억 회로에 대한 동작이 종료한 것을 검지하여, 상기 제어 레지스터의 제어 비트를 설정함으로써 다음 지시를 내리도록 구성하는 것이 더 바람직하다. 이에 따라, 제어 회로가 기입 시간이나 소거 시간 등의 관리를 행할 필요가 없어져, 제어 회로의 부담을 경감시킬 수 있게 된다.

<발명의 실시예>

이하, 본 발명의 실시예를, 도면을 참조하면서 설명한다. 도 1에는, 본 발명이 적용된 플래시 내장 마이크로 컴퓨터의 개략 구성이 도시되어 있다. 특별히 제한하는 것은 아니지만, 도 1에 도시된 각 회로 블록은, 단결정 실리콘과 같은 1개의 반도체 칩 상에 형성된다.

도 1에 있어서, 부호 FLASH로 나타내는 것은 불휘발성 소자로 이루어지는 메모리 어레이를 포함한 플래시 메모리부, FLC는 그 플래시 메모리부에 대한 기입이나 소거 등을 지시하는 플래시 모드 제어부, CPU는 칩 전체의 제어를 담당하는 중앙 처리 유닛, RAM은 데이터를 일시 기억하거나 중앙 처리 유닛 CPU의 작업 영역을 제공하는 랜덤 액세스 메모리, PRP는 각종 타이머 회로나 A/D 변환 회로, 시스템 감시용의 워치 도그 타이머(watch dog timer) 등의 주변 회로, BUS는 상기 중앙 처리 유닛 CPU와 플래시 메모리부 FLASH, 플래시 모드 제어부 FLC, RAM 사이를 접속하는 내부 버스, I/O는 내부 버스 BUS 상의 신호를 외부 버스로 출력하거나 외부버스 상의 신호를 입력하는 입출력 버퍼나 외부 장치 사이에서 직렬 통신을 행하는 직렬 통신 포트 등의 입출력 포트를 포함하는 인터페이스 회로, BSC는 내부 버스 BUS의 버스 점유권의 제어 등을 행하는 버스 컨트롤러이다.

도 1에는 도시되지 않았지만, 상기 회로 블록 외에 CPU에 대한 인터럽트 요구의 발생 및 우선도를 판정하여 인터럽트하는 인터럽트 제어 회로나, RAM과 플래시 메모리부 FLASH 사이의 DMA (Direct Memory Access) 전송을 제어하는 DMA 전송 제어 회로, 시스템의 동작에 필요한 클럭 신호를 발생시키는 발진기 등이 필요에 따라 설치되어지는 경우도 있다.

도 2에는, 상기 플래시 메모리부 FLASH의 개략 구성이 나타내어져 있다. 도 2에서, 참조 번호 11은 컨트롤 게이트와 부유 게이트를 갖는 MOSFET로 이루어지는 불휘발성 기억 소자로서의 메모리 셀이 매트릭스형으로 배치된 메모리 어레이, 참조 번호 12는 외부로부터 입력된 기입 데이터에 기초하여 상기 메모리 어레이(11)에 대하여 기입을 행하는 기입 래치 제어 회로이다. 기입 래치 제어 회로(12)는, 예를 들면 128 바이트와 같은 1 워드선에 접속된 메모리 셀의 수에 대응된 비트 수의 데이터를 보유하는 데이터 레지스터(12A)와, 데이터 레지스터(12A)에 보유된 데이터에 기초하여 메모리 어레이(11) 내의 비트선에 기입 펄스를 인가시키는 기입 제어 회로(13)로 구성되어 있다. 또, 상기 데이터 레지스터(12A)는, 워드선 방향의 메모리 셀의 수 즉 메모리 어레이(11) 내의 비트선의 수에 대응시킨 비트 수가 아니라도 무방하며, 그 정수분의 1의 비트 수로 하여, 이것을 셀렉터(멀티플렉서) 등을 통해 대응하는 복수의 비트선 중 하나로 공급할 수 있도록 구성해도 무방하다.

또한, 이 실시예의 메모리 어레이(11)는, 열 방향으로 계층적으로 구성되어 있고, 각 열의 메모리 셀은 예를 들면 16개의 단위로 각각 드레인이 공통의 부비트선 SB에 접속되며, 부비트선 SB는 선택 스위치 MOSFET Z-SW를 통해 주비트선 MB에 접속된다. 그리고, 동일한 부비트선에 접속된 예를 들면 16개의 메모리 셀과 이들과 워드선을 공통으로 하는 메모리 셀은, 그 소스가 공통 소스선 SL에 접속되어 있다. 소스를 공통으로 하는 이들 메모리 셀은, 반도체 기판 표면에 형성된 동일한 웰 영역 상에 형성되어, 일괄 소거의 단위가 된다. 이하, 이것을 블록이라고 칭한다.

한편, 가로 방향 즉 행 방향으로 나열된 메모리 셀 MC의 컨트롤 게이트는 행 단위로 공통의 워드선 WL에 각각 접속되고, 1개의 워드선에 공통으로 접속된 예를 들면 128×8개의 메모리 셀이 1 섹터를 구성하며, 기입 단위가 된다. 또, 도 2에서, SB, MB 등에 부기되어 있는 k-1, k, k+1이 되는 부호는 각 비트를 구별하기 위한 부호로 0∼1023과 같은 플러스의 정수를 취한다. 또한, 본 명세서에서 단순히 비트선이라고 할 때는 주비트선 MB를 의미한다. 또, 본 발명에서 메모리 접속 방식은 상기에 한정되지 않는다.

참조 번호 14는 어드레스 버스 AB로부터 입력된 X계 어드레스 신호를 디코드하여 메모리 어레이(11) 내의 워드선 중에서 X계 어드레스에 대응시킨 하나의 워드선 WL을 선택하는 X 디코더 회로, 참조 번호 15는 블록을 선택하는 Z계 어드레스 신호를 디코드하여 상기 부비트선 SB를 주비트선 MB에 접속하는 선택 스위치MOSFET Z-SW를 온, 오프 제어하는 Z 디코더 회로, 참조 번호 16은 어드레스 버스로부터 입력된 Y계 어드레스 신호를 디코드하여 1 섹터 내의 1 바이트(혹은 1 워드)의 데이터를 선택하는 Y 디코더 회로, 참조 번호 17은 어드레스 버스를 통해 CPU로부터 공급되는 어드레스 신호를 입력하는 어드레스 버퍼 회로 ADB, 참조 번호 18은 메모리 셀 어레이(11)의 주비트선 MB에 판독된 데이터 신호를 증폭시켜 출력하는 감지 증폭기 회로이다.

또한, 이 실시예의 플래시 메모리부에는 상기 각 회로 외에, 감지 증폭기(18)와 데이터 버스 DB 사이에 있어서 데이터 신호의 입출력을 행하는 I/O 버퍼 회로(19), 외부로부터의 제어 신호에 기초하여 플래시 메모리 내의 각 회로로 공급되는 제어 신호를 생성하는 제어 회로(20), 외부로부터 공급되는 전원 전압 Vcc에 기초하여 기입 전압, 소거 전압, 판독 전압, 검증 전압 등 칩 내부에서 필요해지는 전압을 생성하여 메모리의 동작 상태에 따라 이들 전압 중에서 원하는 전압을 선택하여 상기 기입 제어 회로(13)나 X 디코더 회로(14) 등으로 공급하는 전원 회로(VS : 30), 소거 시에 공통 소스선 SL을 오픈 상태로 하여 웰 영역 WELL에 승압 전압을 인가하거나 기입 시 및 판독 시에 소스선 및 웰 영역에 접지 전위를 인가시키는 등 소스선과 웰 영역의 전압을 전환하는 웰·소스 전원 전환 회로(40), 승압 동작 등에 필요해지는 클럭 신호를 발생시키는 발진 회로(50) 등이 설치되어 있다.

한편, 플래시 모드 제어부 FLC는 예를 들면 컨트롤 레지스터 CRG를 주체로 하여 이 레지스터 주변에 약간의 회로를 부가시킨 회로로 구성되어 있으며, CPU가플래시 메모리나 RAM 내에 저장된 프로그램에 따라 동작하고, 상기 컨트롤 레지스터 CRG에 기입을 행하면 플래시 모드 제어부 FLC가 컨트롤 레지스터 CRG의 각 비트 상태에 따라 플래시 메모리부 FLASH 내의 제어 회로(20)나 전원 회로(30)에 기동 신호를 전송하여 기입이나 소거, 판독, 검증 등의 동작을 행하게 하도록 구성된다.

플래시 모드 제어부 FLC에는 상기 기입 소거 제어용의 컨트롤 레지스터 CRG 외에 전압 트리밍용의 값을 설정하는 레지스터, 메모리 어레이 내의 결함 비트를 포함하는 메모리 열을 예비의 메모리 열로 치환하기 위한 구제 정보를 보유하는 레지스터가 설치되어도 무방하다. 또, 특별히 제한되지는 않았지만, 트리밍용 레지스터의 값은 플래시 메모리부 FLASH의 메모리 어레이(11) 내의 소정의 영역에 기억되며, 리세트 시에 플래시 메모리부로부터 판독하여 트리밍용 레지스터로 설정하도록 구성할 수 있다.

도 3에는, 소거시와 포스트 소거시와 기입 시, 각각의 워드선 WL, 비트선 MB 및 공통 소스선 SL과 웰 WELL에 대한 인가 전압의 예를 나타낸다. 여기서, 포스트 소거란 도 4에 빗금 표시된 D로 나타낸 소거에 의해 임계치가 너무 저하된 메모리 셀의 임계치를 높이는 방향으로 이행시키는 약한 기입 동작이다. 도 4는 기입 후와 소거 후의 메모리 셀의 임계치의 분포를 나타낸다. 특별히 제한되는 것은 아니지만, 본 실시예의 플래시 메모리에서는 데이터 "0"이 메모리 셀의 임계치가 높은 상태에 대응되고, 데이터 "1"이 메모리 셀의 임계치가 낮은 상태에 대응되고 있다.

이 실시예에서는, 소거 동작에서 메모리 셀의 임계치를 높은 상태로부터 낮은 상태로 할 때에 웰을 공통으로 하는 블록 전체의 메모리 셀에 대하여 일괄하여도 3의 (a)와 같은 전압을 인가시켜 부유 게이트로부터 전하의 인출을 행하기 때문에, 원래 임계치가 낮은 메모리 셀은 임계치가 너무 저하되는 경우가 있다. 메모리 셀의 임계치가 0V 이하로 저하되면 워드선을 비선택 레벨(0V)로 하는 상태에서도 메모리 셀에 드레인 전류가 흐르고, 부비트선 SB를 공통으로 하는 선택 메모리 셀로부터의 정확한 데이터의 판독 동작을 행할 수 없다. 그래서, 이 실시예에서는, 도 4에 빗금 표시된 D로 나타낸 바와 같이 임계치가 너무 저하하면 메모리 셀의 임계치를 조금만 높이는 포스트 소거라는 동작도 행하도록 되어 있다.

소거시에는, 도 3의 (a)에 도시된 바와 같이, 선택 블록(도 3에서는 상하 대상의 두개의 블록이 선택됨) 내의 비트선 MB 및 공통 소스선 SL은 오픈 즉 전위적으로 부유 상태가 되고, 워드선 WL에 -11V가 또한 웰에는 10V의 전압이 인가된다. 이에 따라, 메모리 셀의 부유 게이트로부터 마이너스 전하(전자)가 방출되어, 임계치가 낮아진다.

기입 시에는, 도 3의 (c)에 도시된 바와 같이 선택 메모리 셀의 워드선 WL 즉 컨트롤 게이트에 10V, 비트선 즉 드레인에 6V, 공통 소스선 SL과 웰에 각각 접지 전위가 각각 인가되고, 선택 메모리 셀에 드레인 전류가 흘러 발생한 열 전자가 부유 게이트에 주입되어 임계치가 높아진다. 또한, 이 때 선택 메모리 셀이 접속된 부비트선 SB와 주비트선 MB 사이의 선택 MOSFET Z-SW의 게이트에는 11V의 고전압이 인가되어 온 상태가 되며, 주비트선 MB의 전위를 부비트선 SB로 전달함과 함께, 선택 메모리 셀과 부비트선 SB를 공통으로 하는 비선택의 메모리 셀의 워드선 WL에는 -2V의 전압이 인가되어, 디스터브에 따른 오기입이 금지된다. 도 3의 (c)에서, 부호 MCw가 부가되어 있는 셀이 기입 대상의 메모리 셀이다.

포스트 소거시에는, 도 3의 (b)에 도시된 바와 같이, 선택 메모리 셀의 워드선 WL 즉 컨트롤 게이트에 4V, 비트선 즉 드레인에 6V, 공통 소스선 SL과 웰에 각각 접지 전위가 각각 인가된다. 도 3의 (c)에 있어서, 부호 MCp가 부기된 셀이 포스트 소거 대상의 메모리 셀이다. 물론, 각 전압은 이것에 한정되지 않고, 또한 횟수에 따라 변화해도 무방하며, 펄스 폭(혹은 「인가 전압 시간」)도 횟수에 따라 변화해도 무방하다. 또한, 기입 및 포스트 소거의 열 전자 주입에 있어서, 메모리 셀에 대하여 백 바이어스가 되는 인가 방식을 취해도 무방하다.

도 3의 (c)와 비교하면 분명히 알 수 있듯이, 도 3의 (b)의 포스트 소거 시의 바이어스 관계는 기입 시와 동일하며, 전압의 대소는 포스트 소거가 기입보다도 작다. 이와 같이 선택 메모리 셀이 약한 기입 상태가 됨에 따라, 그 부유 게이트에 열 전자가 주입되어 임계치가 약간 높아진다. 또한, 이 때 선택 메모리 셀이 접속된 부비트선 SB와 주비트선 MB 사이의 선택 MOSFET Z-SW의 게이트에는 11V의 고전압이 인가되어 온 상태가 되고 주비트선 MB의 전위를 부비트선 SB로 전달함과 함께, 선택 메모리 셀과 부비트선 SB를 공통으로 하는 비선택의 메모리 셀의 워드선 WL에는 -5V의 전압이 인가되어, 디스터브에 따른 오기입이 금지된다.

또, 데이터 판독 시에는 모든 비트선 MB가 1.0V와 같은 전위 Vpc에 프리차지된 후, 공급된 어드레스에 대응시킨 하나의 워드선 WL이 선택되는데, 예를 들면 3.3V 와 같은 전압이 인가된다. 또한, 각 메모리 셀의 소스에는 공통 소스선 SL을 통해 접지 전위(0V)가 인가된다. 이에 따라, 선택된 워드선 WL에 접속된 메모리셀은, 그 임계치에 따라 임계치가 낮을 때는 전류가 흘러 비트선 MB의 전위가 저하되고, 임계치가 높을 때는 전류가 흐르지 않기 때문에 비트선 MB의 전위가 프리차지 레벨로 유지된다. 그리고, 이 전위가 감지 증폭기(18)에 의해 증폭되고, 검출된다.

도 5에는 플래시 모드 제어부 FLC 내의 제어 레지스터 CRG의 구성 예와, 도 2의 실시예의 플래시 메모리부 FLASH의 보다 구체적인 구성예를 나타낸다.

도 5에 도시된 바와 같이, 플래시 모드 제어부 FLC 내의 제어 레지스터 CRG는 재기입 모드에 들어 가는 것을 지시하는 재기입 허가 비트 SWE와, 소거 기간을 지시하는 소거 기간 비트 E와, 기입 기간을 지시하는 기입 기간 비트 P와, 포스트 소거의 개시를 지시하는 포스트 소거 기간 비트 POSTE와, 소거 검증의 기간을 지시하는 소거 검증 기간 비트 EV와, 기입 검증의 기간을 지시하는 기입 검증 기간 비트 PV와, 기입 소거의 종료 플래그 FLAG를 포함하고 있다.

그리고, 상기 제어 레지스터 CRG의 각 비트는 CPU가 버스 BUS를 통해 세트 및 리세트할 수 있도록 구성되어 있다. 한편, 종료 플래그 FLAG는 플래시 메모리부 FLASH로부터의 신호에 의해 세트되고, CPU로부터 버스 BUS를 통해 리세트할 수 있도록 구성되어 있다. 구체적으로는, CPU로부터 상기 제어 레지스터 CRG에 대하여 공급되는 버스 입력 제어 신호에 의해 입력 게이트를 개방하여 버스 BUS 상의 신호를 각 비트에 입력함으로써 세트, 리세트를 행할 수 있도록 구성되어 있다. 종료 플래그 FLAG의 회로 구성 및 세트, 리세트 동작에 대해서는 나중에 자세히 설명하겠다.

본 실시예의 플래시 메모리부 FLASH에서는 데이터를 재기입하는 경우에는 일단 메모리 셀을 소거하고나서 기입을 행하고 또한 검증 판독을 행하므로, 상기 재기입 허가 비트 SWE에 의해 재기입 모드에 들어가는 것을 선언하여 플래시 메모리부 FLASH 내의 회로를 기입 소거의 준비 상태로 이행시키고나서 소거나 기입, 검증의 개시를 지령함으로써, 다음 동작에 대한 이행을 원활히 행할 수 있게 된다.

플래시 메모리부 FLASH의 전원 회로(30)는 차지 펌프 등의 승압 회로(31)와, 승압 회로(31)에서 승압 전압이 목표로 하는 전압에 도달했는지의 여부를 검지하는 전압 도달 검지 회로(32)와, 승압 종료 후에 전압이 소정의 전압 이하로 저하되었는지의 여부를 검지하는 방전 & 전압 도달 검지 회로(33)로 구성된다. 승압 회로(31)는, 상기 제어 레지스터 CRG의 기입 기간 비트 P 또는 소거 기간 비트 E가 세트되면 자동적으로 승압을 개시하도록 구성되어 있다.

제어 회로(20)는 상기 전압 검지 도달 회로(32)의 검지 신호를 지연시키는 지연 회로 혹은 그 검지 신호에 기초하여 클럭 신호를 계수하는 카운터 회로로 이루어져 전압 인가 시간을 제어하는 인가 시간 제어 회로(21)와, 그 인가 시간 제어 회로(21)로부터의 신호에 기초하여 소거 종료를 검지하는 소거 종료 검지 회로(22)로 구성된다. 소거 종료 검지 회로(22)의 검지 신호 VRESET에 의해 방전 & 전압 도달 검지 회로(33)가 승압 회로(31)의 방전을 개시하고 방전이 종료됐는지의 여부를 검지하여, 플래시 모드 제어부 FLC 내의 제어 레지스터 CRG의 기입/소거 종료 플래그 FLAG를 세트한다.

또한, 도달 전압 검지 회로(32)로부터의 검지 신호를 수신하여 기입 펄스를생성하고 기입 제어 회로(13)로 공급하는 기입 펄스 발생 회로(34)가 설치되어 있으며, 기입 래치 제어 회로(12)에는 기입 제어 회로(13)에 의한 기입의 종료를 검지하는 기입 종료 검지 회로(35)가 설치되어 있다. 기입 종료 검지 회로(35)는, 예를 들면 후술된 바와 같이 기입 제어 회로(13)에 있어서 기입 펄스가 최후의 비트선에 도달한 것을 검출함으로써 워드선 단위 1섹터 즉 128바이트에 대한 기입의 종료를 검지하도록 구성된다.

상기 기입 종료 검지 회로(35)의 검지 신호 VRESET에 의해 방전 & 전압 도달 검지 회로(33)가 승압 회로(31)의 방전을 개시시키고, 승압 회로(31)에서의 방전이 종료됐는지의 여부를 검지한다. 그리고, 방전 종료를 검지하면 방전 & 전압 도달 검지 회로(33)가 플래시 모드 제어부 FLC 내의 제어 레지스터 CRG의 기입/소거 종료 플래그 FLAG를 세트하여 CPU에 기입 또는 소거가 종료된 것을 알리게 되어 있다.

이상과 같이, 이 실시예에서는 CPU는 제어 레지스터 CRG의 각 비트의 세트 또는 리세트를 행하는 것만으로 좋으며, 기입이나 소거 동작에 따르는 시간 관리를 행할 필요가 없다. 기입이나 소거에 있어서의 승압 회로(31)의 제어나 승압 전압의 인가 개시, 인가 종료 및 승압 회로의 방전 등의 동작의 제어는 모두 플래시 메모리부 FLASH 내의 제어 회로(20) 등에 의해 자동적으로 행해진다. 그리고, 기입 또는 소거가 종료되면, 상술된 바와 같이 플래시 메모리부의 방전 & 전압 도달 검지 회로(33)가 기입/소거 종료 플래그 FLAG를 세트하므로, CPU는 이 플래그를 판독해 감으로써 기입이나 소거가 종료됐는지의 여부를 언제나 알 수 있다.

또, 도 5에는 나타내지 않았지만, 승압 전압의 레벨을 설정하는 레지스터나 펄스 폭을 제어하는 레지스터와, 이들 레지스터에 대한 설정치에 기초하여 승압 회로(31)나 기입 펄스 발생 회로(34)에 대한 제어 신호를 생성시켜, 발생되는 승압 전압의 레벨이나 기입 펄스의 폭을 조정하는 연산 제어 회로가 설치되어 있다. 이들 레지스터를 설치한 실시예 및 그 동작에 대해서는, 나중에 상세히 설명하겠다.

이어서, 실시예의 플래시 메모리부에서의 기입의 순서를, 도 6을 이용하여 설명한다.

기입 동작이 개시되면, 우선 CPU에 의해 제어 레지스터 CRG의 재기록 허가 비트 SWE가 "1"로 세트된다(단계 S1). 이어서, CPU로부터 어드레스 버스를 통해 기입 검증 어드레스가 플래시 메모리부로 공급되고, 어드레스 버퍼(17)에 입력됨에 따라 기입 검증 어드레스가 지정된다(단계 S2). 그리고, CPU에 의해 제어 레지스터 CRG의 기입 검증 기간 비트 PV가 "1"로 세트되고, 기입 기간 비트 P는 "0"으로 리세트된다(단계 S3). 이에 따라, 플래시 메모리부에서는 단계 S2에서 지정된 어드레스의 데이터를 메모리 어레이로부터 판독한다.

판독된 데이터는 CPU에 의해 기입 데이터와 비교되어 기입이 종료됐는지 판정된다(단계 S4). 이와 같이 우선 검증을 행하는 것은, 검증하지 않고 갑자기 기입을 행하면 이미 기입 상태의 메모리 셀의 임계치가 변화되기 때문이다. 단계 S4의 데이터 판정에서 기입 미종료라고 판정되면, 다음 단계 S5에서 기입 검증 기간 비트 PV가 "0"으로 리세트되며, 대신에 기입 기간 비트 P가 "1"로 세트됨과 함께, 기입/소거 종료 플래그 FLAG가 "0"으로 리세트된다. 그리고, 기입 1 워드선 분의기입 데이터가 CPU로부터 데이터 버스를 통해 플래시 메모리부로 공급되고, 데이터 레지스터(12A)로 세트된다(단계 S6).

이에 따라, 플래시 메모리부에서는 승압 회로(31)에 의한 승압을 개시하여 전압 도달 검지 회로(32)가 승압 전압이 목표 전압에 도달했다고 검지한 시점에 기입이 개시되며, 기입 종료 검지 회로(35)에 의해 기입 종료가 검지되면 방전 & 전압 도달 검지 회로(33)에 의해 승압 회로(31)의 방전이 개시되고, 승압 회로(31)에서의 방전의 종료를 검지하면 기입/소거 종료 플래그 FLAG가 세트된다.

CPU는 단계 S6에서 기입 데이터를 설정한 후 잠시 후에 기입/소거 종료 플래그 FLAG가 세트되어 있는지 조사한다(단계 S7). 그리고, 기입/소거 종료 플래그 FLAG가 세트되어 있지 않으면 그대로 대기하고, 기입/소거 종료 플래그 FLAG가 세트되었다고 판정하면 단계 S3으로 복귀되어 다시 제어 레지스터 CRG의 기입 검증 기간 비트 PV를 "1"로 세트하고, 기입 기간 비트 P를 "0"으로 리세트하여 검증 판독을 행한다.

그리고, 다음 단계 S4에서 판독 데이터를 판정하여 기입 종료라고 판정하면, 단계 S8로 이행하여 제어 레지스터 CRG의 기입 검증 기간 비트 PV 및 재기입 허가 비트 SWE를 "0"으로 리세트하여 일련의 기입 처리를 종료한다.

이어서, 실시예의 플래시 메모리부에서의 소거 동작의 순서를, 도 7을 이용하여 설명한다.

소거 동작이 개시되면, 우선 CPU에 의해 제어 레지스터 CRG의 재기록 허가 비트 SWE가 "1"로 세트된다(단계 S11). 이어서, CPU로부터 어드레스 버스를 통해소거 대상 블록을 지정하는 어드레스(Z 어드레스)가 플래시 메모리부로 공급되고, 어드레스 버퍼(17)에 입력됨에 따라 소거 블록이 지정된다(단계 S12). 그리고나서, CPU에 의해 제어 레지스터 CRG의 포스트 소거 기간 비트 POSTE가 "0"으로 리세트되고(단계 S13), 또한 소거 검증 기간 비트 EV가 "1"로 세트되고, 소거 기간 비트 E는 "0"으로 리세트된다(단계 S14). 이에 따라, 플래시 메모리부에서는 단계 S12에서 지정된 블록의 데이터를 메모리 어레이로부터 판독한다.

판독된 데이터는 CPU에 의해 올 "1"인지의 여부 즉, 소거가 종료됐는지 판정된다(단계 S15). 이와 같이 우선 검증을 행하는 것은, 검증하지 않고 갑자기 소거를 행하면 이미 소거 상태의 메모리 셀의 임계치가 변화하기 때문이다. 단계 S15의 데이터 판정으로 소거 미종료라고 판정되면, 다음 단계 S16에서 소거 검증 기간 비트 EV가 "0"으로 리세트되며, 대신에 소거 기간 비트 E가 "1"로 세트됨과 함께, 기입/소거 종료 플래그 FLAG가 "0"으로 리세트된다.

이에 따라, 플래시 메모리부에서는 승압 회로(31)에 의한 승압을 개시하여 전압 도달 검지 회로(32)가 승압 전압이 목표 전압에 도달했다고 검지한 시점에서 소거가 개시되며, 소거 종료 검지 회로(22)에 의해 소거 종료가 검지되면 방전 & 전압 도달 검지 회로(33)에 의해 승압 회로(31)의 방전이 개시되며, 승압 회로(31)에서의 방전의 종료를 검지하면 기입/소거 종료 플래그 FLAG가 세트된다.

CPU는 단계 S16에서 소거 기간 비트 E를 설정한 후, 기입/소거 종료 플래그 FLAG가 세트되어 있는지 조사한다(단계 S17). 그리고, 기입/소거 종료 플래그 FLAG가 세트되어 있지 않으면 그대로 대기하고, 기입/소거 종료 플래그 FLAG가 세트되었다고 판정하면 단계 S14로 복귀하여 다시 제어 레지스터 CRG의 소거 검증 기간 비트 EV를 "1"로 세트하고, 소거 기간 비트 E를 "0"으로 리세트하여 검증 판독을 행한다.

그리고, 다음 단계 S15에서 판독 데이터를 판정하여 소거 종료라고 판정하면, 단계 S18로 이행하여 제어 레지스터 CRG의 소거 검증 기간 비트 EV를 "0"으로 리세트하여 일련의 소거 처리를 종료하고, 단계 S21 이후의 포스트 소거 동작으로 이행한다.

단계 S21에서는 CPU에 의해 포스트 소거 기간 비트 POSTE를 "1"로 세트하여, 포스트 소거(약한 기입) 동작을 개시한다. 단계 S22 이후의 처리는 도 6에 도시되어 있는 기입 동작 시의 처리의 단계 S2 이후와 유사하므로, 중복된 동작의 설명은 생략한다. 상이한 것은 이하의 4가지이다. ① 단계 S23에서 기입 검증 기간 비트 PV를 대신하여 소거 검증 기간 비트 EV가 "1"로 세트되고, 기입 기간 비트를 대신하여 소거 기간 비트 E가 "0"으로 리세트된다. ② 단계 S25에서 기입 검증 기간 비트 PV를 대신하여 소거 검증 기간 비트 EV가 "0"으로 리세트되며, 기입 기간 비트를 대신하여 소거 기간 비트 E가 "1"로 세트되고, 기입/소거 종료 플래그 FLAG가 "0"으로 리세트된다. ③ 단계 S26에서 기입 데이터를 대신하여 포스트 소거하는 비트에 대응시켜 데이터 "0"이 세트된다. ④ 단계 S28에서 소거 검증 기간 비트 EV와, 포스트 소거 기간 비트 POSTE와, 기입/소거 종료 플래그 FLAG가 "0"으로 리세트된다.

이상과 같이, 이 실시예에서는 CPU는 제어 레지스터 CRG의 각 비트의 세트또는 리세트를 행하는 것만으로 충분하며, 기입이나 소거 동작에 수반되는 시간 관리를 행할 필요가 없다. 또한, 기입 또는 소거가 종료되면, 상술된 바와 같이 플래시 메모리부의 방전 & 전압 도달 검지 회로(33)가 기입/소거 종료 플래그 FLAG를 세트하므로, CPU는 이 플래그를 판독해 감으로써 기입이나 소거가 종료됐는지의 여부를 알 수 있다.

이어서, 플래시 메모리부 FLASH의 승압계 및 기입 소거계의 회로의 구체예에 대하여 설명한다.

도 8에는 전압 도달 검지 회로(32) 및 방전 & 전압 도달 검지 회로(33)의 예가 나타나 있다. 이 중 (A)는 플러스의 승압 전압의 전압 도달 검지 회로 및 방전 & 전압 도달 검지 회로를, 또한 (B)는 마이너스의 승압 전압의 전압 도달 검지 회로 및 방전 & 전압 도달 검지 회로를 나타낸다. 또, 도 8에서 CP1은 플러스의 승압 전압을 발생시키는 차지 펌프 회로, CP2는 마이너스의 승압 전압을 발생시키는 차지 펌프 회로이다. 각 차지 펌프 회로 CP1, CP2는 클럭에 따라 용량을 분기하여 순차 전하를 전송함으로써 승압하는, 예를 들면, 도 25에 도시된 바와 같은 구성의 회로가 이용된다. 또, 도 25의 차지 펌프는 공지된 차지 펌프와 동일한 구성이므로, 구성과 동작의 자세한 설명은 생략한다.

도 8의 (a)의 플러스의 승압 전압의 전압 도달 검지 회로 및 방전 & 전압 도달 검지 회로는 차지 펌프 CP1의 출력 단자와 접지 전위 사이에 접속된 직렬 형태의 래더 저항(Radder resistor : RR1) 및 스위치 MOSFET Qs1과, 그 래더 저항 RR1에 의해 분압된 전압 Va와 기준 전압 Vref를 비교함으로써 승압 전압이 소정의 레벨에 도달했는지의 여부를 검출하는 도달 검지용 비교 회로 CMP1과, 마찬가지로 래더 저항 RR1에 의해 분압된 전압 Vb와 기준 전압 Vref를 비교함으로써 방전 시에 전압이 차지 펌프를 정지시키는 레벨에 eh달했는지(저하됐는지)의 여부를 검출하는 도달 검지용 비교 회로 CMP2와, 이들의 비교 회로 CMP1, CMP2의 출력 신호에 의해 세트·리세트 동작하여 전압 도달 신호 VCCXVH를 출력하는 RS 플립플롭 FF1과, 방전용 스위치 MOSFET Qd1등으로 구성되어 있다. 기준 전압 Vref는 외부 전원 전압 VDD의 전압값으로 변동하지 않은 장치 내부 등에서 생성된 전원 전압 VDD보다 낮은 강압 안정화 전압이다.

또, 이 방전용 스위치 MOSFET Qd1에 의한 방전시에는, 급격한 방전이나 방전 후의 전압이 너무 내려가지 않도록 유의할 필요가 있다. 그래서, 이 실시예에서는 방전용 스위치 MOSFET Qd1과 직렬로 복수의 다이오드 결합의 MOSFET Qp1∼Qp3을 접속하고 있다. 이에 따라, 급격한 방전에 의해 노이즈가 발생하거나 소자에 내압 이상의 전압이 인가되는 것을 회피할 수 있도록 연구되고 있다. 또한, 방전 후의 전위는 다이오드 결합의 MOSFET Qp1∼Qp3의 단수를 조정함으로써 제어할 수 있다.

상기 플립플롭 FF1의 출력 VCCXVH는 초기 상태에서는 비교 회로 CMP1, CMP2의 출력 신호가 모두 하이 레벨이 됨에 따라 로우 레벨이 된다. 또한, 래더 저항 RR1과 직렬로 설치되어 있는 스위치 MOSFET Qs1은 그 게이트 단자에, 제어 레지스터 CRG 내의 재기입 허가 비트 SWE에 기초한 신호 SWE'가 인가되어 제어되도록 구성되어 있다.

도 8의 (a)의 회로는 기입 시에 선택 워드선에 인가되는 10V와 같은 전압VCCX를 발생시키는 회로이다. 도 5의 전압 도달 검지 회로(32) 및 방전 & 전압 도달 검지 회로(33)에는 전압 VCCX를 발생시키는 회로 외에, 기입 시에 드레인에 인가되는 6V와 같은 전압 VCCW를 발생시키는 회로나 부비트선 선택용의 스위치 Z-SW의 제어 게이트에 인가되는 11V와 같은 전압 VCCZ를 발생시키는 회로, 비선택 워드선에 인가되는 -2.5V와 같은 전압 VSSX를 발생시키는 회로 등이 설치된다. 이 중, VCCW(6V)와 VCCZ(11V)를 발생시키는 회로는 도 8의 (a)의 회로와 구성은 동일하므로, 도시는 생략한다. 마이너스 전압 VSSX(-2.5V)를 발생시키는 회로는 도 8의 (b)와 같이 구성된다.

도 8의 (b)의 회로는, 도 8의 (a)의 회로와 유사한 구성을 갖는다. 상이한 것은, 래더 저항 RR2와 스위치 MOSFET Qs2가 차지 펌프 CP2의 출력 단자와 전원 전압 VCCF(1.4V) 사이에 접속되는 점과, 이 MOSFET Qs2가 n 채널이 아니고 p 채널로서 게이트에 인가되는 신호 SWE'를 반전시키는 인버터 INV가 설치되어 있는 점과, 방전용 스위치 MOSFET Qd2가 접지 전위가 아니고 전원 전압 VCCF 측에 접속되는 점과, 비교 회로 CMP11, CMP12의 비교 전압으로서 기준 전압을 대신하여 접지 전위를 이용하는 점에 있다. 또, VCCF는 외부 전원 전압 Vdd의 전압치에 변동하지 않은 장치 내부 등에서 생성된 전원 전압 Vdd보다 낮은 강압 안정화 전압이다.

도 8의 (a)의 회로에서 검출된 도달 검지 신호 VCCXHV와, 도시하지 않은 동일한 회로에서 검출된 도달 검지 신호 VCCWHV 및 VCCZHV와, 도 8의 (b)의 회로에서 검출된 도달 검지 신호 VSSXHV는 도 9에 도시된 바와 같은 4 입력 NAND 게이트 G11에 의해 논리곱이 취해져 기입 펄스 발생 회로(34)에 대한 인에이블 신호 EPOKN이생성된다. 도 9에는 기입 래치 제어 회로(13)와 함께, 제어 레지스터 CRG 내의 기입/소거 종료 플래그 FLAG와, 플래그를 세트하는 신호 VRESET를 생성하는 플래그 세트 신호 생성 회로(36)도 모두 도시되어 있다.

이어서, 도 8의 (a), 도 8의 (b)의 회로 및 도 9의 기입 펄스 발생 회로(34)의 동작을, 도 10의 타이밍차트를 이용하여 설명한다.

우선, 제어 레지스터 CRG의 재기록 허가 비트 SWE가 세트되면, 이 비트에 기초하는 신호 SWE'에 의해 스위치 MOSFET Qs1이 온되어 비교 회로 CMP1에 의한 비교의 준비가 행해진다. 또한, 기입하고 싶은 섹터 어드레스 및 데이터가 기입 래치로 전송된다(타이밍 t1). 계속해서, 기입 기간 비트 P가 세트되면, AND 게이트 G1이 개방되어 클럭 φ가 차지 펌프 CP1로 공급되어 승압 동작을 개시한다(타이밍 t2). 그리고, 차지 펌프 CP1의 출력 전압이 목표치의 10V에 달하면, 비교 회로 CMP1의 출력이 로우 레벨로 변화하여, 차지 펌프 CP1의 승압 동작이 정지됨과 함께, 플립플롭 FF1의 출력 VCCXHV가 하이 레벨로 변화한다(타이밍 t6).

마찬가지로, 드레인에 인가되는 전압 VCCW를 발생시키는 회로나 부비트선 선택용의 스위치 Z-SW의 제어 게이트에 인가되는 전압 VCCZ를 발생시키는 회로 및 비선택 워드선에 인가되는 마이너스 전압 VSSX를 발생시키는 도 8의 (b)의 회로에서도 타이밍 t2에서 승압 개시 비트 P가 세트되면 각각의 차지 펌프가 승압 동작을 개시하고, 차지 펌프의 출력 전압이 목표치에 도달하면, 각각의 타이밍 t3, t4, t5에서 차지 펌프의 승압 동작이 정지됨과 함께, 각각 출력 VCCWHV, VCCZHV, VSSXHV가 하이 레벨로 변화한다.

그리고, 모든 검지 신호가 하이레벨로 변화한 타이밍 t6에서, 기입 펄스 발생 회로(34)에 대한 인에이블 신호 EPOKN이 하이 레벨로 변화되고, 기입 펄스의 생성이 개시된다. 그 후, 1 섹터 내의 모든 비트에 대한 기입이 종료되면, 기입 래치 제어 회로(12)로부터 출력되는 기입 종료 신호 EPEND에 응답하여, 플립플롭 FF3(도 9 참조)의 출력인 방전 개시 신호 VRESET가 하이 레벨로 변화한다(타이밍 t7). 이에 따라, 도 8의 (a), (b)의 방전용 스위치 MOSFET Qd1, Qd2가 온되어 차지 펌프의 출력의 방전이 행해지며, 승압 전압이 서서히 저하하여 소정의 레벨에 도달한 것이 비교 회로 CM2, CMP12에 의해 검지되면, 플립플롭 FF1, FF2의 출력 VCCXHV, VSSXHV 등이 로우 레벨로 변화된다.

그리고, 모든 검지 신호 VCCXHV, VCCWHV, VCCZHV, VSSXHV가 로우 레벨로 변화한 타이밍 t8에서, 이들의 논리합을 취한 NOR 게이트 G12의 출력에 의해 플립플롭 FF3의 출력(방전 개시 신호) VRESET가 로우 레벨로 변화되어, 기입이 종료된다. 그 후, 방전 개시 신호 VRESET를 입력하는 단안정 펄스 발생 회로 OPG와 플립플롭 FF4로 이루어지는 플래그 세트 신호 생성 회로(36)가, 플래그 세트 펄스 FLAGSET를 출력하고, 이에 따라 제어 레지스터 CRG 내의 기입/소거 종료 플래그 FLAG가 세트된다.

또, 도 9에 도시된 바와 같이 상기 플래그 세트 신호 생성 회로(36)를 구성하는 플립플롭 FF4의 다른 입력 단자에는 제어 레지스터 CRG 내의 재기입 허가 비트 SWE의 상태 신호 SWE'가 입력되고, 이 신호 SWE'가 로우 레벨로 고정되어 있는 동안에는 플립플롭 FF4가 리세트 상태가 되어 출력 FLAGSET는 로우 레벨되어 기입/소거 종료 플래그 FLAG가 세트되지 않도록 구성되어 있다.

또한, 도 9에 도시된 바와 같이, 이 실시예의 기입/소거 종료 플래그 FLAG는 버스 입력 타이밍 신호 BIN과 버스 출력 타이밍 신호 BOUT에 의해 버스 BUS에 입출력 가능하게 접속되고, CPU에 의한 리드·라이트가 가능하게 구성되어 있고, 도 11에 도시된 바와 같이 버스 BUS가 대응하는 비트를 로우 레벨로 고정시킨 상태에서 타이밍 t11과 같이 버스 입력 타이밍 신호 BIN을 상승시키면 기입/소거 종료 플래그 FLAG가 버스 BUS 상의 신호를 입력하여 리세트되고, 그 출력 FLAG'가 로우 레벨로 변화하도록 구성되어 있다.

또한, 이 기입/소거 종료 플래그 FLAG의 출력 FLAG'는 플립플롭 FF4의 리세트 단자측에 피드백되어 있고, 신호 SWE'가 하이 레벨이 되어 있는 상태에서 기입/소거 종료 플래그 FLAG가 방전 개시 신호 VRESET의 발생에 수반되어 단안정 펄스 발생 회로 OPG로부터의 신호에 의해 플립플롭 FF4가 세트되어, 플래그 세트 신호 FLAGSET가 타이밍 t12와 같이 하이 레벨로 변화되어 기입/소거 종료 플래그 FLAG가 세트되면, 그 출력 FLAG가 하이 레벨로 변화함으로써 적당한 지연 시간 Δt를 두고 플립플롭 FF4는 리세트되며, 플래그 세트 신호 FLAGSET가 하강하게 되어 있다. 또, 도시하지 않은 제어 레지스터 CRG의 다른 비트도 마찬가지로, 버스 BUS를 통해 판독/기입 가능하게 구성되어 있다.

상술된 바와 같이, 이 실시예의 플래시 내장 마이크로 컴퓨터에서는 승압 전압이 소정의 레벨에 도달한 것을 플래시 메모리부 내에서 하드웨어로 검출하여 기입 펄스의 생성을 개시하고, 또한 기입이 종료되면 방전을 행하고 또한 그 방전에의한 도달 전압을 검출하여 방전을 정지시키도록 하므로, 플래시 메모리의 기억 용량의 상이 등에 의해 승압 소요 시간이나 방전 소요 시간이 상이하다고 해도 그것에 따라 자동적으로 최적의 시간에 승압 및 방전이 종료되도록 동작한다. 그 때문에, CPU에 의해 그와 같은 시간을 제어할 필요가 없으며, 제품에 따라 프로그램을 변화시키거나 할 필요도 없다.

이어서, 본 실시예의 플래시 메모리부의 소거 동작을, 도 12를 이용하여 설명한다. 도 5의 승압 회로(31) 내에는 상기 기입 동작에 필요한 전압을 발생시키는 도 8의 (a), 도 8의 (b)와 같은 회로 외에 소거 동작에 필요한 11V와 같은 선택 웰 전압 VCCM을 발생시키는 회로와, 선택 워드선에 인가되는 -11V와 같은 마이너스 전압 VSSX를 발생시키는 회로가 설치되어 있다. 이들의 회로 중 선택 웰 전압 VCCM의 발생 회로는 도 8의 (a)와 같은 차지 펌프나 비교 회로 등을 갖는 회로에 의해, 또한 마이너스 전압 VSSX의 발생 회로는 도 8의 (b)와 같은 회로에 의해 각각 구성된다. 단, 선택 웰 전압 VCCM의 발생 회로나 선택 워드선 인가 전압 VSSX의 발생 회로는 비교 전압 Va의 저항 상의 단자 위치를 전환함으로써 상술된 기입용의 승압 전압을 발생시키는 도 8의 (a), (b)의 회로와 겸용시키도록 해도 무방하다. 또, 포스트 소거일 때에 선택 워드선에 인가하는 4V와 같은 전압을 발생시키는 승압 회로나 포스트 소거일 때에 비선택 워드선에 인가하는 -5V와 같은 전압을 발생시키는 승압 회로도 마찬가지로 도 8의 (a), 도 8의 (b)의 회로와 겸용시킬 수 있다.

소거 동작에서는, 우선 제어 레지스터 CRG의 재기록 허가 비트 SWE가 세트되면(타이밍 t21), 이 비트에 기초한 신호 SWE'에 의해 승압 회로 내의 비교 회로에서의 비교의 준비가 행해진다. 계속해서, 소거 기간 비트 E가 세트되면, 클럭이 선택 웰 전압 VCCM 발생 회로 및 마이너스 전압 VSSX 발생 회로의 차지 펌프로 공급되어 각각 승압 동작을 개시한다(타이밍 t22). 그리고, 차지 펌프의 출력 전압이 각각 목표치의 11V, -11V에 도달하면, 비교 회로의 출력이 변화하여 차지 펌프의 승압 동작이 정지됨과 함께 전압 도달 검지 신호 VCCMHV, VSSXHV가 각각 하이 레벨로 변화한다(타이밍 t23, t24).

그리고, 두개의 검지 신호 VCCMHV, VSSXHV가 하이 레벨로 변화한 타이밍 t24에서, 도 5의 인가 시간 제어 회로(21)에 대한 인에이블 신호 EPOK가 하이 레벨로 변화되고, 소거 전압(선택 웰 전압 VCCM 및 선택 워드선 전압 VSSX)의 인가가 개시된다. 그 후, 인가 시간 제어 회로(21)가 내부 카운터 등에 의해 전압 인가 시간 종료가 판정되면, 인가 시간 제어 회로(21)로부터 출력되는 소거 종료 신호 EEND가 변화하며, 이것을 감시하는 소거 종료 검지 회로(22)로부터 방전 개시 신호 VRESET가 출력되고, 방전&도달 전압 검지 회로(33)가 차지 펌프의 승압 전압의 방전을 개시한다(타이밍 t25). 이에 따라, 승압 회로(31)에서는 대응하는 차지 펌프의 출력의 방전이 행해지며, 승압 전압이 서서히 저하하여 소정의 레벨로 도달한 것이 비교 회로에 의해 검지되면, 전압 도달 검지 신호 VCCMHV, VSSXHV가 각각 로우 레벨로 변화된다.

그리고, 두개의 검지 신호 VCCMHV, VSSXHV가 로우 레벨로 변화한 타이밍 t26에서, 방전 개시 신호 VRESET가 로우 레벨로 변화하여 도 9와 동일한 단안정 펄스발생 회로 OPG와 플립플롭 FF4로 이루어지는 플래그 세트 신호 생성 회로(36)가 플래그 세트 펄스 FLAGSET를 출력하고, 이에 따라 제어 레지스터 CRG 내의 기입/소거 종료 플래그 FLAG가 세트되고, 플래그의 상태 신호 FLAG가 하이 레벨로 변화하여 소거 동작이 종료된다(타이밍 t27).

상술된 바와 같이, 이 실시예의 플래시 내장 마이크로 컴퓨터는 소거 시에도 승압 전압이 소정의 레벨에 도달한 것을 플래시 메모리부 내에서 하드웨어적으로 검출하여 소거를 개시하고, 또한 소거가 종료되면 방전을 행하며 또한 그 방전에 의한 도달 전압을 검출하고 방전을 정지시켜 소거 동작을 종료하고, CPU는 기입/소거 종료 플래그 FLAG를 조사함에 따라 소거가 종료됐는지의 여부를 알 수 있다.

이어서, 상기 기입 래치 제어 회로(12) 및 기입 종료 검지 회로(35)의 구체예를, 도 13을 이용하여 설명한다. 또, 이 실시예의 플래시 메모리부에서는, 데이터 "1"에 대응시킨 비트를 스킵하여 데이터 "0"에 대응시키는 비트선에 대해서만 순서대로 기입 펄스를 인가하도록 구성되어 있다.

도 13에 도시된 바와 같이, 데이터 레지스터(12A)는 버스로부터 입력된 기입 데이터의 각 비트를, 비트선 MB를 통하여 입력하기 위한 전송 MOSFET TM1, TM2, TM3……과, 상호 입출력 단자가 결합된 한쌍의 인버터로 이루어지는 래치 회로 LT1, LT2, LT3……에 의해 구성되어 있다. 또한, 기입 제어 회로(13)는 기입 제어용의 시프트 레지스터(131)와, 상기 데이터 레지스터(12A)에 래치된 기입 데이터의 각 비트가 "1"인지 "0"인지를 판정하여 그것에 따라 상기 시프트 레지스터(131)의 각 단의 시프트 동작을 제어하는 데이터 판정 & 시프트 제어 회로(132)와, 그 데이터 판정 & 시프트 제어 회로(132)로부터의 시프트 클럭과 상기 데이터 레지스터(12A)의 각 래치 회로 LT1, LT2, LT3……의 보유 데이터를 각각 입력으로 하는 AND 게이트 G1, G2, G3……과, 10V와 같은 기입 전압 Vpp를 전원 전압으로 하여 상기 AND 게이트 G1, G2, G3……의 출력을 받아 각각 대응하는 비트선 MB를 구동시키는 라이트 앰프 WA1, WA2, WA3……으로 구성되어 있다.

상기 데이터 판정 & 시프트 제어 회로(132)는, 상기 데이터 레지스터(12A)의 각 래치 회로 LT1, LT2, LT3……의 보유 데이터를 한쪽의 입력으로 하여 전단의 출력을 다른 쪽 입력으로 하는 배타적 OR 게이트 EORi와, 그 배타적 OR 게이트 EORi의 출력을 반전시키는 인버터 INVi와, 클럭 φ1, φ2에 의해 그 인버터 INVi의 출력 또는 상기 배타적 OR 게이트 EORi의 출력을 택일적으로 선택하여 상기 시프트 레지스터(31)의 각 단에 시프트 클럭으로서 공급하는 전송 MOSFET Ti1, Ti2로 구성된다.

또, 상기 각 단의 배타적 OR 게이트 EORi 중 초단의 배타적 OR 게이트 EOR1은, 한쪽의 입력 단자에 전단의 배타적 OR 게이트 EOR(i-1)의 출력이 입력되는 대신에 접지 전위가 인가되고 있다. 이에 따라, 초단의 배타적 OR 게이트 EOR1은 데이터 레지스터(12A)의 래치 회로 LT1의 보유 데이터가 "0"일 때는 출력 신호가 "1"이 되고, 래치 회로 LT1의 보유 데이터가 "1"일 때는 출력 신호가 "0"이 된다. 또한, 2단째 이후의 배타적 OR 게이트 EORi는 대응하는 래치 회로 LTi의 보유 데이터가 "0"일 때는 전단의 배타적 OR 게이트 EOR(i-1)의 출력을 반전시켜 출력하고, 래치 회로 LT1의 보유 데이터가 "1"일 때는 전단의 배타적 OR 게이트 EOR(i-1)의 출력을 그대로 출력하도록 동작한다.

데이터 판정 & 시프트 제어 회로(132)의 클럭 전송 MOSFET Ti1, Ti2를 제어하는 클럭 φ1, φ2는 도 14에 도시된 바와 같이 상호 하이 레벨의 기간이 중복되지 않도록 위상이 180°어긋난 클럭이다. 이에 따라, 기입 제어용의 시프트 레지스터(131)의 각 단에는 대응하는 배타적 OR 게이트 EORi의 출력이 하이 레벨일 때는 클럭 φ1의 상승에 동기하여 하이 레벨로 변화하고, φ2의 상승에 동기하여 로우 레벨로 변화하는 클럭(예를 들면 도 13의 φa, φe)이 공급된다. 대응하는 배타적 OR 게이트 EORi의 출력이 로우 레벨일 때는 클럭 φ2의 상승에 동기하여 하이 레벨로 변화하고, φ1의 상승에 동기하여 로우 레벨로 변화하는 클럭(예를 들면 도 13의 φb, φc, φd)이 공급된다.

또한, 기입 제어용의 시프트 레지스터(131)의 초단에는, 도 14에 도시된 바와 같이 예를 들면 클럭 φ1의 거의 1 주기분의 펄스 폭 Td를 갖는 마스터 기입 펄스 Pw가 입력되어 있고, 상기 데이터 판정 & 시프트 제어 회로(132)로부터의 클럭 φa, φb, φc, φd, φe……에 의해, 전단에서 후단으로 기입 펄스 Pw를 순차적으로 전달하도록 동작된다. 또한, 동일한 타이밍에서 변화하는 클럭이 연속하는 부분(예를 들면 φb, φc, φd)에서는, 기입 제어용의 시프트 레지스터(131) 각 단 사이에서 레이싱을 일으켜 최초의 단의 입력 펄스가 그 뒤의 모든 단에 래치되도록 동작한다. 도 14의 부호 d1∼dn의 파형은 기입 제어 시프트 레지스터(131)의 각 단의 출력, 부호 D1∼Dn의 파형은 비트선 MB에 인가되는 기입 펄스이다. 또, 비트선 MB에 인가된 기입 펄스는 선택 스위치 MOSFET Z-SW를 통해 부비트선 SB에 인가된다.

도 14에 부호 d1∼dn으로 나타내는 파형과 같이 기입 데이터 중 "0"의 비트 부분에서는 전달 기입 펄스가 클럭 φ1(φ2)의 반주기만 지연되고, 기입 데이터 중 "1"의 비트의 부분에서는 전달 기입 펄스는 지연되지 않고 각각 전달된다. 그 결과, 도 14에 부호 D1∼Dn으로 나타내는 파형처럼 비트선에 인가되는 기입 펄스는 순차 클럭 φ1(φ2)의 반주기만큼 어긋난 펄스가 된다.

상기된 바와 같이 데이터 "1"에 대응시킨 비트를 스킵하여 데이터 "0"에 대응시키는 비트선에 대해서만 순서대로 기입 펄스를 인가해 감으로써, 데이터 "1"에 대응시킨 비트를 스킵하지 않고 기입을 행하는 종래 방식에 비해 총 기입 시간이 데이터 "1"의 비트 수만큼 짧아진다. 또한, 그에 따라 기입 전류의 총합 Iw의 변동도 종래 방식에 비해 작아진다. 그 결과, 승압 회로에 대한 부담이 균일해져 승압 전압의 변동이 적어져 안정된 기입을 행할 수 있게 됨과 함께, 기입 전류의 변동이 크면 그것에 대응시킬 수 있도록 사전에 승압 회로를 설계해 둘 필요가 있지만, 기입 전류의 변동이 적으면 승압 회로의 설계도 용이해진다.

도 13에 나타낸 기입 종료 검지 회로(35)는 기입 제어용의 시프트 레지스터(131)의 최종 단에 도달한 기입 펄스와, 상술된 전압 도달 검지 회로(32)로부터 공급되는 재기입 인에이블 신호 EPOK를 입력하는 래치 회로에 의해 구성되어 있다. 그리고, 기입 종료 검지 회로(35)는 재기입 인에이블 신호 EPOK가 하이 레벨로 변화하면 그 출력이 로우 레벨로 변화하고, 기입 제어용의 시프트 레지스터(131)의 최종단에 기입 펄스가 도달하면, 이것을 트리거 신호로서 재기입인에이블 신호 EPOK를 래치하여 출력이 반전됨으로써 출력이 하이 레벨로 변화하도록 동작한다. 이에 따라, 도 13의 기입 종료 검지 회로(35)로부터는 기입 개시로부터 종료까지 로우 레벨이 되는 기입 종료 검지 신호 EPEND가 출력된다. 그리고, 이 신호 EPEND가 도 9에 도시되어 있는 플립플롭 FF3으로 공급됨으로써 도 8의 승압 회로에 대한 방전 개시 신호 VRESET가 형성된다.

도 15는 본 발명을 적용시킨 플래시 내장 마이크로 컴퓨터에서의 플래시 메모리부 FLASH의 다른 실시예를 나타낸다.

이 실시예는 플래시 메모리부 내에 상기 승압 회로(31)에서의 승압 레벨을 CPU로부터의 지시에 따라 조정하기 위한 승압 레벨 지정 코드를 설정하는 승압 레벨 설정 레지스터(41)와, 설정된 코드에 따라 도 8의 승압 회로에서의 비교 회로 CMP1, CMP11에 대한 비교 전압 Va를 전환시키는 비교 전압 전환 회로(42)와, 상기 기입 펄스의 펄스 폭을 CPU로부터의 지시에 따라 조정하기 위한 펄스 폭 지정 코드를 설정하는 펄스 폭 설정 레지스터(43)를 설치한 것이다.

도 16에는, 비교 전압 전환 회로(42)의 구체예가 나타내어져 있다. 도 16에 있어서, RR1로 나타내는 것이 도 8의 (a)에서의 래더 저항이고, 이 실시예에서는 이 래더 저항 RR1의 복수의 개소로부터 승압 전압 VCCX를 임의의 저항비로 분할한 전압 Va1, Va2……Va8을 추출하여, 이들 중에서 피라미드형으로 구축된 스위치 MOSFET로 이루어지는 셀렉터 회로 SEL1에 의해 승압 레벨 지정 코드를 설정하는 승압 레벨 설정 레지스터(41)로 설정되어 있는 코드에 대응시킨 어느 하나의 전압을 비교 회로 CMP1, CMP11에 대한 비교 전압 VCMP로서 추출하여 공급하도록 구성되어있다.

또한, 셀렉터 회로 SEL1에는 제어 레지스터 CRG 내의 포스트 소거 기간 비트 POSTE와 소거 기간 비트 E로부터의 신호의 논리곱을 취하는 신호에 의해 제어되는 스위치 MOSFET Qs0도 설치되어 있다. 또, 이 회로는 일례로서 포스트 소거 시에 선택 워드선에 인가되는 전압을 발생시키는 승압 회로에서의 비교 전압 전환 회로(42)의 예를 나타낸 것으로, 기입 동작에 사용하는 전압을 발생시키는 승압 회로에서는 스위치 MOSFET Qs0의 게이트에 기입 기간 비트 P로부터의 신호가, 또한 소거 동작에 사용하는 전압을 발생시키는 승압 회로에서는 스위치 MOSFET Qs0의 게이트에 소거 기간 비트 E로부터의 신호가 공급된다.

또, 도 16에서는 일례로서 승압 레벨 지정 코드가 3 비트인 경우를 나타내었지만 이것에 한정되는 것은 아니고, 2 비트 혹은 4 비트 이상이라도 무방하다. 또한, 레지스터(41)의 코드로 직접 셀렉터 SEL1을 제어하는 대신에 레지스터(41)의 코드를 디코더에서 디코드한 신호로 셀렉터 SEL1을 제어하도록 해도 무방하다.

도 17에는, 펄스 폭 지정 코드 설정 레지스터(43)를 설치한 경우의 기입 펄스 발생 회로(34)의 구체예가 나타내어져 있다. 이 실시예의 기입 펄스 발생 회로(34)는 발진기 OSC로부터의 기준 발진 신호 φ0가 입력되고 그 주파수의 체배의 주파수의 클럭을 생성시키는 복수의 체배 회로 DV1, DV2, ……DVn과, 이들의 체배 회로에서 체배된 클럭 중에서 펄스 폭 설정 레지스터(43)에 설정된 코드에 따른 클럭을 선택하는 셀렉터 SEL2등으로 구성되어 있다. 어느 하나의 클럭을 선택하는 셀렉터 SEL2를 대신하여, 임의의 클럭을 조합하여 원하는 펄스 폭의 클럭을 생성하는 클럭 합성 회로를 이용하도록 해도 무방하다.

이 실시예에서도, 제어 레지스터 CRG 내의 포스트 소거 기간 비트 POSTE와 소거 기간 비트 E로부터의 신호의 논리곱을 취한 신호에 의해 체배 회로 DV1, DV2, ……DVn이 제어되도록 구성되어 있어서, 동작 모드에 따라서 발생되는 기입 펄스 Pw의 펄스 폭이 조정된다. 또, 도 17에서는 일례로서 펄스 폭 지정 코드가 3 비트인 경우를 나타내었지만 이것에 한정되는 것은 아니고, 2 비트 혹은 4 비트 이상이라도 무방하다. 또한, 레지스터(43)의 코드로 직접 셀렉터 SEL2를 제어하는 대신에 레지스터(43)의 코드를 디코더에서 디코드한 신호로 셀렉터 SEL2를 제어하도록 해도 무방하다. 체배 회로를 대신하여 분주 회로를 사용하여 펄스 폭을 변화시키는 회로도 생각되어진다.

이 실시예에서는 CPU에 의해 상기 승압 전압 설정 레지스터(41)와 펄스 폭 설정 레지스터(43)의 코드를 다이내믹하게 재기입함으로써, 각각의 상황에 최적의 기입 펄스를 메모리 셀에 인가할 수 있다. 도 18에, 일례로서 포스트 소거시의 각각의 코드를 재기입했을 때에 발생되는 기입 펄스 Pw의 변화의 모습을 나타낸다. 도면에서, 최하측의 란이 승압 전압 지정 코드, 그 상부가 기입 펄스 지정 코드이다.

도 18로부터, 승압 전압 지정 코드를 변화시키면 기입 펄스 Pw의 높이 Vp가 변화되며, 기입 펄스 지정 코드를 변화시키면 기입 펄스 Pw의 폭 Td가 변화되는 것을 알 수 있다. 도 18에서, 점차 기입 펄스의 전압과 폭을 크게 하는 것은, 메모리 셀의 임계치가 목표의 값에 근접하면 점차 임계치가 변화하기 어려워지기 때문이다. 도 18의 기입 펄스의 변경의 방법은 어디까지나 일례이고, 사용하는 기억 소자의 특성에 따라 결정하도록 하면 된다.

또한, 플래시 메모리를 구성하는 기억 소자는 제조 변동에 따라 최적의 기입 시간이 어긋나는 경우가 있지만, 상기된 바와 같이 기입 펄스의 폭을 변화시킴으로써 디바이스의 특성에 따른 시간에 기입 처리를 행할 수 있다.

이상, 포스트 소거로 예를 들었지만, 기입이나 소거에 있어서 펄스 폭이나 펄스 전압치를 변화시켜도 무방하다.

도 19에는, 본 발명의 다른 실시예를 나타낸다. 이 실시예는 CPU와는 별개의 반도체 기판에 반도체 집적 회로로서 구성되는 소위 플래시 메모리칩에 적용한 것이다. 도 19에 도시되어 있는 플래시 메모리칩은 마이크로 컴퓨터 칩에 내장된 상기 실시예(도 5)의 플래시 메모리부와 유사한 구성을 갖고 있다. 도 19에서, 도 5에 도시되어 있는 회로 블록과 동일하거나 유사한 기능을 갖는 회로 블록에는 동일한 부호를 붙여 중복된 설명은 생략한다.

도 19의 실시예와 도 5의 실시예와의 큰 차이는, 도 5의 실시예에서는 CPU가 제어 레지스터 CRG의 각 비트를 세트함으로써 플래시 메모리에 대한 동작을 지시하도록 구성되는 데 비해, 도 19의 실시예에서는 플래시 메모리칩은 내부에 커맨드 레지스터 CMD와 시퀀서(제어 회로 : 20')가 설치되어 있어, 커맨드 레지스터 CMD에 외부의 CPU가 커맨드를 설정하면 시퀀서(20')가 그 커맨드를 해석함으로써 플래시 메모리의 동작을 제어하도록 구성되는 점에 있다. 또한, 도 5의 실시예에서 플래시 모드 제어부 FLC에 설치되어 있는 제어 레지스터 CRG'와 유사한 제어 레지스터CRG'가 설치되고, 이 제어 레지스터 CRG는 외부의 CPU로부터는 세트, 리세트 불능으로 상기 시퀀서(20')가 세트, 리세트할 수 있도록 구성되는 점에서도 상이하다. 그 외의 구성은 도 5의 실시예와 거의 동일하다. 또, 도 19에서의 전압 도달 검지 회로(32)에는 도 5에서의 방전 & 전압 도달 검지 회로(33)가 포함되는 것으로 한다.

또한, 도 19는 도 5에 대응시켜 간략화하여 나타내고 있지만, 실제로는 도 2에 나타낸 플래시 메모리부 FLASH와 마찬가지로, 어드레스 디코더나 감지 증폭기 등의 메모리 주변 회로가 설치된다. 상기 커맨드 레지스터 CMD는, 특별히 제한되는 것은 아니지만, 이 실시예에서는 외부의 데이터 버스를 통해 CPU로부터 기입이나 소거 등의 지령을 의미하는 커맨드 코드가 설정 가능하게 구성되며, 이 커맨드 레지스터 CMD에 커맨드 코드가 설정되면, 시퀀서(20')가 커맨드를 해석하여 대응시키는 제어 동작을 개시하도록 구성되어 있다.

상기 제어 레지스터 CRG'는 도 5의 실시예에서의 제어 레지스터와 마찬가지로, 재기입 모드에 들어가는 것을 선언하는 재기입 허가 비트 SWE와, 소거 기간을 지시하는 소거 기간 비트 E와, 기입 기간을 지시하는 기입 기간 비트 P와, 포스트 소거의 기간을 지시하는 포스트 소거 기간 비트 POSTE와, 소거 검증의 기간을 지시하는 소거 검증 기간 비트 EV와, 기입 검증의 기간을 지시하는 기입 검증 기간 비트 PV와, 기입 및 소거의 종료를 나타내는 종료 플래그 FLAG를 포함시켜 구성한다.

상술된 바와 같이, 이 실시예에서는 상기 제어 레지스터 CRG의 종료 플래그 FLAG를 제외시킨 각 비트는 CPU로부터 세트, 리세트 불능이지만, 종료 플래그 FLAG는 CPU가 데이터 버스 DBS를 통해 리세트를 행할 수 있음과 함께 판독도 행할 수 있도록 구성되어 있다. 단, 직접 기입/소거 종료 플래그 FLAG의 상태를 CPU에 알리기 위한 단자를 설치해도 무방하다.

이 실시예의 플래시 메모리칩에서는 상기 시퀀서(20')가 제어 레지스터 CRG의 비트를 세트, 리세트하면서 그 비트의 설정 상태에 따라 칩 내부의 전원 회로(30)나 기입 펄스 발생 회로(34), 도시하지 않은 어드레스 디코더 등에 대한 내부 제어 신호를 생성시킴으로써, 기입이나 소거, 판독 등의 동작을 행하도록 구성되어 있다. 이 시퀀서(20')는 예를 들면 커맨드를 실행하는데 필요한 일련의 마이크로 명령군이 저장된 ROM(리드 온리 메모리)을 포함하고, 커맨드 디코더가 커맨드에 대응시킨 마이크로 명령군의 선두 어드레스를 생성하여 제어 회로(20')로 제공함에 따라, 마이크로 명령이 순차적으로 실행되어 칩 내부의 각 회로에 대한 제어 신호가 형성되도록 구성할 수 있다.

도 20 및 도 21에는, CPU로부터 커맨드 코드가 제공된 경우의 상기 시퀀서(20')에 의한 플래시 메모리칩 내부에서의 기입이나 소거의 순서가 나타내어져 있다. 이 실시예에서의 플래시 메모리 칩은 CPU로부터 데이터 버스를 통해 커맨드 레지스터 CMD에 대한 커맨드 코드의 설정과 어드레스가 지정되면, 시퀀서가 메모리 셀의 기입 또는 소거를 행한 후, 이어서 검증 판독을 행하며, 검증 동작이 종료된 시점에 기입/소거 종료 플래그 FLAG를 "0"으로 세트하여 CPU에 알리도록 동작한다.

도 20에 도시된 바와 같이 CPU가 플래시 메모리에 대하여 기입 커맨드와 기입 어드레스 및 기입 데이터의 설정을 행하고, 기입/소거 종료 플래그 FLAG를 "0"으로 리세트하면(단계 S101∼S103), 시퀀서(20')가 기동되어 단계 S104∼S110의 순서에 따라 기입 동작 제어가 행해진다.

시퀀서(20')는 우선 제어 레지스터 CRG의 재기록 허가 비트 SWE를 "1"로 세트한다(단계 S104). 이어서, 제어 레지스터 CRG의 기입 검증 기간 비트 PV를 "1"로 세트한다(단계 S105). 이에 따라, 플래시 메모리 내에서는 단계 S102에서 CPU에 의해 지정된 어드레스의 데이터가 메모리 어레이로부터 판독된다.

판독된 데이터는 시퀀서(20')에 의해 기입 데이터와 비교되어 데이터가 일치했는지 판정된다(단계 S106). 이 데이터 판정으로 기입 미종료라고 판정되면, 다음 단계 S107에서 기입 검증 기간 비트 PV를 "0"으로 리세트하고, 기입 기간 비트 P를 "1"로 세트한다. 이에 따라 승압 회로(31)의 승압이 개시된다. 그 후에는, 전압 도달 검지 회로(32)로부터 출력되는 도달 검지 신호에 의한 기입 펄스 발생 회로(34)에 의한 기입 펄스의 발생, 기입 래치 제어 회로(12)에 의한 비트선에 대한 기입 펄스의 인가, 기입 종료 검지 회로(35)에 의한 종료 검지가 자동적으로 진행된다.

시퀀서(20')는 단계 S108에서 방전 & 전압 도달 검지 회로(33)로부터의 검지 신호를 감시하여 방전이 종료됐는지 판정하고, 종료라고 판정되면 다음 단계 S109에서 기입 기간 비트 P를 "0"으로 리세트하여 단계 S105로 복귀되며, 상기 동작을 반복한다. 그리고, 단계 S106에서 검증 데이터의 판정에서 일치한다고 판정되면, 단계 S110으로 이행되어 검증 기간 비트 PV를 "0"으로 리세트하고, 기입/소거 종료플래그 FLAG를 "1"로 세트하고, 또한 재기입 허가 비트 SWE를 "0"으로 리세트하여 일련의 기입 처리를 종료한다.

이어서, 실시예의 플래시 메모리에서의 소거 동작의 순서를 도 21을 이용하여 설명한다.

CPU가 플래시 메모리에 대하여 소거 커맨드와 소거 어드레스의 설정을 행하고, 기입/소거 종료 플래그 FLAG를 "0"으로 리세트하면(단계 S111∼S113), 시퀀서(20')가 기동되어 단계 S114∼S130의 순서에 따라 소거 동작 제어가 행해진다.

시퀀서(20')는 우선 제어 레지스터 CRG의 재기록 허가 비트 SWE를 "1"로 세트, 포스트 소거 기간 비트 POSTE를 "0"으로 리세트한다(단계 S114, S115). 이어서, 제어 레지스터 CRG의 소거 검증 기간 비트 EV를 "1"로 세트한다(단계 S116). 이에 따라, 플래시 메모리 내에서는 단계 S112에서 CPU에 의해 지정된 어드레스의 데이터가 메모리 어레이로부터 판독된다.

판독된 데이터는 시퀀서(20')에 의해 판정된다(단계 S117). 그리고, 이 데이터 판정으로 소거 미종료라고 판정되면, 다음 단계 S118에서 소거 검증 기간 비트 EV를 "0"으로 리세트하고, 소거 기간 비트 E를 "1"로 세트한다. 이에 따라 승압 회로(31)의 승압이 개시된다. 그 후에는, 전압 도달 검지 회로(32)로부터 출력되는 도달 검지 신호에 의한 인가 시간 제어 회로(21)에 의한 소거 전압 인가 시간의 관리, 소거 종료 검지 회로(22)에 의한 종료 검지가 자동적으로 진행된다.

시퀀서(20')는 단계 S119에서 방전 & 전압 도달 검지 회로(33)로부터의 검지신호를 감시하여 방전이 종료됐는지 판정하고, 종료라고 판정하면 다음 단계 S120에서 소거 기간 비트 E를 "0"으로 리세트하여 단계 S116으로 복귀되며, 상기 동작을 반복한다. 그리고, 단계 S117에서 검증 데이터의 판정으로 일치한다고 판정되면, 단계 S121로 이행하여, 검증 기간 비트 EV를 "0"으로 리세트하여 소거 동작을 종료한다. 그 후, 단계 S122에서 이행하여 포스트 소거 기간 비트 POSTE를 "1"로 세트한다.

이에 따라, 임계치가 너무 저하된 메모리 셀의 임계치를 조금 상승시킨 포스트 소거 동작이 개시된다. 포스트 소거에서는, 우선 시퀀서(20')에 의해 제어 레지스터 CRG의 재기록 허가 비트 SWE가 "1"로 세트된다(단계 S122). 이어서, 시퀀서(20')에 의해 포스트 소거의 대상을 지정하는 어드레스가 지정된다(단계 S123). 그리고나서, 시퀀서(20')에 의해 소거 검증 기간 비트 EV가 "1"로 세트된다(단계 S124). 이에 따라, 단계 S123에서 지정된 블록의 데이터가 메모리 어레이로부터 판독된다.

판독된 데이터는 시퀀서(20')에 의해 판정된다(단계 S125). 그리고, 이 데이터 판정에서 포스트 소거의 필요가 있다고 판정되면, 다음 단계 S126에서 소거 검증 기간 비트 EV를 "0"으로 리세트하고, 소거 기간 비트 E를 "1"로 세트하면, 시퀀서(20')는 단계 S122에서 포스트 소거 기간 비트 POSTE가 "1"로 세트되어 있으므로, 승압 회로(31)에서 포스트 소거에 필요한 전압의 승압을 개시시킨다. 그 후에는, 전압 도달 검지 회로(32)로부터 출력되는 도달 검지 신호에 의한 기입 펄스 발생 회로(34)에 의한 기입 펄스의 발생, 기입 래치 제어 회로(12)에 의한 비트선에대한 기입 펄스의 인가, 기입 종료 검지 회로(35)에 의한 종료 검지가 자동적으로 진행된다.

그리고, 시퀀서(20')는 단계 S127에서 방전 & 전압 도달 검지 회로(33)로부터의 검지 신호를 감시하여 방전이 종료됐는지 판정하고, 종료라고 판정하면 다음 단계 S128에서 소거 기간 비트 E를 "0"으로 리세트하여 단계 S124로 복귀시키며, 상기 동작을 반복한다. 그리고, 단계 S125에서 검증 데이터의 판정에서 일치한다고 판정되면, 단계 S129로 이행하여, 검증 기간 비트 EV 및 포스트 소거 기간 비트 POSTE를 "0"으로 리세트한다. 그러한 후, 단계 S130에서 기입/소거 종료 플래그 FLAG가 "1"로 세트되고, 재기입 허가 비트 SWE가 "0"으로 리세트되어, 포스트 소거 동작이 종료된다.

도 22에는 시퀀서(20')의 제어에 의한 플래시 메모리칩 내에서의 소거 동작 시의 내부 신호의 타이밍이 나타내어져 있다. 또, 이 실시예의 플래시 메모리칩 내에서의 소거 동작에 수반되는 내부 신호의 타이밍은, 상기 실시예에서 도 12를 이용하여 설명한 타이밍과 거의 동일하다. 상이한 것은, 커맨드 레지스터의 소거 기간 비트 E가 세트되면, 내부 시퀀서에 의해 승압이 개시되고, 목표 전압에 도달하면 시퀀서에 통지되어 시퀀서에 의해 승압 동작이 정지되어 기입이 개시되고, 또한 기입이 종료되면 시퀀서에 의해 승압 회로의 방전이 개시되어 소정 시간 후에 방전이 정지되도록 되어 있는 점이다.

또, 도시하지 않았지만, 시퀀서(20')의 제어에 의해 실행되는 플래시 메모리칩 내에서의 기입 동작에 수반되는 내부 신호의 타이밍도, 상기 실시예에서 도 10을 이용하여 설명한 타이밍과 거의 동일하다. 상이한 것은, 각 신호의 타이밍이 시퀀서에 의해 제어되도록 구성되어 있는 점이다.

도 23은, 도 5의 실시예에서의 X 디코더 회로(14) 및 그 전원 전환 회로의 구체예를 나타낸다. 도 23에 도시된 바와 같이, X 디코더 회로(14)는 어드레스 버퍼 회로(17)로부터의 내부 어드레스 신호 Ax0, Ax1…Axn, (/Ax0, /Ax1…/Axn)을 입력으로 하는 NAND 게이트(14a)와 그 NAND 게이트의 출력을 레벨 시프트하는 레벨 시프트 회로(14b)로 구성된다. 이 NAND 게이트(14a)와 레벨 시프트 회로(14b)의 세트는 메모리 어레이 내의 각 워드선 WL마다 설치된다.

상술된 바와 같이, 워드선 WL에는 소거 시에 -11V와 같은 승압 전압 VSSX를 인가할 필요가 있기 때문에, 레벨 시프트 회로(14b)는 VSSX를 한쪽 전원 전압으로 하여, NAND 게이트(14a)의 VDD 또는 0V에 따라 선택 워드선에 -11V를 출력하도록 구성된다. 이 때 레벨 시프트 회로(14b)의 다른 전원 전압 VCCD가 칩의 전원 전압 VDD(3.3V)이면, 레벨 시프트 회로(14b)를 구성하는 MOSFET에 14.3V의 고전압이 인가된다. 그 때문에, 레벨 시프트 회로(14b)를 구성하는 MOSFET의 내압을 초과할 우려가 있다. 또, 레벨 시프트 회로(14b)는 기입 시에는 동일 블록 내의 비선택의 워드선에 -2V의 전압을 인가하기 때문에 VSSX는 -11V나 -2V 등으로 전환된다.

그래서, 이 실시예의 플래시 메모리부에서는 소거 모드 시에 워드선 WL에 인가된 -11V와 같은 승압 전압 VSSX를 발생시키는 상기 승압 회로(31)에 있어서, 발생되는 승압 전압 VSSX가 소정의 레벨을 초과했는지의 여부를 검출하는 레벨 판정 회로(38)와 그 레벨 판정 회로(38)의 출력 신호에 의해 전원의 전환을 행하는 전원전환 회로(39)를 설치하고, 도 24에 도시된 바와 같이 승압 전압 VSSX가 소정의 레벨 Vj를 넘었을 때에 레벨 시프트 회로(14b)로 공급되는 다른 전원 전압 VCCD를 3.3V와 같은 전압 VDD로부터 접지 전위(0V)로 전환하도록 한다.

레벨 판정 회로(38)는 도 23에 도시된 바와 같이 승압 전압 VSSX와 전원 전압 VCCF(1.4V) 사이에 접속된 래더 저항 RR3과, 그 래더 저항 RR3에서 분압된 전압 Va3과 기준 전압(0V)을 비교하여 승압 전압 VSSX가 소정의 레벨 Vj를 초과했는지의 여부를 판정하는 비교 회로 CMP3에 의해 구성되어 있다. 또한, 전원 전환 회로(39)는 VDD와 접지 전위(0V)를 전원 전압으로 하는 인버터에 의해 구성되어 있다. 승압 전압 VSSX가 소정의 레벨 Vj를 초과하기 전에는, 레벨 판정 회로(38)의 출력은 하이 레벨이 되고 차단의 인버터로부터는 VDD(3.3V)의 출력 전압이 레벨 시프트 회로(14b)의 전원 전압 VCCD로서 공급된다.

한편, 승압 전압 VSSX가 소정의 레벨 Vj를 초과하면, 레벨 판정 회로(38)의 출력은 로우 레벨이 되어 차단의 인버터로부터는 접지 전위(0V)가 레벨 시프트 회로(14b)의 전원 전압 VCCD로서 공급된다. 이에 따라, 레벨 시프트 회로(14b)를 구성하는 MOSFET에 인가되는 전압이, 전원 전압의 전환을 행하지 않은 경우의 14.3V에 대하여, 전환을 행함으로써 11V로 저감되고, 워드선에 대한 인가 전압은 동일한 상태에서 MOSFET로 인가되는 전압을 완화시킬 수 있게 된다.

도 25는, -11V와 같은 승압 전압 VSSX를 발생시키는 차지 펌프 회로의 일례를 나타낸다. 도면에서, 전원 전압 단자 VSS와 출력 단자 VSSX 사이에 직렬로 접속된 MOSFET는 다이오드로서 기능하는 MOSFET, 이들의 다이오드 MOSFET의 결합 노드에 접속되는 짝수번째의 용량은 전하 전송용의 용량, 상기 다이오드 MOSFET의 게이트에 접속되는 홀수번째의 용량은 게이트 전압 부스트용의 용량이다. 또한, DRV1∼DRV4는 클럭 신호이고, 이들의 클럭 신호 중 DRV1과 DRV2는 상호 역상의 클럭, DRV3과 DRV4도 거의 역상의 클럭, DRV1과 DRV3은 거의 동상으로 듀티가 약간 상이한 클럭이다. 실시예에서는 4개의 클럭에서 동작시키고 있지만, 2상 클럭에서 동작시키는 것도 가능하다.

이 실시예의 차지 펌프 회로는 회로를 구성하는 MOSFET를 저전압측과 고전압측 두개의 그룹으로 나뉘며, 각각 별개의 웰 영역 WELL1, WELL2 상에 형성되어 있다. 이 경우, 차지 펌프를 구성하는 MOSFET에는 P 채널형이 이용되며 웰 영역은 N형이다. 그래서, 한쪽의 웰 영역 WELL1에 인가되는 바이어스 전압은 VDD(3.3V)로 고정함과 함께, 다른 출력측에 가까운 MOSFET가 형성되는 웰 영역 WELL2에 인가되는 바이어스 전압 VWEL은 도 26에 도시된 바와 같이 승압 전압 VSSX에 따라 VSSX가 낮을 때는 VDD(3.3V)로, 또한 VSSX가 높아지면 접지 전위(0V)로 전환하도록 한다.

MOSFET는 소자의 특성으로서 기판 효과라고 하는 현상에 의해 웰 전위의 고저에 따라 임계치 전압이 변화한다고 하는 특징이 있는데, 도 25에 나타낸 바와 같은 구성의 차지 펌프 회로에서는 웰 전위가 동일하면 소스·드레인 전압이 높을 수록 MOSFET의 임계치가 높아진다. 그 결과, 전하의 전송 효율이 저하되어 승압 전압이 저하된다는 문제점이 있다.

그러나, 상술된 바와 같이 승압 전압 VSSX에 따라 웰 영역 WELL2에 인가되는 바이어스 전압 VWEL을 전환시킴에 따라, 승압 전압 VSSX가 높아짐에 따라 MOSFET의임계치가 상승하는 것을 억제할 수 있으며, 이에 따라 승압 전압의 저하를 회피할 수 있다는 이점이 있다. 또한, 승압 전압 VSSX가 낮은 동안에는 통상의 웰 전위를 인가하기 때문에, 소스·드레인 영역과 웰 영역 사이의 PN 접합에 순방향 전압이 인가되어 누설 전류가 흐르는 것을 방지할 수 있다.

또, 웰 영역 WELL2에 인가되는 바이어스 전압 VWEL의 전환의 구조는, 도 23에 도시되어 있는 레벨 시프트 회로(14b)의 전원 전압의 전환과 동일한 방식을 이용할 수 있다. 즉, 소거 모드 시에 워드선 WL에 인가되는 -11V와 같은 승압 전압 VSSX를 발생시키는 상기 승압 회로(31)에 있어서, 발생되는 승압 전압 VSSX가 소정의 레벨 Vi를 초과했는지의 여부를 검출하는 레벨 판정 회로(38)와 그 레벨 판정 회로(38)의 출력 신호에 의해 전원의 전환을 행하는 전원 전환 회로(39)에 상당하는 회로를 설치함에 따라, 웰 영역 WELL2에 인가되는 바이어스 전압 VWELL을 전환할 수 있다.

이상, 소거 모드 시에 워드선 WL에 인가되는 -11V와 같은 승압 전압 VSSX를 발생시키는 상기 승압 회로를 예로 들어 설명했지만, 기입 모드 시에 선택 워드선에 인가되는 10V와 같은 플러스의 승압 전압 VCCX를 발생시키는 승압 회로나 선택 스위치 Z-SW의 게이트 단자에 인가되는 11V와 같은 승압 전압 VCCZ를 발생시키는 승압 회로에 대해서도, 상기 웰 전위의 전환을 적용할 수 있다. 그 경우, 차지 펌프를 구성하는 MOSFET에는 N 채널형이 이용되고 웰 영역은 P형이므로, 출력측의 MOSFET가 형성되는 웰 영역의 전위를, 승압 전압이 임의의 레벨 이상이 되면 접지 전압 0V로부터 전원 전압 VDD(3.3V)와 같은 전위로 전환되면 좋다. 그에 따라, 도25 및 도 26에서 설명한 실시예와 동일한 효과를 얻을 수 있다. 또한, 도 25에서는 차지 펌프를 구성하는 MOSFET가 형성되는 웰 영역을 두개로 나누고 있지만, 3개 이상으로 나누어도 무방하다.

이상 본 발명자에 의해 이루어진 발명을 실시예에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니며, 그 요지를 일탈하지 않은 범위에서 물론 여러가지로 변경 가능하다. 예를 들면 실시예에서는 플래시 모드 제어부 FCL의 제어 레지스터 CRG에 재기입 허가 비트 SWE를 설치하여 기입 소거 개시 전에 CPU가 이 비트를 세트하도록 하고 있지만, 이 비트는 반드시 필요한 것은 아니며 생략할 수도 있다.

또한, 상기 실시예에서는 복수의 메모리 셀의 드레인이 각각 부비트선에 접속되고, 부비트선은 선택 스위치를 통해 주비트선에 접속되도록 구성된 소위 DiNOR 형의 플래시 메모리에 적용한 경우에 대해 설명했지만, 복수의 메모리 셀이 직렬로 접속되어 있는 소위 NOR 형의 플래시 메모리나 복수의 메모리 셀의 소스, 드레인이 각각 로컬 소스선과 로컬 드레인선에 접속된 소위 AND 형의 플래시 메모리 등에도 적용할 수 있고, 동일한 효과를 얻을 수 있다.

이상의 설명에서는 주로 본 발명자에 의해 이루어진 발명을 그 배경이 된 이용 분야인 플래시 메모리 및 그것을 내장한 마이크로 컴퓨터에 적용한 경우에 대해 설명했지만, 본 발명은 그것에 한정되는 것은 아니며, EEPROM 등의 불휘발성 기억 메모리나 그것을 내장한 마이크로 컴퓨터 그 밖의 반도체 집적 회로에 이용할 수 있다.

본원에서 개시되는 발명 중 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면 하기된 바와 같다.

즉, 본 발명에 따르면, 총 기입 소요 시간을 단축 가능한 불휘발성 메모리 및 그것을 내장한 마이크로 컴퓨터를 실현할 수 있다.

또한, 기억 용량 등의 사양이 상이한 것에 의해 내부 승압 회로의 승압 시간이 상이한 경우에도, 승압 회로를 다시 설계하거나 CPU의 프로그램을 재기입하는 등의 대책을 행하지 않고 최적의 시간에 기입이나 소거를 행할 수 있는 불휘발성 메모리 및 그것을 내장한 마이크로 컴퓨터를 실현할 수 있다.

Claims

임계치의 고저에 따라 데이터를 기억하는 복수의 불휘발성 기억 소자를 포함한 메모리 어레이와,

데이터의 기입시 또는 소거시에 상기 불휘발성 기억 소자로 인가되는 전압을 발생시키는 승압 회로와,

상기 승압 회로에 의해 승압된 전압의 레벨을 검지하는 승압 전압 검지 회로와,

상기 승압 전압 검지 회로에 의한 검지에 기초하여 기입 또는 소거를 개시하는 기입 소거 제어 회로와,

상기 기입 소거 제어 회로에 의한 기입 또는 소거의 종료를 검지하는 기입 소거 종료 검지 회로와,

상기 기입 소거 제어 회로에 의한 기입 또는 소거가 종료된 것을 나타내는 종료 플래그

를 포함하는 것을 특징으로 하는 불휘발성 기억 회로.
제1항에 있어서,

상기 기입 또는 소거의 동작으로 들어가는 것을 나타내는 제어 비트를 갖는 제어 레지스터를 포함하며,

상기 승압 회로는 상기 제어 비트가 설정됨으로써 승압 동작을 개시하도록구성되는

것을 특징으로 하는 불휘발성 기억 회로.
제2항에 있어서,

데이터의 기입 시 또는 소거 시에 상기 불휘발성 기억 소자에 인가되는 복수의 전압을 발생시키는 복수의 승압 회로와,

상기 복수의 승압 회로에 의해 승압된 전압의 레벨을 각각 검지하는 복수의 승압 전압 검지 회로,

를 포함하며,

상기 기입 소거 제어 회로는, 상기 복수의 승압 전압 검지 회로에 의해 각각의 승압 전압이 모두 소정의 레벨에 도달한 것이 검지된 것에 기초하여 기입 또는 소거를 개시하도록 구성되는

것을 특징으로 하는 불휘발성 기억 회로.
제3항에 있어서,

상기 기입 소거 종료 검지 회로는, 상기 승압 전압 검지 회로의 검지 신호를 지연시키는 지연 회로 혹은 상기 검지 신호에 기초하여 상기 클럭 신호를 계수하는 카운터 회로를 포함하는 것을 특징으로 하는 불휘발성 기억 회로.
제4항에 있어서,

상기 승압 회로에 의해 승압된 전압을 방전하는 방전 회로를 포함하고,

상기 방전 회로는 상기 기입 소거 종료 검지 회로에 의한 검지 신호에 기초하여 방전을 개시하도록 구성되는

것을 특징으로 하는 불휘발성 기억 회로.
제5항에 있어서,

상기 방전 회로에 의해 방전된 상기 승압 회로의 출력 전압이 소정의 레벨에 도달한 것을 검지하는 방전 종료 검지 회로를 포함하고,

상기 방전 종료 검지 회로에 의한 검지 신호에 기초하여 상기 종료 플래그가 설정되도록 구성되는

것을 특징으로 하는 불휘발성 기억 회로.
제6항에 있어서,

기입 데이터를 보유하는 데이터 레지스터와,

상기 데이터 레지스터에 보유되어 있는 기입 데이터에 따라 상기 비트선에 기입 전압을 인가시키는 기입 제어 회로

를 포함하고,

상기 기입 제어 회로는, 상기 데이터 레지스터에 보유되어 있는 기입 데이터의 비트가 논리 "1"(혹은 논리 "0")일 때는 상기 비트를 스킵하여 논리 "0"(혹은 논리 "1")의 비트에 대응시켜 순차 상기 기입 전압을 인가하도록 구성되는

것을 특징으로 하는 불휘발성 기억 회로.
제7항에 있어서,

상기 기입 전압의 인가 시간은 클럭 신호에 기초하여 결정되고, 상기 클럭 신호의 주기가 변경됨으로써 상기 기입 전압의 인가 시간이 변경되도록 구성되는 것을 특징으로 하는 불휘발성 기억 회로.
제8항에 있어서,

상기 클럭 신호 및 상기 데이터 레지스터에 보유되어 있는 기입 데이터에 기초하여, 상기 기입 전압을 순차 출력하는 시프트 레지스터를 포함하고, 상기 기입 소거 종료 검지 회로는 상기 시프트 레지스터의 최종단에 펄스가 도달된 것을 검출하여 기입 종료라고 판정하도록 구성되는 것을 특징으로 하는 불휘발성 기억 회로.
제9항에 있어서,

기입 또는 소거 시에 상기 불휘발성 기억 소자에 상기 승압 회로에서 발생된 승압 전압을 공급하는 레벨 시프트 회로와,

상기 승압 회로에서의 승압 전압의 레벨을 판정하는 레벨 판정 회로

를 포함하며,

상기 승압 전압이 소정의 레벨을 넘었다고 상기 레벨 판정 회로가 판정했을 때에 상기 레벨 시프트 회로의 전원 전압이 전환되도록 구성되는

것을 특징으로 하는 불휘발성 기억 회로.
제10항에 있어서,

상기 승압 회로에 있어서의 승압 전압의 레벨을 판정하는 제2 레벨 판정 회로를 포함함과 함께,

상기 승압 회로는 차지 펌프를 포함하며 상기 차지 펌프를 구성하는 MOSFET는 반도체 기판 표면에 형성된 복수의 웰 영역에 고전압측과 저전압측으로 분할되어 형성되며, 상기 승압 전압이 소정의 레벨을 넘었다고 상기 제2 레벨 판정 회로가 판정했을 때에 상기 고전압측의 웰 영역에 인가되는 바이어스 전압이 전환되도록 구성되는

것을 특징으로 하는 불휘발성 기억 회로.
제11항에 있어서,

외부로부터 공급되는 커맨드 코드를 보유하는 커맨드 레지스터와,

상기 커맨드 레지스터에 설정된 커맨드 코드에 따라 기입 또는 소거 제어를 행하는 시퀀스 제어 회로

를 포함하고,

상기 시퀀스 제어 회로는, 내부 회로로부터의 소정의 신호를 수신하여 상기 제어 레지스터의 각 제어 비트의 설정을 행하며, 상기 제어 비트가 설정되는 다른 내부 회로의 동작이 개시되도록 구성되는

것을 특징으로 하는 불휘발성 기억 회로.
임계치의 고저에 따라 데이터를 기억하는 복수의 불휘발성 기억 소자를 포함한 불휘발성 기억 회로와,

데이터의 기입 시 또는 소거 시에 상기 불휘발성 기억 소자에 인가되는 전압을 발생시키는 승압 회로와,

상기 승압 회로에 의해 승압된 전압의 레벨을 검지하는 승압 전압 검지 회로와,

상기 승압 전압 검지 회로에 의한 검지에 기초하여 기입 또는 소거를 개시하는 기입 소거 제어 회로와,

상기 기입 소거 제어 회로에 의한 기입 또는 소거의 종료를 검지하는 기입 소거 종료 검지 회로와,

상기 기입 소거 제어 회로에 의한 기입 또는 소거가 종료된 것을 나타내는 종료 플래그와,

상기 기입 또는 소거의 동작으로 들어가는 것을 나타내는 제어 비트를 갖는 제어 레지스터와,

상기 제어 레지스터의 제어 비트를 설정함으로써 상기 불휘발성 기억 회로에 대한 기입, 소거, 판독 중 하나를 지시하는 제어 회로

를 포함하는 것을 특징으로 하는 반도체 집적 회로.
제13항에 있어서,

상기 제어 회로는, 상기 종료 플래그를 판독함에 따라 상기 불휘발성 기억 회로에 대한 동작이 종료된 것을 검지하여, 상기 제어 레지스터의 제어 비트를 설정함으로써 다음 지시를 내리도록 구성되는 것을 특징으로 하는 반도체 집적 회로.
제14항에 있어서,

데이터의 기입 시 또는 소거 시에 상기 불휘발성 기억 소자에 인가되는 복수의 전압을 발생시키는 복수의 승압 회로와,

상기 복수의 승압 회로에 의해 승압된 전압의 레벨을 각각 검지하는 복수의 승압 전압 검지 회로,

를 포함하고,

상기 기입 소거 제어 회로는, 상기 복수의 승압 전압 검지 회로에 의해 각각의 승압 전압이 모두 소정의 레벨에 도달한 것이 검지된 것에 기초하여 기입 또는 소거를 개시하도록 구성되는

것을 특징으로 하는 반도체 집적 회로.
제15항에 있어서,

상기 기입 소거 종료 검지 회로는, 상기 승압 전압 검지 회로의 검지 신호를 지연시키는 지연 회로 혹은 상기 검지 신호에 기초하여 상기 클럭 신호를 계수하는 카운터 회로를 포함하는 것을 특징으로 하는 반도체 집적 회로.
제16항에 있어서,

상기 승압 회로에 의해 승압된 전압을 방전하는 방전 회로를 포함하고,

상기 방전 회로는 상기 기입 소거 종료 검지 회로에 의한 검지 신호에 기초하여 방전을 개시하도록 구성되는 것을 특징으로 하는 반도체 집적 회로.
제17항에 있어서,

상기 방전 회로에 의해 방전된 상기 승압 회로의 출력 전압이 소정의 레벨에 도달한 것을 검지하는 방전 종료 검지 회로를 포함하고,

상기 방전 종료 검지 회로에 의한 검지 신호에 기초하여 상기 종료 플래그가 설정되도록 구성되는

것을 특징으로 하는 반도체 집적 회로.
제18항에 있어서,

기입 데이터를 보유하는 데이터 레지스터와,

상기 데이터 레지스터에 보유되어 있는 기입 데이터에 따라 상기 비트선에 기입 전압을 인가시키는 기입 제어 회로

를 포함하고,

상기 기입 제어 회로는, 상기 데이터 레지스터에 보유되어 있는 기입 데이터의 비트가 논리 "1" (혹은 논리 "0")일 때는 상기 비트를 스킵하여 논리 "0"(혹은논리 "1")의 비트에 대응시켜 순차 상기 기입 전압을 인가하도록 구성되는

것을 특징으로 하는 반도체 집적 회로.
제19항에 있어서,

상기 기입 전압의 인가 시간은 클럭 신호에 기초하여 결정되며, 상기 클럭 신호의 주기가 변경됨으로써 상기 기입 전압의 인가 시간이 변경되도록 구성되는 것을 특징으로 하는 반도체 집적 회로.
제19항에 있어서,

상기 클럭 신호 및 상기 데이터 레지스터에 보유되어 있는 기입 데이터에 기초하여, 상기 기입 전압을 순차 출력하는 시프트 레지스터를 포함하고,

상기 기입 소거 종료 검지 회로는 상기 시프트 레지스터의 최종 단에 펄스가 도달한 것을 검출하여 기입 종료라고 판정하도록 구성되는

것을 특징으로 하는 반도체 집적 회로.
제21항에 있어서,

기입 또는 소거 시에 상기 불휘발성 기억 소자에, 상기 승압 회로에서 발생된 승압 전압을 공급하는 레벨 시프트 회로와,

상기 승압 회로에 있어서의 승압 전압의 레벨을 판정하는 레벨 판정 회로

를 포함하고,

상기 승압 전압이 소정의 레벨을 넘었다고 상기 레벨 판정 회로가 판정했을 때에 상기 레벨 시프트 회로의 전원 전압이 전환되도록 구성되는

것을 특징으로 하는 반도체 집적 회로.
제22항에 있어서,

상기 승압 회로에서의 승압 전압의 레벨을 판정하는 제2 레벨 판정 회로를 포함하고,

상기 승압 회로는 차지 펌프를 포함하여 상기 차지 펌프를 구성하는 MOSFET는 반도체 기판 표면에 형성된 복수의 웰 영역에 고전압측과 저전압측으로 분할되어 형성되고, 상기 승압 전압이 소정의 레벨을 넘었다고 상기 제2 레벨 판정 회로가 판정했을 때에 상기 고전압측의 웰 영역에 인가되는 바이어스 전압이 전환되도록 구성되는

것을 특징으로 하는 반도체 집적 회로.