JP4607180B2 - 低電力デバイスの待機電力制御 - Google Patents

Description

本発明の１つ又は複数の実施形態は、概して、電力管理に関する。具体的には、特定の実施形態は、計算システムの構成要素に供給される電圧を低減することに関する。

より多くのトランジスタと、より高い周波数とを具備する先端的な中央演算処理ユニット（ＣＰＵ）への動向が進み続けるにつれ、コンピュータの設計者及び製造者はしばしば、それに伴う電力及びエネルギー消費の増大に直面している。また、高速且つ小型の部品を実現する製造技術は、同時にリーク電流を増大させ得るものである。特に携帯型の計算環境においては、消費電力の増大は性能に悪影響を及ぼす過熱につながり得るとともに、電池寿命を著しく短縮させ得る。電池は一般に限られた容量を有し、携帯型計算システムの構成要素を動作させることによって期待より早くその容量を使い尽くしてしまう場合がある。

最近の一部の携帯型計算システムは電池容量を節約するためにコンピュータ・アプリケーションの動的特性を考慮に入れている。例えば、多くのコンピュータ・アプリケーションは高性能状態にある短時間はＣＰＵに比較的高い電力を消費させる一方で、それ以外の（例えば、ユーザ入力を待っている間のアイドリング）時間には比較的低い電力での動作を要求している。ＣＰＵの高周波且つ高電圧での動作を高性能が必要とされる期間に制限することにより、計算システムは有意な量の電力を節約できる。例えば、ＣＰＵが働いていないと予想されるとき、ＣＰＵは電圧調整器にコア電圧を最小動作電圧まで低下させるように命令を出すことが可能である。同様に、ＣＰＵがターンオフされるとき、コア電圧は持続可能な最小電圧までさらに低下されることが可能である。この最小持続可能電圧はＣＰＵの製造時又は基板実装プロセスで電圧調整器にプログラムされる。最小持続可能電圧はＣＰＵの内部状態を維持する。有効電力及びリーク電力は電圧に密接に関係しており、電圧を低下させることによって大きな省電力化、低温化及び電池の長寿命化が可能にされる。上記の手法はある特定の状況では有効であるが、依然としてかなりの改善の余地を残している。

特に、大量生産された部品は部品毎に僅かに異なる特性を示す傾向にある。例えば、同一製造プロセスによる２つのＣＰＵ部品は異なる最小持続可能電圧（minimum sustainable voltage）を有する場合がある。しかしながら、従来の電力管理手法では“最悪の場合の”最小持続可能電圧を所与の型式の全ＣＰＵに対して選択し、電圧調整器をプログラムするのにこの値を用いている。故に、所与の計算システムの構成要素の全要素間で、最適でない最小持続可能電圧が共有されている。同じことが、例えば最小動作電圧（minimum operating voltage）等のその他の省電力パラメータについても当てはまる。結果として、大部分の部品が最適でない省電力パラメータを使用しており、しばしば省電力の機会を逸することになっている。さらに、従来の手法は、設定された最小値をＣＰＵが変更することを許していないため、一群の部品に対してではなく個々の部品に対して電圧調整器を調整できる能力を制約している。

本発明は、個々の部品に対して電圧を調整し得る低電力デバイスの電力制御を提供することを目的とする。

本発明の一態様に従った方法は、電圧調整器からの電圧を計算システムの構成要素に印加するステップ、及び前記構成要素に専用の省電力パラメータに基づいて前記電圧を低下させるステップを有する。

図１は、電圧調整器22からの電圧を計算システム（図示せず）の構成要素24に与える制御器20を有する装置を示している。ここでは特定の実施形態について、中央演算処理ユニット（ＣＰＵ）である計算システム要素に関連させて説明するが、本発明の実施形態はそのように限定されるものではない。実際、構成要素24はコアロジック、ダイナミック・ランダムアクセスメモリ（ＤＲＡＭ）、モデム、ハードディスク・ドライブ（ＨＤＤ）、コンパクトディスク読み出し専用メモリ（ＣＤＲＯＭ）、又は電力管理が関心課題となっているその他の如何なる計算システム要素をも含み得る。そうではあるものの、本発明の実施形態が十分に適したものとなるＣＰＵの態様が多数存在する。同様に、電圧調整器22は、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）ドライバ、スイッチングトランジスタ・スタック、バルク・キャパシタ等を有するスイッチング・レギュレータを含むが、本発明の実施形態の意図及び範囲を逸脱することなく他の種類の電圧調整器も使用可能である。電圧調整器22及び計算システム要素24は同一ダイ上にあってもよいし、別個のダイ上にあってもよい。

構成要素24の低電力状態への移行に関連し、制御器20は構成要素24に専用の省電力パラメータ26に基づいて構成要素24に印加される電圧を低下させることが可能である。省電力パラメータ26は、構成要素24の内部状態を維持する最小持続可能電圧、最小動作電圧等とし得る。故に、省電力パラメータ26は例えば620mV又は530mVなどの電圧レベルとしてもよい。省電力パラメータ26は必ずしも最小電圧レベルである必要はなく、電力の最適化された値とすることもできる。例えば、ある部品に関する実際の最小持続可能電圧は700mVであるが、他の幾つかの省電力パラメータの観点から最適であるという理由で750mVの電圧が決定されてもよい。

省電力パラメータ26を構成要素24に専用化することによって、例示された手法は構成要素24の個々の特性にパラメータ26を厳密に調整することを可能にする。この点は図２により明確に示されている。図２は、計算システムの複数の構成要素28（28a乃至28n）とそれらに対応する複数の省電力パラメータ30（30a乃至30n）を示しており、各省電力パラメータ30はそれに対応する構成要素28に専用とされている。構成要素28は、故に、個々の構成要素の１つ又は複数に対して最適ではない省電力パラメータを共有してはいない。例えば、構成要素28bは、構成要素28aに支持される最小電圧より低い最小電圧を支持することができる。この場合、省電力パラメータ30bはより低い最小電圧を反映し、それにより構成要素28bのリーク電流低減と一層の省電力化が可能にされる。簡潔に言えば、各計算システム要素28はそれ自身の内部特性に基づく低電力モードを有することができる。

図３Ａに示されるアーキテクチャ32は、電圧調整器34が有する制御器36が電圧調整器34からの電圧を計算システム要素38に印加するとともに、印加電圧をその構成要素38に専用の省電力パラメータに基づいて低下させるものである。この例では、構成要素38は多重化ロジック（multiplexing logic）40を含んでおり、多重化ロジック40は省電力事象の通知を受け取り、その通知に基づいて省電力パラメータを特定している。この通知は、構成要素休止（スリープ）信号42、プラットフォーム休止信号44等によって多重化ロジック40に提供され得るものであり、構成要素38の多重化ロジック40にアイドリング（例えば、待機）状態、オフ状態又はその他の種類の低電力状態に入るように知らせることが可能である。省電力事象が構成要素38をアイドリング状態にさせることに対応している場合、多重化ロジック40は省電力パラメータとして最小動作電圧を特定し得る。あるいは、省電力事象が構成要素38をオフ状態にさせることに対応している場合、多重化ロジック40は省電力パラメータとして最小持続可能電圧を特定し得る。何れの場合も、特定された電圧はその構成要素38に専用とされ、複数の構成要素で共有される“最悪の場合の”値ではなく構成要素38の実際の特性を反映したものとなる。

多重化ロジック40は省電力パラメータに関する制御値39を決定し、その制御値39を電圧調整器34に与えて電圧を低下させる。制御値39は、基本的に、電圧調整器34の内部でのスイッチングを制御するために使用される参照電圧を規定する。

例示された構成要素38はまたメモリ素子46を含んでおり、構成要素38はプロセスから省電力パラメータを受け取って、その省電力パラメータをメモリ素子46に格納する。プロセスとは、例えば、製造プロセス48、基本入出力システム（ＢＩＯＳ）プロセス50、オペレーションシステム−電力管理（ＯＳ−ＰＭ）プロセス52等である。製造プロセス48の一例は部品製造プロセスであり、構成要素38が製造・検査され、その検査結果に基づいて省電力パラメータデータがメモリ素子46に書き込まれる。製造プロセス48の他の一例は基板実装プロセスとすることができ、構成要素38が回路基板上のその他の部品とともに実装されるときに検査され、省電力パラメータデータがメモリ素子46に記憶される。

メモリ素子46はレジスタ、プログラム可能ヒューズ、消去可能プログラマブル読み出し専用メモリ（ＥＰＲＯＭ／Ｆｌａｓｈ）、又はその他の好適な任意の種類のメモリ素子とし得る。なお、状況に応じて複数の省電力パラメータがメモリ素子46に記憶され、多重化ロジック40が受け取った通知に基づいて適当なパラメータを選択してもよい。また、メモリ素子46を用いて省電力パラメータデータを記憶することにより、従来の手法より遙かに大きい柔軟性がもたらされる。なぜなら、電圧調整器34は製造プロセスのずっと後の段階で効率的にプログラムされ得るからである。実際、制御値39は、アーキテクチャ32の生涯にわたって変化する省電力パラメータに基づくことが可能である。例えば、構成要素38の経時劣化のために省電力パラメータが増大されるべきことをＯＳ−ＰＭプロセス52が決定することができる。このような場合、異なる値をメモリ素子46に格納することによって省電力パラメータは容易に変更可能である。

図８は、省電力パラメータを特定するプロセス54を示している。プロセス54は計算システム要素の多重化ロジック40（図３Ａ）において好適な任意のハードウェア及び／又はソフトウェアプログラム技法を用いて実装され得る。例えば、プロセス54は特定用途向け集積回路（ＡＳＩＣ）として、機械可読媒体に格納される命令セットとして、あるいはそれらの任意の組み合わせとして実装されてもよい。具体的には、例示された処理ブロック56は構成要素がオフ状態に入ろうとしているかを通知信号に基づいて決定する。そうであれば、ブロック58にてその構成要素の最小持続可能電圧が選択される。処理ブロック60は構成要素がアイドリング状態に入ろうとしているかを通知信号に基づいて決定する。そうであれば、ブロック62にて最小動作電圧が選択される。その他の最小電圧及び／又は電力最適化電圧も使用可能である。

図３Ｂは、他のアーキテクチャ64が使用可能なことを示しており、アーキテクチャ64においては、多重化ロジック40及びメモリ素子46が電圧調整器66に組み込まれている。この実施形態では、電圧調整器66はやはり計算システム要素68に印加される電圧を構成要素68専用の省電力パラメータに基づいて低下させるものであるが、省電力パラメータに関するデータは計算システム要素68ではなく電圧調整器66に格納されている。省電力パラメータの値は製造プロセス48、ＢＩＯＳプロセス50又はＯＳ−ＰＭプロセス52から受け取ることが可能であり、上述のように後に変更されることも可能である。省電力パラメータはまた計算システム要素68のプロセス70から受け取ることもできる。また、上述のように、低電圧化は部品休止信号42、プラットフォーム休止信号44などによって多重化ロジック40に提供され得る通知に従う。

図４Ａのアーキテクチャ32’には、省電力パラメータを決定する他の手法が示されている。具体的には、アーキテクチャ32’は計算ロジック72を具備する計算システム要素38’を含んでおり、計算ロジック72はメモリ素子46’から１つ又は複数の操作値を取り出し、その操作値に基づいて省電力パラメータを計算する。操作値は検査結果、製造プロセスパラメータ等とし得る。例えば、構成要素38’には複数の電圧を与えることができ、構成要素38’の１つ又は複数のユニットが不具合に関して検査される。ＣＰＵの場合、このようなユニットの１つは、ＣＰＵのコア電圧が低すぎると最も早く機能しなくなるユニットの１つであると知られているキャッシュシステム（図示せず）である。一組の操作値は、故に、200mV不合格；300mV不合格；400mV不合格；520mV合格といったテスト結果を示すものである。このような場合、計算ロジック72は操作値から推定して400mVと520mVとの間である最小持続可能電圧を特定することができる。あるいは、計算ロジック72は最小持続可能電圧として単純に合格の最低値（例えば、520mV）を選択することもできる。

操作値は上述のように、例えば製造プロセス48’、ＢＩＯＳプロセス50’又はＯＳ−ＰＭプロセス52’等の外部プロセスから受け取ることができるが、構成要素38’へのセルフテストに従って操作値を評価する検査ロジック74を構成要素38’に設ける他の手法もある。このセルフテストは、システムの電源が最初にターンオンされるときにＢＩＯＳによって実行される診断検査シーケンスであるパワーオン・セルフテスト（ＰＯＳＴ）と同様とし得る。ＰＯＳＴは一般にシステムのランダムアクセスメモリ（ＲＡＭ）、ディスクドライブ、周辺装置及びその他のハードウェア部品が適切に動作するかどうかを決定するものであるが、このセルフテストは上述の操作値を決定するためにＣＰＵを検査することを可能にするものである。セルフテストはまた、構成要素38’が合格するまで構成要素38’に印加される電圧を徐々に高める反復過程を含むことができる。合格となった反復の電圧が省電力パラメータとして使用され得る。

例示された計算ロジック72はまた、電圧調整器34から受ける電圧から得られるフィードバック信号76に基づいて省電力パラメータを決定することができる。このような閉ループ手法はアーキテクチャ32’の信頼性をさらに高めるものである。

あるいは、検査ロジック74は省電力パラメータを直接的に評価することも可能である。このような場合、省電力パラメータは多重化ロジック40に検査ロジック74又はメモリ素子46’の何れかから提供されることが可能であり、計算ロジック72は不要となる。

図４Ｂは他の実施形態を示しており、アーキテクチャ64’は、上述の計算ロジック72、メモリ素子46’及び検査ロジック74を具備する電圧調整器66’を有している。このような場合、操作値は内部的に検査ロジック74から、あるいは外部的に計算システム要素プロセス70’、製造プロセス48’、ＢＩＯＳプロセス50’、ＯＳ−ＰＭプロセス52’等から得ることができる。計算ロジック72は省電力パラメータの基礎を計算システム要素68’からのフィードバック信号76’に置いてもよい。例えば、検査ロジック74は所与の電圧が不合格となったかどうかを決定するためにフィードバック信号76’を使用することができる。

図５は、携帯型計算システム78に上述の機能の多くが組み込まれた具体的な実施例を示している。携帯型計算システム78はノート型パーソナルコンピュータ（ＰＣ）、携帯情報端末（ＰＤＡ）、無線“スマート”フォン等とし得る。例示されたシステム78は電源系80、ＣＰＵ82及び電圧調整器34を有しており、電圧調整器34は電源系80とＣＰＵ82とに結合されている。電源系80は、交流（ＡＣ）電圧を直流（ＤＣ）電圧に変換するアダプタ86、ＤＣ電圧を供給する電池88、及び携帯型計算システム78への電源としてＡＣアダプタ86か電池88かを選択するセレクタ90を有している。電圧調整器34はセレクタ90からの電圧を所望のコア電圧Vccに低下させる。

例示されたシステム78は、上述のアーキテクチャ32（図３Ａ）のシステムと次の点で似通っている。すなわち、電圧調整器34が有する制御器が、コア電圧などの電圧をＣＰＵ82に与えることが可能で、且つＣＰＵ82に専用の省電力パラメータに基づいてコア電圧を低下させることが可能である点で似通っている。この実施形態では、ＣＰＵ82は多重化ロジック40を有し、多重化ロジック40は省電力事象の通知をＣＰＵ休止信号42’又はプラットフォーム休止信号44’によって受け取り、その通知に基づいて省電力パラメータを特定する。多重化ロジック40は特定された省電力パラメータについての制御値39を決定し、その制御値39を電圧調整器に与えてコア電圧を低下させる。この実施例では、プラットフォームに付随するＢＩＯＳプロセス50又はＯＳ−ＰＭプロセス52から、あるいはプラットフォームと隔てられた製造プロセス48から最小制御パラメータに関するデータを受け取ることができる。上述のように、電圧調整器34及びＣＰＵ82は同一ダイ上に組み込まれてもよいし、別個のダイ上に組み込まれてもよい。例示されたシステム78はアーキテクチャ32（図３Ａ）に最も似ているが、システム78はアーキテクチャ64（図３Ｂ）、アーキテクチャ32’（図４Ａ）、アーキテクチャ64’（図４Ｂ）又はこれらの任意の組み合わせをもっと反映するように容易に変更可能である。

図６は電力管理方法92を示している。方法92は好適な任意のハードウェア及び／又はソフトウェアプログラム技法を用いて計算システムに実装され得る。例えば、この方法は固定機能ハードウェア、特定用途向け集積回路（ＡＳＩＣ）、機械可読媒体に記憶された命令セット、又はこれらの任意の組み合わせとして実装されてもよい。具体的には、処理ブロック94にて、方法92は電圧調整器からの電圧を計算システムの構成要素に印加する。ブロック96にて、その電圧はその構成要素に専用とされた省電力パラメータに基づいて低下させられる。上述のように、省電力パラメータは、例えば最小持続可能電圧若しくは電力最適化持続可能電圧、又は最小動作電圧若しくは電力最適化動作などの省電力電圧レベルを含み得る。

図７Ａは、ブロック98に、計算システム要素への電圧を低下させる一手法をより詳細に示している。故に、ブロック98は上述のブロック96（図６）に容易に代入され得るものである。この例では、低電圧化は“オンライン”プロセスと“オフライン”プロセスとを含むことができる。例えば、ブロック100は１つの手法として、例えば製造プロセス、ＢＩＯＳプロセス、ＯＳ−ＰＭプロセス等のオフライン・プロセスから省電力パラメータを受け取ることを示している。省電力パラメータはブロック102にてメモリ素子に記憶されるが、これもまたオフラインで実行され得る。

例示されたブロック98の残りのプロセスはオンラインで実行される。具体的には、ブロック104にて省電力事象の通知を受け取り、ブロック106にてその通知に応じて省電力パラメータを選択する。ブロック108にてその省電力パラメータについての制御値が決定され、ブロック110にてその制御値が電圧調整器に与えられて電圧が低下させられる。

図７Ｂは、ブロック112に、計算システム要素への電圧を低下させる他の一手法を示している。故に、ブロック112もまた上述のブロック96（図６）に容易に代入され得るものである。図示されるように、オンライン・プロセスは上述のブロック98（図７Ａ）から変わっていないが、オフライン・プロセスが変わっている。例えば、ブロック114にて省電力パラメータ自体に代えて１つ又は複数の操作値を受け取る。ブロック116にて操作値がメモリ素子に記憶され、ブロック118にて操作値がメモリ素子から取り出される。ブロック120にて操作値から省電力パラメータが推定される。

図７Ｃは、ブロック122に、計算システムへの電圧を低下させる更に他の一手法を示しており、これも上述のブロック96（図６）に代入され得るものである。この実施形態は、ブロック124にて操作値が構成要素のセルフテストに従って評価される点を除いて上述のブロック112（図７Ｂ）と同一である。

図７Ｄは、ブロック126に、計算システム要素への電圧を低下させる更なる一手法を示しており、ブロック126もまた上述のブロック96（図６）に代入され得るものである。具体的には、ブロック126は、ブロック128にて省電力パラメータが例えば製造、ＢＩＯＳ又はＯＳ−ＰＭプロセス等のプロセスから受け取られる代わりに、構成要素のセルフテストに従って評価される点を除いてブロック98（図７Ａ）と同一である。

ここで説明された技術は、故に、大きな省電力化、電池の長寿命化、低温化及び高性能化を可能にする独特の電力管理手法を提供するものである。例えば、省電力パラメータを計算システムの構成要素に専用化することにより、各構成要素がそれ自身の特性に基づいて最適化されることが可能になる。さらに、計算システムの構成要素が電圧制御器との間で適切な省電力パラメータを交信することを可能にすることにより、最大限の省電力化を実現する上で一層大きな柔軟性がもたらされる。

本発明の実施形態に係る幅広い技術は種々の形態で実施され得るものであることは、以上の記載から当業者が認識し得ることである。故に、本発明の実施形態は特定の実施例に関連して記載されているものの、その他の変更も当業者には明らかとなるところであり、本発明の実施形態の真の範囲は限定されるべきものではない。

本発明の一実施形態に従った電力管理装置の一例を示すブロック図である。 本発明の一実施形態に従った、専用の省電力パラメータを有する複数の計算システム要素の一例を示すブロック図である。 本発明の一実施形態に従った計算システム要素の一例を示すブロック図である。 本発明の一実施形態に従った電圧調整器の一例を示すブロック図である。 本発明の他の一実施形態に従った計算システム要素の一例を示すブロック図である。 本発明の他の一実施形態に従った電圧調整器の一例を示すブロック図である。 本発明の一実施形態に従った携帯型計算システムの一例を示すブロック図である。 本発明の一実施形態に従った電力管理方法の一例を示すフローチャートである。 本発明の一実施形態に従った電圧低下プロセスの一例を示すフローチャートである。 本発明の一実施形態に従った電圧低下プロセスの一例を示すフローチャートである。 本発明の一実施形態に従った電圧低下プロセスの一例を示すフローチャートである。 本発明の一実施形態に従った電圧低下プロセスの一例を示すフローチャートである。 本発明の一実施形態に従った省電力パラメータの選定プロセスの一例を示すフローチャートである。

Claims (32)

1. 電圧調整器からの電圧を計算システムの構成要素に印加するステップ；及び
   前記構成要素に専用の省電力パラメータに基づいて前記電圧を低下させるステップ；
   を有する方法であって：
   前記電圧を低下させる前記ステップが：
   省電力事象の通知を受け取るステップ；
   前記通知に基づいて前記省電力パラメータを選択するステップ；及び
   前記構成要素の劣化に基づいて前記省電力パラメータを変更するステップ；
   を有する、方法。
2. 請求項１に記載の方法であって：
   製造プロセス、ＢＩＯＳプロセス又はＯＳ−ＰＭプロセスの何れかから前記省電力パラメータを受け取るステップ；
   メモリ素子に前記省電力パラメータを格納するステップ；
   前記省電力パラメータについての制御値を決定するステップ；及び
   前記電圧を低下させるために前記電圧調整器に前記制御値を与えるステップ；
   をさらに有する方法。
3. 請求項１に記載の方法であって、１つ又は複数の操作値に基づいて前記省電力パラメータを計算するステップをさらに有する方法。
4. 請求項３に記載の方法であって：
   製造プロセス、ＢＩＯＳプロセス又はＯＳ−ＰＭプロセスの何れかから前記操作値を受け取るステップ；
   メモリ素子に前記操作値を格納するステップ；
   前記メモリ素子から前記操作値を取り出すステップ；及び
   前記操作値から前記省電力パラメータを推定するステップ；
   をさらに有する方法。
5. 請求項３に記載の方法であって：
   前記構成要素のセルフテストに従って前記操作値を評価するステップ；
   メモリ素子に前記操作値を格納するステップ；
   前記メモリ素子から前記操作値を取り出すステップ；及び
   前記操作値から前記省電力パラメータを推定するステップ；
   をさらに有する方法。
6. 請求項１に記載の方法であって：
   前記構成要素のセルフテストに従って前記省電力パラメータを評価するステップ；及び
   メモリ素子に前記省電力パラメータを格納するステップ；
   をさらに有する方法。
7. 請求項１に記載の方法であって、前記電圧を低下させる前記ステップが：
   前記省電力パラメータについての制御値を決定するステップ；及び
   前記電圧を低下させるために前記電圧調整器に前記制御値を与えるステップ；
   をさらに有する、ところの方法。
8. 請求項１に記載の方法であって、前記通知を受け取る前記ステップが前記構成要素がオフ状態に入ることの通知を受け取ることを含み、且つ前記省電力パラメータが最小持続可能電圧を含む、ところの方法。
9. 請求項１に記載の方法であって、前記通知を受け取る前記ステップが前記構成要素がアイドリング状態に入ることの通知を受け取ることを含み、且つ前記省電力パラメータが最小動作電圧を含む、ところの方法。
10. 請求項１に記載の方法であって、低下させる前記ステップが前記電圧調整器からのフィードバック信号に基づいて前記電圧を低下させることを有する、ところの方法。
11. 請求項１に記載の方法であって、印加する前記ステップが中央演算処理ユニットにコア電圧を印加することを有する、ところの方法。
12. 電圧調整器からの電圧を計算システムの構成要素に印加し、且つ前記構成要素に専用の省電力パラメータに基づいて前記電圧を低下させる制御器；及び
    省電力事象の通知を受け取り且つ前記通知に基づいて前記省電力パラメータを選択する多重化ロジック；
    を有し、
    前記構成要素の劣化に基づいて前記省電力パラメータを変更する、
    装置。
13. メモリ素子をさらに有する請求項１２に記載の装置であって、製造プロセス、ＢＩＯＳプロセス又はＯＳ−ＰＭプロセスの何れかから前記省電力パラメータを受け取り、且つ前記メモリ素子に前記省電力パラメータを格納する装置。
14. 請求項１２に記載の装置であって、１つ又は複数の操作値に基づいて前記省電力パラメータを計算する計算ロジックをさらに有する装置。
15. メモリ素子をさらに有する請求項１４に記載の装置であって、当該装置が製造プロセス、ＢＩＯＳプロセス又はＯＳ−ＰＭプロセスの何れかから前記操作値を受け取り且つ前記メモリ素子に前記操作値を格納し、前記計算ロジックが前記メモリ素子から前記操作値を取り出し且つ前記操作値から前記省電力パラメータを推定する、ところの装置。
16. 請求項１４に記載の装置であって：
    前記構成要素のセルフテストに従って前記操作値を評価する検査ロジック；及び
    メモリ素子；
    をさらに有し、
    当該装置が前記メモリ素子に前記操作値を格納し、前記計算ロジックが前記メモリ素子から前記操作値を取り出し、且つ前記操作値から前記省電力パラメータを推定する、
    ところの装置。
17. 請求項１２に記載の装置であって：
    前記構成要素のセルフテストに従って前記省電力パラメータを評価する検査ロジック；及び
    当該装置が前記省電力パラメータを格納するメモリ素子；
    をさらに有する装置。
18. 請求項１２に記載の装置であって、前記多重化ロジックが、前記省電力パラメータについての制御値を決定し、且つ前記電圧を低下させるために前記電圧調整器に前記制御値を与える、ところの装置。
19. 請求項１２に記載の装置であって、前記省電力事象が前記構成要素がオフ状態に入ることを含み、且つ前記省電力パラメータが最小持続可能電圧を含む、ところの装置。
20. 請求項１２に記載の装置であって、前記省電力事象が前記構成要素がアイドリング状態に入ることを含み、且つ前記省電力パラメータが最小動作電圧を含む、ところの装置。
21. 電源系；
    ＣＰＵ；及び
    前記電源系及び前記ＣＰＵに結合された電圧調整器であり、該電圧調整器からのコア電圧を前記ＣＰＵに印加し、且つ前記ＣＰＵに専用の省電力パラメータに基づいて前記電圧を低下させる制御器を有する電圧調整器；
    を有するシステムであって、
    前記ＣＰＵは、省電力事象の通知を受け取り且つ前記通知に基づいて前記省電力パラメータを選択する多重化ロジックを有し、且つ当該システムは前記ＣＰＵの劣化に基づいて前記省電力パラメータを変更する、
    システム。
22. 請求項２１に記載のシステムであって、前記ＣＰＵが、メモリ素子をさらに有し、製造プロセス、ＢＩＯＳプロセス又はＯＳ−ＰＭプロセスの何れかから前記省電力パラメータを受け取り、且つ前記メモリ素子に前記省電力パラメータを格納する、ところのシステム。
23. 請求項２１に記載のシステムであって、前記ＣＰＵが、１つ又は複数の操作値に基づいて前記省電力パラメータを計算する計算ロジックをさらに有する、ところのシステム。
24. メモリ素子をさらに有する請求項２３に記載のシステムであって、前記ＣＰＵが、製造プロセス、ＢＩＯＳプロセス又はＯＳ−ＰＭプロセスの少なくとも１つから前記操作値を受け取り且つ前記メモリ素子に前記操作値を格納し、前記計算ロジックが前記メモリ素子から前記操作値を取り出し且つ前記操作値から前記省電力パラメータを推定する、ところのシステム。
25. 請求項２２に記載のシステムであって、前記ＣＰＵが：
    該ＣＰＵのセルフテストに従って前記操作値を評価する検査ロジック；及び
    メモリ素子；
    をさらに有し、
    前記ＣＰＵが前記メモリ素子に前記操作値を格納し、前記計算ロジックが前記メモリ素子から前記操作値を取り出し、且つ前記操作値から前記省電力パラメータを推定する、
    ところのシステム。
26. 請求項２１に記載のシステムであって、前記ＣＰＵが：
    該ＣＰＵのセルフテストに従って前記省電力パラメータを評価する検査ロジック；及び
    該ＣＰＵが前記省電力パラメータを格納するメモリ素子；
    をさらに有する、ところのシステム。
27. 請求項２１に記載のシステムであって、前記省電力事象が前記ＣＰＵがオフ状態に入ることを含み、且つ前記省電力パラメータが最小持続可能電圧を含む、ところのシステム。
28. 請求項２１に記載のシステムであって、前記省電力事象が前記ＣＰＵがアイドリング状態に入ることを含み、且つ前記省電力パラメータが最小動作電圧を含む、ところのシステム。
29. 製造プロセス、ＢＩＯＳプロセス又はＯＳ−ＰＭプロセスの何れかから省電力パラメータを受け取るステップ；
    メモリ素子に前記省電力パラメータを格納するステップ；
    電圧調整器からの電圧を計算システムの構成要素に印加するステップ；
    省電力事象の通知を受け取るステップ；
    前記通知に基づいて前記省電力パラメータを選択するステップ；
    前記省電力パラメータについての制御値を決定するステップ；及び
    前記構成要素に専用の前記省電力パラメータに基づいて前記電圧を低下させるために、前記電圧調整器に前記制御値を与えるステップであり、前記電圧を低下させることが、前記構成要素の劣化に基づいて前記省電力パラメータを変更することを含む、ステップ；
    を有する方法。
30. 請求項２９に記載の方法であって、前記通知を受け取る前記ステップが前記構成要素がオフ状態に入ることの通知を受け取ることを含み、且つ前記省電力パラメータが最小持続可能電圧を含む、ところの方法。
31. 請求項２９に記載の方法であって、前記通知を受け取る前記ステップが前記構成要素がアイドリング状態に入ることの通知を受け取ることを含み、且つ前記省電力パラメータが最小動作電圧を含む、ところの方法。
32. 請求項２９に記載の方法であって、印加する前記ステップが中央演算処理ユニットにコア電圧を印加することを有する、ところの方法。

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