WO2012004863A1 - データ処理装置およびデータ処理システム - Google Patents

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WO2012004863A1
WO2012004863A1 PCT/JP2010/061521 JP2010061521W WO2012004863A1 WO 2012004863 A1 WO2012004863 A1 WO 2012004863A1 JP 2010061521 W JP2010061521 W JP 2010061521W WO 2012004863 A1 WO2012004863 A1 WO 2012004863A1
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power supply
central processing
clock
processing unit
data processing
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谷川　浩一
作川　守
友博 桜井
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ルネサスエレクトロニクス株式会社
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    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Definitions

  • the present invention relates to a data processing device, and more particularly, to a data processing device having a central processing unit and a data processing system using the data processing device.
  • Patent Document 1 As documents disclosing the technology for reducing power consumption, JP-A-7-28549 (Patent Document 1) and JP-A-11-134077 (Patent Document 2) can be cited.
  • Patent Document 2 As documents disclosing the technology for reducing power consumption, JP-A-7-28549 (Patent Document 1) and JP-A-11-134077 (Patent Document 2) can be cited.
  • the supply of a clock signal or power to a functional unit that does not need to be operated is stopped according to the operating state of the system and the data processing apparatus.
  • Patent Document 3 Japanese Patent Laid-Open No. 1-134616 is cited as a document disclosing a technique for switching a plurality of clock sources depending on the state.
  • An object of the present invention is to provide a data processing apparatus adopting a configuration and a control method capable of reducing power consumption, and a system equipped with the data processing apparatus.
  • the present invention provides a data processing apparatus, a central processing unit that can be set to a standby mode, a clock circuit that can generate a plurality of types of clock signals, a power supply voltage to the central processing unit, and a power supply voltage
  • a power supply circuit capable of switching the driving capability when supplying the central processing unit to a central processing unit and information for selecting a clock signal used when the central processing unit returns from the standby mode to the operation mode are stored.
  • the clock circuit selected based on the information stored in the storage unit is generated, and the drive capability of the power supply circuit is increased.
  • a control unit for setting the driving capability corresponding to the selected clock signal.
  • the present invention is a data processing system including a printed wiring board and a data processing device mounted on the printed wiring board.
  • the data processing device is configured to supply a central processing unit that can be set to a standby mode, a clock circuit that can generate a plurality of types of clock signals, a power supply voltage to the central processing unit, and a power supply voltage to the central processing unit.
  • a power supply circuit capable of switching the driving ability to a plurality of types, a storage unit for storing information for selecting a clock signal used when the central processing unit returns from the standby mode to the operation mode, and a standby for the central processing unit
  • the clock signal selected by the clock circuit is generated based on the information stored in the storage unit in response to the trigger signal to return from the mode to the operation mode, and the drive capability corresponding to the clock signal selected for the drive capability of the power supply circuit
  • a control unit to be set.
  • FIG. 3 is an operation waveform diagram of the data processing system according to the first embodiment.
  • 5 is a flowchart showing a schematic process executed by the data processing apparatus in process 1 of FIG. 4.
  • 5 is a flowchart showing a schematic process executed by the data processing apparatus in process 2 of FIG. 4.
  • 5 is a flowchart showing a schematic process executed by the data processing apparatus in process 3 of FIG. 4. It is a figure which shows the example of arrangement
  • FIG. 5 is an operation waveform diagram for explaining a case where switching of drive capability of a power supply circuit is executed in addition to clock switching described in FIG. 4. It is the figure which showed the main structures about a clock and power supply control among the structures of the data processor 2 of FIG. 2 in Embodiment 2.
  • FIG. It is the figure which showed an example of the setting content of the return clock source setting register.
  • FIG. 10 is an operation waveform diagram for illustrating an operation executed in the data processing apparatus of the second embodiment. It is a flowchart for demonstrating the process 1A performed at the time of timer interruption. It is a flowchart for demonstrating the process 3A performed at the time of interruption from SCIO. It is a flowchart for demonstrating the process 4 performed at the time of interruption from a voltage detection part.
  • the operating frequency of the clock signal supplied to the central processing unit (CPU) or the data processing device when the data processing device recovers from the low power consumption state next before it enters the low power consumption state is described.
  • the power to be supplied to the data processing device can be specified according to the operating frequency when the data processing device is restored from the low power consumption state next time.
  • FIG. 1 is a diagram illustrating an example of a data processing system having a data processing device.
  • a data processing system 1 includes a printed wiring board 18, a data processing device 2 mounted on the printed wiring board 18, a sensor 4, a communication unit 6, a timer 8, and a battery 12. Including.
  • An external power supply voltage Vext is supplied from the terminal 16 and supplied to the data processing device 2.
  • the data processing device 2 is also supplied with a voltage Vbat of the backup battery 12.
  • the battery 12 is charged by the diode 11 while the external power supply voltage Vext is supplied.
  • FIG. 2 is a schematic configuration diagram of a data processing apparatus having a central processing unit (CPU).
  • FIG. 2 shows functional units unique to the present invention in addition to a general microcomputer configuration.
  • a data processing device 2 includes a central processing unit CPU, a memory 22, a bus 21 for transferring data and addresses, a data transfer unit (direct memory access controller) DMAC, and an analog / digital conversion unit. It includes an ADC, an interrupt controller INTC, a serial communication unit SCIO, a low power consumption state machine STM, a clock circuit 26, a power supply circuit 24, and a storage unit 28.
  • the central processing unit CPU sequentially executes the programs stored in the memory 22 and controls the operation of the entire data processing unit 2.
  • the serial communication unit SCIO stores data input from the outside in the memory 22.
  • the analog / digital conversion unit ADC converts an analog signal input from the outside into a digital value and stores it in the memory 22.
  • the data transfer unit DMAC controls data transfer via the bus 21 when storing the digital data of the serial communication unit SCIO and the analog / digital conversion unit ADC in the memory 22.
  • the interrupt controller INTC receives an interrupt signal issued by an external or internal functional unit and issues an interrupt to the central processing unit CPU.
  • the central processing unit CPU performs processing according to the interrupt contents.
  • the clock circuit 26 generates an operation clock CLK of the data processing device 2 and supplies an operation clock having a frequency corresponding to each functional unit in the data processing device 2.
  • the low power consumption state machine STM is sent to the central processing unit CPU and other functional units when returning from the low power consumption state according to the contents of the return clock source setting register in the storage unit 28 set by the central processing unit CPU. Sets the frequency of the clock signal to be supplied. Further, the low power consumption state machine STM performs control to increase or decrease the power supplied from the power supply circuit 24 in accordance with the frequency of the clock signal CLK.
  • the sensor 4 generates an analog signal to be input to the analog / digital conversion unit ADC.
  • the communication unit 6 performs data communication control with the outside of the system via the terminal 14, and inputs data to the serial communication unit SCIO or receives data from the serial communication unit SCIO.
  • the timer 8 issues an interrupt signal to the data processing device 2 as the time set by the data processing device 2 elapses.
  • the voltage detection unit 10 When the external power supply voltage Vext applied from the terminal 16 falls below a predetermined threshold value, the voltage detection unit 10 operates the switch 25 to change the power source to the power supply circuit 24 from the external power supply voltage Vext to the battery. Switch to voltage Vbat.
  • FIG. 3 is a diagram showing a main configuration for clock and power control among the configurations of the data processing device 2 of FIG.
  • 3 mainly shows the low power consumption state machine STM, the storage unit 28, the clock circuit 26, and the power supply circuit 24.
  • the storage unit 28 includes a register group 30 for storing settings relating to clock selection and a register group 40 for controlling enable / disable of the oscillator.
  • the register group 30 stores a register 32 that stores a current clock source setting, a register 34 that stores a clock source setting at the time of return, a register 36 that stores a setting of a division ratio, and a frequency setting.
  • the register group 40 includes registers 41 to 45 respectively corresponding to the oscillator groups included in the clock circuit 26.
  • the clock circuit 26 includes a plurality of clock sources including a low-speed oscillator LOCO and a high-speed oscillator HOCO, a selector 66, and a frequency divider 68.
  • signals are appropriately converted by combinational circuits 52, 56, 58, 62, 64, 72 such as a decoder and an encoder.
  • the central processing unit CPU writes in the register 34 the setting of the clock source at the time of return. And if it changes to low power consumption mode, central processing unit CPU will stop operation
  • the low power consumption state machine STM receives a transition trigger TRIGS to the low power consumption mode and a return trigger TRIGR from the low power consumption mode.
  • the transition trigger TRIGS to the low power consumption mode is input, the low power consumption state machine STM outputs the power change trigger signal S1 to the power supply circuit 24 to reduce the power of the unnecessary power supply circuit.
  • the low power consumption state machine STM transmits a reload signal S2 to the register 32. Then, the data held in the register 34 in which the setting of the return clock source is stored is transferred to the register 32. Since the register 32 is reloaded with a value to be set in response to the return from the low power consumption mode, the power supply can be stopped during the low power consumption mode period. On the other hand, since the register 34 holds a necessary value after returning to the low power consumption mode, it is preferable to use a non-volatile storage element such as an MRAM for low power consumption. Of these, low power consumption can be achieved by using a low power consumption type transistor with low leakage current and continuing power supply.
  • the control signal S3 for starting the oscillator is transmitted.
  • the data in the registers 41 to 45 is rewritten so that the oscillation of the oscillator selected based on the control signal S3 is started.
  • the clock selection signal CSEL is also changed with the data update of the register 32, and the output of the activated oscillator is selected by the selector 66.
  • the control signal S3 is held in the register 61, and the clock switching completion signal S4 is input to the low power consumption state machine STM via the combinational circuit 62 in accordance with the data change in the register 61.
  • the selector 66 outputs the system clock SCLK selected according to the clock selection signal CSEL.
  • System clock SCLK is applied to frequency divider 68.
  • the frequency divider 68 determines the frequency division ratio based on the data set in the register 36.
  • the system clock SCLK is divided by this division ratio, and the clock CLK supplied to the central processing unit CPU is generated.
  • the frequency of the clock CLK is counted by the frequency counter 70, and the counted frequency is converted by the combinational circuit 72 into a control signal S5 for instructing the power supply circuit 24 to the power supply type and the power supply capability.
  • the power supply circuit 24 is changed to the driving capability in the low power consumption mode by the control signal S1 from the low power consumption state machine STM. Further, the power supply circuit 24 is changed to the driving capability immediately after returning from the low power consumption mode based on the setting of the register group 30. Further, the driving capability of the power supply circuit 24 after returning from the low power consumption mode is adjusted based on the actual clock frequency measured by the frequency counter 70.
  • the low power consumption state machine when returning from the low power consumption state, can be used without using the method of switching the clock by the central processing unit CPU after the central processing unit CPU is started up by the high speed clock.
  • the low-speed clock can be selected immediately after the return by the STM and the storage unit 28.
  • the clock signal is automatically selected according to the return trigger TRIGR from the low power consumption state, and the oscillator corresponding to the clock signal is automatically selected and started.
  • the supply capability of the power supply circuit 24 can be increased / decreased at an appropriate time without using the central processing unit CPU in order to cope with fluctuations in current consumption due to activation of the oscillator and switching to a high-speed clock source. Is also characteristic. Specifically, in consideration of the timing at which the oscillator starts oscillating from the time when the reload signal S2 is output, the control signal S1 is output to the power supply circuit 24 by that time, and the low power consumption state machine operates the power supply circuit 24. Adjust the startup start time of. Thereby, the operation of the data processing device 2 can be started in a state where the power supply circuit has an appropriate supply capability.
  • the program creator does not need to be aware of the timing difference between the clock switching and the power switching as compared with the case where the central processing unit CPU directly switches the supply capability of the power circuit 24.
  • the supply capability of the internal power after the return is controlled according to the frequency.
  • the clock frequency after recovery can be measured by a frequency counter 70 that operates with the clock of a built-in oscillator (LOCO, HOCO, etc.), and thereby the drive capability of the built-in power supply can be controlled.
  • LOCO built-in oscillator
  • FIG. 4 is an operation waveform diagram of the data processing system according to the first embodiment.
  • the data processing device 2 in the first period TP1, the data processing device 2 is started at a constant time interval by the timer 8 and repeatedly performs a predetermined process and then transitions to a low power consumption state. Yes.
  • the second period triggered by the occurrence of a predetermined event processing for responding to the event is performed.
  • the amount of power used is recorded (for example, processing time 0.1 seconds) every predetermined time (for example, 24 hours), and the amount of power used is sent to the power company every month.
  • processing is performed in a system that notifies (for example, processing time 1 second).
  • FIG. 5 is a flowchart showing a schematic process executed by the data processing apparatus in process 1 of FIG.
  • step S11 the interrupt controller INTC in FIG. 2 receives the interrupt signal from timer 8 in FIG.
  • the interrupt controller INTC outputs a low power consumption mode return trigger signal TRIGR to the low power consumption state machine STM of FIG. 3 according to the received interrupt signal (step S12). Further, in order to generate a clock for operating the low power consumption state machine STM, the low-speed oscillator LOCO is started to oscillate.
  • the low power consumption state machine STM reloads the setting of the return clock source setting register 34 to the current clock source setting register 32 (step S13). Thereby, the clock source is switched to the low-speed oscillator LOCO or the division ratio is switched in accordance with the setting of the return clock source setting register 34. Further, the register group 40 for setting the enable of the oscillator is rewritten. As a result, a supply clock to the central processing unit CPU using the low-speed oscillator LOCO as the original oscillation is generated.
  • step S14 the interrupt controller INTC sends an interrupt notification to the central processing unit CPU (step S14).
  • the central processing unit CPU performs processing A in step S15.
  • This process A is a process of a control program to be performed as a system during the process 1 of FIG. 4.
  • the process A is a recording process of power usage every 24 hours. That is, process 1 is a process in which clock source selection and switching processes are added before and after process A.
  • step S16 setting is made to select the low-speed oscillator LOCO as a clock source at the time of return from the next low power consumption state (step S16).
  • the return clock source setting register 34 is updated by the central processing unit CPU.
  • the data processing device 2 transitions again to the low power consumption state (step S17), and the control is shifted to the main routine waiting for the return trigger input (step S18).
  • the process 1 is executed and the process A is executed using the clock of the low-speed oscillator LOCO is repeated twice.
  • the process 2 is executed from time t7 to t10.
  • FIG. 6 is a flowchart showing a schematic process executed by the data processing apparatus in process 2 of FIG.
  • steps S21 to S25 the same processes as in steps S11 to S15 of FIG.
  • step S26 the processing is performed by the low-speed oscillator LOCO as the clock source in step S23, but then the setting for selecting the high-speed oscillator HOCO as the clock source at the time of recovery from the next low power consumption state is performed in step S26. Subsequently, a transition to the low power consumption state is executed (step S27). Control is then transferred to a main routine waiting for a return trigger input (step S28).
  • FIG. 7 is a flowchart showing a schematic process executed by the data processing apparatus in process 3 of FIG.
  • step S31 the interrupt controller INTC in FIG. 2 receives the interrupt signal from timer 8 in FIG.
  • the interrupt controller INTC outputs a low power consumption mode return trigger signal TRIGR to the low power consumption state machine STM of FIG. 3 according to the received interrupt signal (step S32).
  • step S11 of FIG. 5 the low-speed oscillator LOCO is started to oscillate in order to generate a clock for operating the low power consumption state machine STM.
  • the low power consumption state machine STM reloads the setting of the return clock source setting register 34 to the current clock source setting register 32. Thereby, the process of switching the clock source to the high-speed oscillator HOCO is executed in accordance with the setting of the return clock source setting register 34 (step S33). Accordingly, the register group 40 for setting the enable of the oscillator is rewritten, whereby the oscillation of the high-speed oscillator HOCO is started.
  • the interrupt controller INTC After waiting for the clock signal output from the high-speed oscillator HOCO to stabilize, the interrupt controller INTC sends an interrupt notification to the central processing unit CPU (step S34).
  • the central processing unit CPU performs process B of step S35.
  • This process B is a process of a control program to be performed as a system during the process 3 in FIG. 4.
  • the process is a summation of power consumption once a month and a transmission process to an electric power company. That is, the process 3 is a process in which clock source selection and switching processes are added before and after the process B.
  • step S36 a setting for selecting the low-speed oscillator LOCO as a clock source at the time of recovery from the next low power consumption state is performed.
  • step S37 the data processing device 2 transitions again to the low power consumption state (step S37), and the control is shifted to the main routine waiting for the return trigger input (step S38).
  • the time from the occurrence of an interrupt to the completion of the corresponding process may be relatively low-speed processing
  • the central processing unit CPU writes data specifying the low-speed oscillator LOCO in the return clock source setting register 34.
  • the frequency of the clock signal supplied to the central processing unit CPU or the entire data processing device becomes a low frequency (for example, 125 kHz), and the time until the corresponding processing is completed is relatively long. Can be reduced.
  • the central processing unit CPU uses the return clock source.
  • Data specifying the high-speed oscillator HOCO is written in the setting register 34. With this designation, the frequency of the clock signal CLK supplied to the entire central processing unit CPU or the data processing unit 2 becomes a high frequency (for example, 50 MHz) and power consumption increases, but the time until the corresponding processing is completed is increased. It can be shortened relatively.
  • the central processing unit CPU can specify whether to use the high-speed oscillator HOCO or the low-speed oscillator LOCO as a clock source when returning from the next low power consumption state, thereby using the low-speed oscillator LOCO.
  • the power consumption of the entire data processing apparatus can be reduced.
  • the power supply source capability may be switched together with the clock source switching.
  • the power supply wiring in the data processing device can be shortened compared to the case where power is supplied from one power supply circuit.
  • the power loss due to the resistance of the power supply wiring can be suppressed, and the power supply capability according to the operation state can be controlled by the number of power supply circuits to be operated.
  • FIG. 8 is a diagram illustrating an arrangement example of the power supply circuit (regulator) in the data processing apparatus.
  • the data processing device is formed on a semiconductor substrate 100.
  • the semiconductor substrate 100 includes a first region 101, a second region 102, a third region 103, and a fourth region 104.
  • the first region 101 is a region for arranging a plurality of external terminals, such as pad electrodes 120, related to input / output from / to the outside such as signals and power supplies.
  • the second region 102 is provided in contact with the first region 1.
  • the second region 102 is a region for arranging a buffer and a protection element related to input / output of a signal or a power supply to / from the outside of the semiconductor substrate 100.
  • the second region 102 is provided so as to go around the chip with a certain width. This constant width is substantially defined by the size of the buffer and the protection element related to input / output.
  • the third area 103 is an area for arranging internal circuits such as a CPU, a memory, and some peripheral circuits.
  • the internal circuit arranged in the third region 103 has an internal power supply voltage lower than a first power supply voltage (also simply referred to as an external power supply voltage) Vext as an external power supply voltage used for an interface between the semiconductor substrate 100 and the outside.
  • Vext a first power supply voltage
  • This is an internal circuit that operates at Vdd. The operation of this internal circuit is stopped in the low power consumption mode when no operation is required.
  • the fourth area 104 is an area in which internal circuits such as a low power consumption state machine STM, an interrupt controller INTC, and a low-speed oscillator LOCO are arranged. These circuits are internal circuits that operate at an internal power supply voltage Vdd lower than Vext, but the operation is maintained even in the low power consumption mode.
  • a plurality of regulators PG0 to PG7 are dispersedly arranged using the buffer and protection element non-arrangement portions of the second region 102.
  • the regulators PG0 to PG7 are included in the power supply circuit 24 as shown in FIG.
  • the second region 102 is a region in which buffers and protection elements related to input / output are exclusively arranged, and compared to the third region 103 and the fourth region 104, a gap where no element is arranged ( It is an area with many open spaces.
  • the regulator PG0 supplies power to the fourth region 104 in all periods in which power is supplied to the data processing device 2. This period includes a period during which the central processing unit CPU is in a standby state due to a low power consumption state.
  • the regulator PG0 supplies power to a functional unit that needs to operate even in a low power consumption state like the interrupt controller INTC.
  • the designated regulator among the regulators PG0 to PG7 operates, and the non-designated regulator stops operating.
  • FIG. 9 is an operation waveform diagram for explaining a case where switching of the driving capability of the power supply circuit is executed in addition to the clock switching described in FIG.
  • both the first period TP1 and the second period TP2 are states in which the central processing unit CPU is operating. Since there is a difference in the frequency of the supplied clock signal CLK, there is a difference in the power consumed by the data processing device 2. Therefore, the central processing unit CPU can specify the oscillator to be used when returning from the next low power consumption state, and can also specify the drive capability of the power supply circuit 24.
  • the designation of the power supply circuit 24 used in the first period TP1 only an odd-numbered regulator among the regulators PG1 to PG7 is used.
  • the state of the power supply circuit is shown as state P1 in FIG.
  • all the regulators PG1 to PG7 are used as designation of the power supply circuit 24 used in the second period TP2.
  • the state of the power supply circuit is shown as state P2 in FIG. Note that a state in which only the regulator PG0 is used and the regulators PG1 to PG7 are not used after transitioning to the low power consumption mode is shown as a state PS in FIG.
  • the low power consumption state machine STM reloads the data set in the return clock source setting register 34 to the register 32 that sets the current clock source when returning from the low power consumption mode, and sets the low-speed oscillator LOCO and the high-speed oscillator HOCO. Switch which clock source to use. Along with the switching of the clock source, the power supply change trigger signal S1 is output to the regulator to be used among the regulators PG1 to PG7, and the power supply circuit 24 is switched to the driving capability corresponding to the clock.
  • a register for designating a regulator to be used may be provided separately from the return clock source setting register 34, and the low power consumption state machine may output a power change trigger signal by referring to the register.
  • the power supply circuit 24 may be configured so that the drive capability of the power supply circuit 24 is switched. In this way, the CPU only needs to perform clock switching, and the load at the time of CPU software production is reduced.
  • the operating frequency and the amount of power to be supplied can be specified for each return condition when the data processing apparatus returns from the low power consumption state. That is, an example in which the return clock setting for each interrupt factor can be held will be described.
  • the low power consumption state machine STM is able to recover from the low power consumption state due to any cause (interrupt factor).
  • the clock source and power supply circuit to be used are determined in accordance with the state set to “1”. In the example of the power meter, if a regular event such as data accumulation and transmission once a month occurs, the central processing unit CPU can predict the occurrence, and the return clock source setting register 34 may be rewritten in advance. did it.
  • interrupt factors may occur at irregular or unexpected timings. For example, considering the case where a power failure occurs in the processing of the power meter described above, it is impossible for the central processing unit CPU to set the return clock source setting register 34 by predicting in advance that a power failure will occur.
  • FIG. 10 is a diagram showing a main configuration for clock and power supply control in the configuration of the data processing device 2 of FIG. 2 in the second embodiment.
  • the data processing apparatus of the second embodiment includes return clock source setting registers 34A to 34C instead of return clock source setting register 34 in the configuration shown in FIG.
  • Other parts of the configuration shown in FIG. 10 are the same as the configuration shown in FIG. 3 and have already been described. Therefore, description thereof will not be repeated.
  • the return clock source setting registers 34A to 34C are return clock source setting registers provided for each interrupt factor (or each interrupt factor group).
  • the interrupt controller INTC outputs a low power consumption mode return trigger signal TRIGR and notifies the generated interrupt factor to the low power consumption state machine STM.
  • the low power consumption state machine STM refers to any one of the return clock source setting registers 34A to 34C corresponding to the generated interrupt factor, and selects a clock source. When the clock source is selected, the regulator to be used is also selected.
  • the central processing unit CPU By providing a return clock source setting register for each interrupt factor, the central processing unit CPU only needs to set the return clock source setting registers 34A to 34C when the data processing device 2 is initially set. In other words, the central processing unit CPU does not have to perform register setting every time the CPU shifts to the low power consumption mode. Therefore, the code efficiency and execution efficiency of the program are improved.
  • FIG. 11 is a diagram illustrating an example of setting contents of the return clock source setting register.
  • FIG. 11 shows a case where interrupt factors are divided by an interrupt signal from the timer 8, an interrupt signal from the serial communication unit SCIO in the data processing device 2, and an interrupt signal from the voltage detection unit 10.
  • the register setting state is shown.
  • FIG. 11 shows a setting example of the return clock source setting register 34A.
  • data 0001 indicating a timer is set as an interrupt factor
  • data 0001 indicating a low-speed oscillator LOCO is set as a clock source specification
  • an odd number power supply is not used as a power supply specification
  • an even number power supply is used. Is set.
  • register 34B data 0010 indicating serial communication is set as an interrupt factor
  • data 0010 indicating high-speed oscillator HOCO is set as a clock source specification
  • both odd-numbered power supply and even-numbered power supply are used as power supply specification.
  • Data 11 to be shown is set.
  • FIG. 11 shows an example of setting the return clock source setting register 34C.
  • data 0100 indicating that the voltage detection unit has detected a power failure is set as an interrupt factor
  • data 0001 indicating the low-speed oscillator LOCO is set as a clock source specification
  • data 00 indicating battery drive is specified as a power supply specification. Is set.
  • FIG. 12 is an operation waveform diagram for explaining an operation executed in the data processing apparatus of the second embodiment.
  • the low power consumption state machine STM When returning from the low power consumption state by the interrupt signal from the timer as shown at times t1 and t4 in FIG. 12, the low power consumption state machine STM returns in response to the interrupt factor from the timer 8.
  • the low-speed oscillator LOCO is selected, and the power supply change trigger signal S1 is output to the odd-numbered regulators PG1, PG3, PG5, PG7.
  • the state of the power supply circuit is changed from the standby state PS to the state P1.
  • FIG. 13 is a flowchart for explaining the process 1A executed at the time of timer interruption.
  • step S111 the interrupt controller INTC in FIG. 2 receives the interrupt signal from timer 8 in FIG.
  • the interrupt controller INTC outputs a low power consumption mode return trigger signal TRIGR to the low power consumption state machine STM of FIG. 10 according to the received interrupt signal (step S112).
  • the low-speed oscillator LOCOS is oscillated in order to generate a clock for operating the low power consumption state machine STM, as described in step S12 of FIG.
  • the low power consumption state machine STM in FIG. 10 sets the return clock source setting register 34A to the current setting so that the clock source is switched to the low-speed oscillator LOCO in accordance with the setting of the return clock source setting register 34A.
  • the clock source setting register 32 is reloaded (step S113).
  • the register group 40 for setting the enable of the oscillator is rewritten. This starts the oscillation of the low-speed oscillator LOCO.
  • the low power consumption state machine STM outputs a power change trigger signal S1 to activate the odd-numbered regulators PG1, PG3, PG5, PG7.
  • step S114 After waiting for the clock signal output from the frequency divider to stabilize, the interrupt controller INTC sends an interrupt notification to the central processing unit CPU (step S114).
  • Central processing unit CPU performs processing A of step S115.
  • This process A is a process of a control program to be performed as a system during the process 1A of FIG. 12, for example, in the example of a power meter, is a process of recording power usage every 24 hours. That is, the process 1A is a process in which clock source selection and switching processes are added before and after the process A.
  • the data processing apparatus 2 after execution of the process A in step S115 transitions again to the low power consumption state (step S116), and the control is shifted to the main routine waiting for a return trigger input (step S117).
  • step S16 the setting for selecting the low-speed oscillator LOCO as the clock source at the time of recovery from the next low power consumption state is performed in step S16.
  • this processing is not necessary in the second embodiment. If the data corresponding to the clock selection for each interrupt factor is written once to the recovery clock source setting registers 34A to 34C when the system is first started, it is necessary to perform the writing every time the system recovers from the low power consumption state. There is no.
  • FIG. 14 is a flowchart for explaining the process 3A executed at the time of interruption from the SCIO.
  • This process 3A is a process executed at times t10 to t12 in FIG.
  • step S131 the interrupt controller INTC in FIG. 2 receives the interrupt signal from the SCIO in FIG.
  • the interrupt controller INTC outputs a low power consumption mode return trigger signal TRIGR to the low power consumption state machine STM of FIG. 10 according to the received interrupt signal (step S132).
  • the low power consumption state machine STM in FIG. 10 sets the return clock source setting register 34B to the current clock so that the clock source is switched to the high-speed oscillator HOCO in accordance with the setting of the return clock source setting register 34B.
  • the source setting register 32 is reloaded (step S133).
  • the register group 40 for setting the enable of the oscillator is rewritten. This starts the oscillation of the high-speed oscillator HOCO.
  • the machine STM refers to the return clock source setting register 34B corresponding to the interrupt factor from the serial communication unit SCIO, and selects the high-speed oscillator HOCO. At this time, in order to activate all of the regulators PG1 to PG7, the power supply change trigger signal S1 is output.
  • step S134 the interrupt controller INTC issues an interrupt notification to the central processing unit CPU (step S134).
  • Central processing unit CPU performs processing B of step S135.
  • This process B is a process of a control program to be performed as a system during the process 3A of FIG. 12, for example, in the example of a power meter, a monthly total of power consumption and a transmission process to an electric power company. That is, the process 3A is a process in which clock source selection and switching processes are added before and after the process B.
  • step S136 the data processing device 2 transitions again to the low power consumption state (step S136), and the control is shifted to the main routine waiting for the return trigger input (step S137).
  • FIG. 15 is a flowchart for explaining processing executed at the time of interruption from the voltage detection unit.
  • process 4 is started in step S ⁇ b> 141 in response to the generation of an internal interrupt signal from voltage detection unit 10 built in data processing device 2.
  • a voltage detection unit may be provided outside the data processing device 2 so that an interrupt signal from the voltage detection unit is received by the interrupt controller INTC of FIG.
  • the interrupt controller INTC outputs a low power consumption mode return trigger signal TRIGR to the low power consumption state machine STM of FIG. 10 according to the received internal interrupt signal (step S142).
  • the low power consumption state machine STM sets the recovery clock source setting register 34C so that the clock source is switched to the low-speed oscillator LOCO in accordance with the setting of the recovery clock source setting register 34C corresponding to the occurrence of a power failure.
  • the current clock source setting register 32 is reloaded (step S143).
  • the register group 40 for setting the enable of the oscillator is rewritten. This starts the oscillation of the low-speed oscillator LOCO.
  • the power supply circuit is switched to appropriate power consumption in response to the switching of the external power supply to the battery.
  • the low power consumption state machine STM outputs a power supply change trigger signal S1 to activate the odd-numbered regulators PG1, PG3, PG5, PG7.
  • the low power consumption state machine STM returns according to the interrupt factor from the voltage detection unit 10.
  • the low-speed oscillator LOCO is selected in response to switching of the external power supply to the battery, and a power change trigger signal is output to the power supply circuit.
  • the interrupt controller INTC After waiting for the clock signal output from the frequency divider to stabilize, the interrupt controller INTC sends an interrupt notification to the central processing unit CPU (step S144).
  • the central processing unit CPU performs process C of step S145.
  • the central processing unit CPU saves the information stored in the RAM in a nonvolatile memory (such as the flash memory 23) as the corresponding process C in such a case.
  • step S145 the data processing device 2 transitions again to the low power consumption state (step S146), and the control is shifted to the main routine waiting for a return trigger input (step S147). At this time, the data processing apparatus 2 is shut down until it waits for recovery from the power failure, or is shifted to a low power consumption state PS2 (time t9 to t11 in FIG. 12) in which the power consumption is lower than that in the standby mode.
  • the voltage detection unit 10 may perform initialization operations such as starting the supply of power and outputting a reset signal in response to the detection of the recovery from the power failure. .
  • the data processing device 2 supplies a power supply voltage to the central processing unit CPU that can be set in the standby mode, a clock circuit 26 that can generate a plurality of types of clock signals, and a power source.
  • a memory unit 28 for storing and a clock signal selected by the clock circuit based on information stored in the memory unit in response to a trigger signal for returning the central processing unit from the standby mode to the operation mode, And a low power consumption state machine STM which is a control unit for setting the driving capability to the driving capability corresponding to the selected clock signal.
  • the storage unit 28 stores a first register 32 that stores information for selecting the current clock signal, and a first register when returning from the standby mode to the operation mode. And a second register 34 to which the retained data is transferred.
  • the central processing unit CPU shifts from the operation mode to the standby mode, the central processing unit CPU writes data corresponding to the clock signal used at the next return to the second register.
  • the power supply circuit 24 when the power supply circuit 24 returns from the standby mode to the operation mode, the power supply circuit 24 switches the driving capability in accordance with the data transferred from the second register 34 to the first register 32.
  • the power supply circuit 24 of FIG. 3 uses the first control signal S1 determined according to the data transferred from the second register 34 to the first register 32 when returning from the standby mode to the operation mode.
  • the driving capability is determined based on the second control signal S5 output from the frequency counter 70 that counts the clock signal CLK output from the clock circuit 26.
  • the central processing unit CPU returns from the standby mode to the operation mode in response to the occurrence of a plurality of return factors such as a timer interrupt, a power failure, and an event.
  • the storage unit 28 includes a plurality of registers 34A-34C respectively corresponding to a plurality of return factors. Each of the plurality of registers 34A-34C outputs data for selecting a clock signal when a corresponding return factor occurs.
  • the present invention is the data processing system 1 shown in FIG. 1 and includes a printed wiring board 18 and a data processing device 2 mounted on the printed wiring board 18.

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Abstract

　データ処理装置（２）は、待機モードに設定可能な中央処理装置（ＣＰＵ）と、複数種類のクロック信号を発生可能なクロック回路（２６）と、中央処理装置に電源電圧を供給し、電源電圧を中央処理装置に供給する際の駆動能力を、複数種類に切替可能な電源回路（２４）と、中央処理装置が待機モードから作動モードに復帰する際に使用するクロック信号を選択するための情報を記憶する記憶部（２８）と、中央処理装置を待機モードから作動モードに復帰させるトリガ信号に応じて記憶部の記憶している情報に基づいてクロック回路に選択したクロック信号を発生させるとともに、電源回路の駆動能力を選択したクロック信号に対応する駆動能力に設定する制御部である低消費電力ステートマシン（ＳＴＭ）とを備える。

Description

データ処理装置およびデータ処理システム
　本発明は、データ処理装置に関し、特に、中央処理装置を有するデータ処理装置、および当該データ処理装置を用いたデータ処理システムに関する。
　現在、中央処理装置（ＣＰＵ）を有するデータ処理装置を搭載したシステムが増加している。またこのシステムの消費電力を低減させるために、システム自体の制御およびデータ処理装置自体の制御を当該データ処理装置が行なうようになってきている。
　低消費電力化の技術を開示する文献として、特開平７－２８５４９号公報（特許文献１）および特開平１１－１３４０７７号公報（特許文献２）が挙げられる。これらに開示された技術では、システムおよびデータ処理装置のその時々の動作状態に応じて、動作させる必要のない機能部に対してクロック信号や電源の供給を停止することが行なわれている。また複数のクロックソースを状態に応じて切換える技術を開示する文献として、特開平１-１３４６１６号公報（特許文献３）が挙げられる。
特開平７－２８５４９号公報 特開平１１－１３４０７７号公報 特開平１－１３４６１６号公報
　一部の携帯機器だけの話ではなく、ほとんどの製品で省エネルギーが求められるようになってきており、さらなる消費電力の低減が重要である。
　特開平７－２８５４９号公報（特許文献１）および特開平１１－１３４０７７号公報（特許文献２）に開示された技術を用いることにより、システムおよびデータ処理装置の消費電力をある程度は低減することが可能になる。しかし、さらに消費電力を低下させるためには、より一層細かい制御を行なう必要がある。
　本発明の目的は、消費電力の低減を可能とする構成および制御方法を採用したデータ処理装置と、それを搭載するシステムとを提供することである。
　この発明は、要約すると、データ処理装置であって、待機モードに設定可能な中央処理装置と、複数種類のクロック信号を発生可能なクロック回路と、中央処理装置に電源電圧を供給し、電源電圧を中央処理装置に供給する際の駆動能力を、複数種類に切り替え可能な電源回路と、中央処理装置が待機モードから作動モードに復帰する際に使用するクロック信号を選択するための情報を記憶する記憶部と、中央処理装置を待機モードから作動モードに復帰させるトリガ信号に応じて記憶部の記憶している情報に基づいてクロック回路に選択したクロック信号を発生させるとともに、電源回路の駆動能力を選択したクロック信号に対応する駆動能力に設定する制御部とを備える。
　この発明は、他の局面では、データ処理システムであって、プリント配線基板と、プリント配線基板に搭載されたデータ処理装置とを備える。データ処理装置は、待機モードに設定可能な中央処理装置と、複数種類のクロック信号を発生可能なクロック回路と、中央処理装置に電源電圧を供給し、電源電圧を中央処理装置に供給する際の駆動能力を、複数種類に切替可能な電源回路と、中央処理装置が待機モードから作動モードに復帰する際に使用するクロック信号を選択するための情報を記憶する記憶部と、中央処理装置を待機モードから作動モードに復帰させるトリガ信号に応じて記憶部の記憶している情報に基づいてクロック回路に選択したクロック信号を発生させるとともに、電源回路の駆動能力を選択したクロック信号に対応する駆動能力に設定する制御部とを含む。
　本発明によれば、必要な場合は高性能な処理を可能としつつ、待機モードから作動モードに復帰する際の不要な電力を低減できる。
データ処理装置を有するデータ処理システムの一例を示した図である。 中央処理装置（ＣＰＵ）を有するデータ処理装置の概略構成図である。 図２のデータ処理装置２の構成のうちクロックおよび電源制御についての主要な構成を示した図である。 実施の形態１のデータ処理システムの動作波形図である。 図４の処理１においてデータ処理装置が実行する概略処理を示したフローチャートである。 図４の処理２においてデータ処理装置が実行する概略処理を示したフローチャートである。 図４の処理３においてデータ処理装置が実行する概略処理を示したフローチャートである。 データ処理装置内の電源回路の配置例を示す図である。 図４で説明したクロック切替に加えて電源回路の駆動能力の切替を実行した場合を説明するための動作波形図である。 実施の形態２における図２のデータ処理装置２の構成のうちクロックおよび電源制御についての主要な構成を示した図である。 復帰クロックソース設定レジスタの設定内容の一例を示した図である。 実施の形態２のデータ処理装置において実行される動作を説明するための動作波形図である。 タイマ割込時に実行される処理１Ａを説明するためのフローチャートである。 ＳＣＩＯからの割込時に実行される処理３Ａを説明するためのフローチャートである。 電圧検出部からの割込時に実行される処理４を説明するためのフローチャートである。
　以下、本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
　［実施の形態１］
　実施の形態１では、データ処理装置が低消費電力状態になる前に、次に低消費電力状態から復帰した際に、中央処理装置（ＣＰＵ）に供給するクロック信号の動作周波数、またはデータ処理装置全体に供給するクロック信号の動作周波数を、指定可能とする例を説明する。また、次回にデータ処理装置が低消費電力状態から復帰した際の動作周波数に応じて、データ処理装置に供給する電力を指定可能とすることについても説明する。
　図１は、データ処理装置を有するデータ処理システムの一例を示した図である。
　図１を参照して、データ処理システム１は、プリント配線基板１８と、プリント配線基板１８上に搭載されたデータ処理装置２と、センサ４と通信部６と、タイマ８と、バッテリ１２とを含む。端子１６から外部電源電圧Ｖｅｘｔが与えられデータ処理装置２に供給される。またデータ処理装置２にはバックアップ用のバッテリ１２の電圧Ｖｂａｔも供給される。バッテリ１２は外部電源電圧Ｖｅｘｔが供給されている間は、ダイオード１１によって充電されている。
　図２は、中央処理装置（ＣＰＵ）を有するデータ処理装置の概略構成図である。図２には一般的なマイクロコンピュータの構成に加えて、本願発明に特有の機能部を記載している。
　図２を参照して、データ処理装置２は、中央処理装置ＣＰＵと、メモリ２２と、データやアドレスを転送するバス２１と、データ転送部（ダイレクトメモリアクセスコントローラ）ＤＭＡＣと、アナログ・デジタル変換部ＡＤＣと、割込コントローラＩＮＴＣと、シリアル通信部ＳＣＩＯと、低消費電力ステートマシンＳＴＭと、クロック回路２６と、電源回路２４と、記憶部２８とを含む。
　中央処理装置ＣＰＵは、メモリ２２に格納されているプログラムを順次実行し、データ処理装置２全体の動作制御を行なう。シリアル通信部ＳＣＩＯは、外部から入力されたデータをメモリ２２に格納する。アナログ・デジタル変換部ＡＤＣは、外部から入力されたアナログ信号をデジタル値に変換し、メモリ２２に格納する。データ転送部ＤＭＡＣは、シリアル通信部ＳＣＩＯやアナログ・デジタル変換部ＡＤＣのデジタルデータをメモリ２２に格納する際に、バス２１を経由したデータ転送を制御する。
　割込コントローラＩＮＴＣは、外部または内部の機能部が発行する割込信号を受けて、中央処理装置ＣＰＵに対する割込を発行させる。中央処理装置ＣＰＵは割込内容に応じた処理を行なう。クロック回路２６は、データ処理装置２の動作クロックＣＬＫを発生させ、データ処理装置２内部の各機能部に応じた周波数の動作クロックを供給する。
　低消費電力ステートマシンＳＴＭは、中央処理装置ＣＰＵが設定した記憶部２８内部の復帰クロックソース設定レジスタの内容に応じて、低消費電力状態から復帰した際の中央処理装置ＣＰＵおよびその他の機能部へ供給するクロック信号の周波数設定を行なう。また、低消費電力ステートマシンＳＴＭは、クロック信号ＣＬＫの周波数に応じて、電源回路２４の供給する電力を増減させる制御を行なう。
　図１、図２を参照して、センサ４は、アナログ・デジタル変換部ＡＤＣに入力されるアナログ信号を生成する。通信部６は、端子１４を経由してシステム外部とのデータ通信制御を行い、データをシリアル通信部ＳＣＩＯに入力しまたはシリアル通信部ＳＣＩＯからデータを受領する。またタイマ８は、データ処理装置２の設定する時間の経過に応じてデータ処理装置２に対して割込信号を発行する。
　電圧検出部１０は、端子１６から与えられる外部電源電圧Ｖｅｘｔが所定のしきい値よりも低下した場合には、スイッチ２５を操作して、電源回路２４への電源ソースを外部電源電圧Ｖｅｘｔからバッテリ電圧Ｖｂａｔに切替える。
　図３は、図２のデータ処理装置２の構成のうちクロックおよび電源制御についての主要な構成を示した図である。
　図３には、低消費電力ステートマシンＳＴＭと、記憶部２８と、クロック回路２６と電源回路２４とが主として示されている。
　記憶部２８は、クロック選択に関する設定を記憶するためのレジスタ群３０と、発振器のイネーブル／ディスエーブルを制御するためのレジスタ群４０とを含む。レジスタ群３０は、現在のクロックソースの設定を記憶するレジスタ３２と、復帰時のクロックソースの設定を記憶するレジスタ３４と、分周比の設定を記憶するレジスタ３６と、周波数の設定を記憶するレジスタ３８とを含む。レジスタ群４０は、クロック回路２６に含まれる発振器群にそれぞれ対応するレジスタ４１～４５を含む。
　クロック回路２６は、低速発振器ＬＯＣＯ、高速発振器ＨＯＣＯを含む複数のクロックソースと、セレクタ６６と、分周器６８とを含む。
　他に、デコーダ、エンコーダ等の組合せ回路５２，５６，５８，６２，６４，７２により適宜信号の変換がされている。
　中央処理装置ＣＰＵは、レジスタ３４に復帰時のクロックソースの設定を書込んでおく。そして低消費電力モードに遷移すると中央処理装置ＣＰＵは動作を停止する。
　低消費電力ステートマシンＳＴＭは、低消費電力モードへの遷移トリガＴＲＩＧＳと、低消費電力モードからの復帰トリガＴＲＩＧＲとを受ける。低消費電力モードへの遷移トリガＴＲＩＧＳが入力されると、低消費電力ステートマシンＳＴＭは、電源変更トリガ信号Ｓ１を電源回路２４に出力して不要な電源回路の電力を低減させる。
　低消費電力モードからの復帰トリガＴＲＩＧＲが入力されると低消費電力ステートマシンＳＴＭはレジスタ３２にリロード（ｒｅｌｏａｄ）信号Ｓ２を送信する。すると、復帰クロックソースの設定が記憶されているレジスタ３４の保持データがレジスタ３２に転送される。レジスタ３２は低消費電力モードからの復帰に応じて設定すべき値がリロードされることから、低消費電力モード期間中は電力供給を停止可能である。一方でレジスタ３４は低消費電力モード復帰後に必要とする値を保持するため、ＭＲＡＭ等の不揮発性の記憶素子を使用することが低消費電力化に好適であるが、データ処理装置を構成するトランジスタのうちリーク電流の少ない低消費電力型のトランジスタを使用して電力供給を継続することでの低消費電力化も可能である。
　更新されたレジスタ３２のデータに基づいて、発振器をスタートさせる制御信号Ｓ３が送信される。制御信号Ｓ３に基づいて選択された発振器の発振が開始されるように、レジスタ４１～４５のデータが書き換えられる。これに並行してクロック選択信号ＣＳＥＬもレジスタ３２のデータ更新に伴って変更され、活性化された発振器の出力がセレクタ６６で選択される。また、制御信号Ｓ３はレジスタ６１に保持され、レジスタ６１のデータ変更に応じて組合せ回路６２を経由してクロック切替完了信号Ｓ４が低消費電力ステートマシンＳＴＭに入力される。
　セレクタ６６からは、クロック選択信号ＣＳＥＬに応じて選択されたシステムクロックＳＣＬＫが出力される。システムクロックＳＣＬＫは分周器６８に与えられる。分周器６８は、レジスタ３６に設定されているデータに基づいて分周比が決定される。この分周比でシステムクロックＳＣＬＫが分周され、中央処理装置ＣＰＵに供給されるクロックＣＬＫが発生される。クロックＣＬＫは周波数カウンタ７０によって周波数がカウントされており、カウントされた周波数は、組合せ回路７２によって電源回路２４に対して電源種類と電源能力を指示するための制御信号Ｓ５に変換される。
　電源回路２４は、低消費電力ステートマシンＳＴＭからの制御信号Ｓ１によって低消費電力モード時の駆動能力に変更される。また電源回路２４は、レジスタ群３０の設定に基づいて低消費電力モードから復帰する直後の駆動能力に変更される。さらに、電源回路２４は、周波数カウンタ７０で計測された実際のクロック周波数に基づいて低消費電力モードから復帰した後の駆動能力が調整される。
　低消費電力モードからの復帰時には、クロック周波数の選択方法としてまず高速クロックを選択して中央処理装置ＣＰＵを立ち上げる方法も考えられる。この場合、中央処理装置ＣＰＵが起動完了してから中央処理装置ＣＰＵが内部プログラムや周囲状況に応じて使用するクロックを変更することができる。しかし実施の形態１では、低消費電力状態から復帰する際に、高速クロックで中央処理装置ＣＰＵが立ち上がってからその中央処理装置ＣＰＵによってクロック切替を行なう方法によらなくても、低消費電力ステートマシンＳＴＭと記憶部２８によって復帰直後から低速クロックを選択可能である。
　このため、高速動作が不要な場合に低消費電力モードからの復帰直後の消費電力を低減させることができる。
　さらに、低消費電力状態からの復帰トリガＴＲＩＧＲに応じて自動的にクロック信号が選択されるとともに、そのクロック信号に対応した発振器が自動的に選択され起動される点も特徴的である。また、その発振器の起動や高速クロックソースへの切替えによる消費電流の変動に対応可能とするために、中央処理装置ＣＰＵを介さずに電源回路２４の供給能力を適切な時期に増減させることができることも特徴的である。具体的には、リロード信号Ｓ２を出力する時点から発振器が発振を開始するタイミングを考慮して、それまでに電源回路２４に制御信号Ｓ１を出力するようにして低消費電力ステートマシンが電源回路２４の起動開始時間を調整しておく。これにより、適切な供給能力の電源回路となった状態でデータ処理装置２の動作を開始させることができる。
　この場合、中央処理装置ＣＰＵが直接的に電源回路２４の供給能力の切替を実行する場合に比べて、クロック切替と電源切替とのタイミング差にプログラム作成者が気をつかわなくてもよい。
　さらに、中央処理装置ＣＰＵを介してレジスタを変更することにより、ユーザが復帰後クロックの周波数や電源の駆動能力を設定すると、その周波数に応じて復帰後の内蔵電源の供給能力が制御される。また、復帰後のクロック周波数を内蔵発振器（ＬＯＣＯ、ＨＯＣＯなど）のクロックで動作する周波数カウンタ７０によって測定し、それによって内蔵電源の駆動能力を制御することが可能な点も特徴的である。
　図４は、実施の形態１のデータ処理システムの動作波形図である。
　図１、図４を参照して、第１の期間ＴＰ１では、データ処理装置２がタイマ８により一定時間間隔で起動し、所定の処理を行った後に低消費電力状態に遷移することを繰返している。また、所定のイベントが生じたことを契機とする第２の期間においては、そのイベントに対応するための処理が行われる。
　たとえば、電力メータに用いられるデータ処理であって、所定時間（たとえば２４時間）毎に電力使用量を記録（たとえば処理時間０．１秒）しておき、月毎に使用電力量を電力会社へ通知（たとえば処理時間１秒）するようなシステムにおいて、このような処理が行なわれている。
　図５は、図４の処理１においてデータ処理装置が実行する概略処理を示したフローチャートである。
　図５を参照して、処理１が開始されると、ステップＳ１１において、図１のタイマ８からの割込信号を図２の割込コントローラＩＮＴＣが受信する。割込コントローラＩＮＴＣは、受信した割込信号に応じて、図３の低消費電力ステートマシンＳＴＭに低消費電力モード復帰トリガ信号ＴＲＩＧＲを出力する（ステップＳ１２）。また低消費電力ステートマシンＳＴＭが動作するためのクロックを発生させるために、低速発振器ＬＯＣＯを発振開始させる。
　低消費電力ステートマシンＳＴＭは復帰クロックソース設定レジスタ３４の設定を現在のクロックソース設定レジスタ３２にリロードさせる（ステップＳ１３）。これにより、復帰クロックソース設定レジスタ３４の設定に合わせて、クロックソースを低速発振器ＬＯＣＯへ切替が行なわれ、または分周比の切替が実行される。さらに、発振器のイネーブルを設定するレジスタ群４０が書き換えられる。これによって低速発振器ＬＯＣＯを原発振とする中央処理装置ＣＰＵへの供給クロックが生成される。
　分周器の出力するクロック信号の安定を待った後、割込コントローラＩＮＴＣは中央処理装置ＣＰＵに割込通知を行なう（ステップＳ１４）。中央処理装置ＣＰＵはステップＳ１５の処理Ａを行なう。この処理Ａは、図４の処理１の間にシステムとして行なうべき制御プログラムの処理であり、たとえば電力メータの例では２４時間ごとの電力使用量の記録処理である。すなわち、処理１は、処理Ａの前後にクロックソースの選択、切替処理が付加された処理である。
　続いて次の低消費電力状態からの復帰の際のクロックソースとして低速発振器ＬＯＣＯを選択する設定が行なわれる（ステップＳ１６）。このとき、復帰クロックソース設定レジスタ３４が中央処理装置ＣＰＵによって更新される。その後データ処理装置２は、再度低消費電力状態に遷移し（ステップＳ１７）、復帰トリガ入力を待つメインルーチンに制御が移される（ステップＳ１８）。
　図４の時刻ｔ１～ｔ７では、この処理１が実行され低速発振器ＬＯＣＯのクロックを使用して処理Ａが実行されることが２度繰返されている。これに対し、同じ低速発振器ＬＯＣＯを選択する場合であっても、時刻ｔ７～ｔ１０では処理２が実行される。
　図６は、図４の処理２においてデータ処理装置が実行する概略処理を示したフローチャートである。
　図６を参照して、ステップＳ２１～Ｓ２５においては、図５のステップＳ１１～Ｓ１５とそれぞれ同様な処理が実行されるため、説明は繰返さない。
　図６では、ステップＳ２３でクロックソースとして低速発振器ＬＯＣＯで処理が行なわれるが、その後ステップＳ２６で次の低消費電力状態からの復帰の際のクロックソースとして高速発振器ＨＯＣＯを選択する設定が行なわれ、続いて、低消費電力状態への遷移が実行される（ステップＳ２７）。そして、制御は復帰トリガ入力を待つメインルーチンに移される（ステップＳ２８）。
　図７は、図４の処理３においてデータ処理装置が実行する概略処理を示したフローチャートである。
　図７を参照して、処理３が開始されると、ステップＳ３１において、図１のタイマ８からの割込信号を図２の割込コントローラＩＮＴＣが受信する。割込コントローラＩＮＴＣは、受信した割込信号に応じて、図３の低消費電力ステートマシンＳＴＭに低消費電力モード復帰トリガ信号ＴＲＩＧＲを出力する（ステップＳ３２）。また図５のステップＳ１１と同様に、低消費電力ステートマシンＳＴＭが動作するためのクロックを発生させるために、低速発振器ＬＯＣＯを発振開始させる。
　低消費電力ステートマシンＳＴＭは、復帰クロックソース設定レジスタ３４の設定を現在のクロックソース設定レジスタ３２にリロードさせる。これにより、復帰クロックソース設定レジスタ３４の設定に合わせて、クロックソースを高速発振器ＨＯＣＯへ切替える処理が実行される（ステップＳ３３）。応じて発振器のイネーブルを設定するレジスタ群４０が書き換えられ、これによって高速発振器ＨＯＣＯの発振が開始される。
　高速発振器ＨＯＣＯの出力するクロック信号の安定を待った後、割込コントローラＩＮＴＣは中央処理装置ＣＰＵに割込通知を行なう（ステップＳ３４）。中央処理装置ＣＰＵはステップＳ３５の処理Ｂを行なう。この処理Ｂは、図４の処理３の間にシステムとして行なうべき制御プログラムの処理であり、たとえば電力メータの例では月１回の電力使用量の集計および電力会社への送信処理である。すなわち、処理３は、処理Ｂの前後にクロックソースの選択、切替処理が付加された処理である。
　続いて次の低消費電力状態からの復帰の際のクロックソースとして低速発振器ＬＯＣＯを選択する設定が行なわれる（ステップＳ３６）。その後データ処理装置２は、再度低消費電力状態に遷移し（ステップＳ３７）、復帰トリガ入力を待つメインルーチンに制御が移される（ステップＳ３８）。
　割込発生から対応処理を完了するまでの時間（図５のステップＳ１１～ステップＳ１７、図６のステップＳ２１～ステップＳ２７)が比較的低速の処理で良い第１の期間ＴＰ１（図４）の場合、中央処理装置ＣＰＵは復帰クロックソース設定レジスタ３４に低速発振器ＬＯＣＯを指定するデータを書込む。かかる指定により、中央処理装置ＣＰＵまたはデータ処理装置全体に供給されるクロック信号の周波数は低周波数（たとえば１２５ｋＨｚ）となり、対応処理を完了するまでの時間は相対的に長時間化するが、消費電力は低減することが可能となる。
　一方で第２の期間では割込発生から対応処理を完了するまでの時間（図７のステップＳ３１～ステップＳ３７）は比較的高速に処理をする必要があるため、中央処理装置ＣＰＵは復帰クロックソース設定レジスタ３４に高速発振器ＨＯＣＯを指定するデータを書込む。かかる指定により、中央処理装置ＣＰＵまたはデータ処理装置２の全体に供給されるクロック信号ＣＬＫの周波数は高周波数（たとえば、５０ＭＨｚ）となり、消費電力は増大するが、対応処理を完了するまでの時間を相対的に短縮することができる。
　このように中央処理装置ＣＰＵが、次の低消費電力状態からの復帰時のクロックソースとして高速発振器ＨＯＣＯまたは低速発振器ＬＯＣＯのどちらを使用するかを指定可能とすることにより、低速発振器ＬＯＣＯを使用している期間が増加することで、データ処理装置全体としての低消費電力化を図ることができる。
　［電力供給源の選択］
　実施の形態１では、さらに電力供給源の能力切替をクロックソースの切替に併せて行なってもよい。
　データ処理装置内に電源回路を分散して複数配置することにより、１個の電源回路から電力供給を行なう場合に比べて、データ処理装置内の電源供給配線を短くすることができる。電源供給配線が持つ抵抗による電力損失を抑えることができ、また動作状態に応じた電源供給能力を、動作させる電源回路の数により制御できる。
　図８は、データ処理装置内の電源回路(レギュレータ)の配置例を示す図である。
　図８を参照して、データ処理装置は、半導体基板１００上に形成される。半導体基板１００は、第１の領域１０１と、第２の領域１０２と第３の領域１０３と、第４の領域１０４とを含む。
　第１の領域１０１は、信号や電源などその外部との入出力に関係する複数個の外部端子、たとえばパッド電極１２０を配置するための領域である。第２の領域１０２は、前記第１の領域１に接して設けられる。第２の領域１０２は、半導体基板１００の外部との間で信号または電源を入出力するのに関係するバッファおよび保護素子を配置するための領域である。第２の領域１０２は、一定の幅でチップ上を周回するように設けられている。この一定の幅は、入出力に関係するバッファおよび保護素子の大きさでほぼ規定される。
　第３の領域１０３は、内部回路、たとえばＣＰＵ、メモリおよび一部の周辺回路を配置するための領域である。第３の領域１０３に配置される内部回路は、半導体基板１００と外部との間のインターフェースに用いられる外部電源電圧としての第１の電源電圧（単に外部電源電圧とも称する）Ｖｅｘｔより低い内部電源電圧Ｖｄｄで動作する内部回路である。この内部回路は、動作の必要ない場合には低消費電力モードにおいて動作が停止される。第４の領域１０４は、内部回路、たとえば低消費電力ステートマシンＳＴＭ、割込コントローラＩＮＴＣ、低速発振器ＬＯＣＯなどが配置される領域である。これらの回路は、Ｖｅｘｔより低い内部電源電圧Ｖｄｄで動作する内部回路であるが、低消費電力モードでも動作が維持される。
　降圧電源回路のオンチップ化によるチップ占有面積の増加分を低減するため、第２の領域１０２のバッファおよび保護素子の非配置部分を利用して複数個のレギュレータＰＧ０～ＰＧ７が分散配置される。レギュレータＰＧ０～ＰＧ７は、図３で示されるように電源回路２４に含まれるものである。ここで第２の領域１０２は、入出力に関係するバッファや保護素子が専ら配置される領域であり、第３の領域１０３および第４の領域１０４と比べて、素子が配置されていない隙間（空地）の多い領域である。
　図示するレギュレータＰＧ０～ＰＧ７のうち、レギュレータＰＧ０は、データ処理装置２に電力が供給されている全ての期間において第４の領域１０４に電力供給を行なう。この期間は低消費電力状態となり中央処理装置ＣＰＵが待機状態となっている期間を含む。このレギュレータＰＧ０は、割込コントローラＩＮＴＣのように低消費電力状態であっても動作している必要のある機能部へ電力を供給する。低消費電力ステートマシンＳＴＭからの電源変更トリガ信号Ｓ１に基づいて、レギュレータＰＧ０～ＰＧ７のうち指定されたレギュレータが動作し、非指定のレギュレータは動作を停止する。
　図９は、図４で説明したクロック切替に加えて電源回路の駆動能力の切替を実行した場合を説明するための動作波形図である。
　図３、図９を参照して、第１の期間ＴＰ１と第２の期間ＴＰ２は、共に中央処理装置ＣＰＵが動作している状態であるが、中央処理装置ＣＰＵおよびデータ処理装置２の全体に供給されるクロック信号ＣＬＫの周波数に相違があるためにデータ処理装置２が消費する電力に差異が生じている。よって、中央処理装置ＣＰＵは、次回の低消費電力状態からの復帰時に使用する発振器を指定すると共に、電源回路２４の駆動能力をも指定可能とする。
　たとえば第１の期間ＴＰ１で使用する電源回路２４の指定としては、レギュレータＰＧ１～ＰＧ７のうちの奇数番のレギュレータのみを使用する。この電源回路の状態は図９に状態Ｐ１として示される。また、第２の期間ＴＰ２で使用する電源回路２４の指定としてはレギュレータＰＧ１～ＰＧ７を全て使用する。この電源回路の状態は図９に状態Ｐ２として示される。なお、低消費電力モードに遷移してレギュレータＰＧ０のみが使用され、レギュレータＰＧ１～ＰＧ７が不使用である状態は、図９に状態ＰＳとして示される。
　低消費電力ステートマシンＳＴＭは、復帰クロックソース設定レジスタ３４に設定されていたデータを低消費電力モードからの復帰時に現在のクロックソースを設定するレジスタ３２にリロードさせ、低速発振器ＬＯＣＯと高速発振器ＨＯＣＯのどちらを使用するかクロックソースを切替える。クロックソースの切替えと共に、レギュレータＰＧ１～ＰＧ７のうち使用するレギュレータに電源変更トリガ信号Ｓ１が出力されて、クロックに対応する駆動能力に電源回路２４が切替えられる。
　なお、復帰クロックソース設定レジスタ３４とは別に、使用するレギュレータを指定するレジスタを設け、低消費電力ステートマシンは当該レジスタを参照して電源変更トリガ信号を出力するようにしても良い。
　また、復帰直後の電源回路２４の駆動能力を電源変更トリガ信号Ｓ１によって設定するとともに、その後ＣＰＵによってクロックの切替えが行なわれた場合などには図３の周波数カウンタ７０で検出したクロック周波数に基づいて電源回路２４の駆動能力が切り替わるように電源回路２４を構成しても良い。このようにすれば、クロック切替えのみをＣＰＵが行なえばよく、ＣＰＵのソフト制作時の負荷が低減される。
　以上説明したように、復帰時のクロック周波数に対応させて電源回路の駆動能力も変更可能な構成とすることにより、電源回路における無駄な消費電力をさらに低減させることが可能となる。
　［実施の形態２］
　実施の形態１では、データ処理装置が低消費電力状態になる前に、次回に低消費電力状態から復帰した際の中央処理装置（ＣＰＵ）に供給するクロック信号、またはデータ処理装置全体に供給するクロック信号の動作周波数を指定可能とする例を説明した。またデータ処理装置が次回に低消費電力状態から復帰した際の動作周波数に応じて、データ処理装置に供給する電源回路の電力供給能力を指定可能とすることについても説明した。
　実施の形態２では、これに加えて、さらに、データ処理装置が低消費電力状態から復帰する際の復帰条件毎に、動作周波数および供給電力量を指定可能とする。すなわち、割込要因別の復帰時クロック設定を保持可能とする例を説明する。
　図４～図６に示した例においては、低消費電力ステートマシンＳＴＭは、どのような原因(割込要因)により低消費電力状態から復帰をした場合であっても、復帰クロックソース設定レジスタ３４に設定されている状態に応じて、使用するクロックソースおよび電源回路が決定される。電力メータの例では、１ヶ月に一度のデータ積算と送信という定期的なイベント発生であれば、中央処理装置ＣＰＵはその発生を予測でき、復帰クロックソース設定レジスタ３４を前もって書き替えておくことができた。
　しかしながら、不定期または不測のタイミングで割込要因が生じることも考えられる。たとえば、上述した電力メータの処理において停電が生じる場合を考えると、停電が生じることを中央処理装置ＣＰＵが事前に予測して復帰クロックソース設定レジスタ３４を設定することは不可能である。
　図１０は、実施の形態２における図２のデータ処理装置２の構成のうちクロックおよび電源制御についての主要な構成を示した図である。
　図１０を参照して、実施の形態２のデータ処理装置は、図３に示した構成において、復帰クロックソース設定レジスタ３４に変えて復帰クロックソース設定レジスタ３４Ａ～３４Ｃを含む。図１０に示す構成の他の部分は、図３に示した構成と同様であり、既に説明しているので説明は繰返さない。
　復帰クロックソース設定レジスタ３４Ａ～３４Ｃは、割込要因別(または割込要因のグループ別)に設けた復帰クロックソース設定レジスタである。割込コントローラＩＮＴＣは低消費電力モード復帰トリガ信号ＴＲＩＧＲを出力すると共に、発生した割込要因を低消費電力ステートマシンＳＴＭに通知する。低消費電力ステートマシンＳＴＭは、発生した割込要因に対応する復帰クロックソース設定レジスタ３４Ａ～３４Ｃのいずれかを参照し、クロックソースを選択する。クロックソースが選択されると、使用するレギュレータも選択される。
　割込要因毎に復帰クロックソース設定レジスタを設けることにより、中央処理装置ＣＰＵはデータ処理装置２の初期設定時にのみ復帰クロックソース設定レジスタ３４Ａ～３４Ｃを設定すれば済む。すなわち、中央処理装置ＣＰＵは低消費電力モードに移行するたびにレジスタ設定を行なわなくても良い。したがって、プログラムのコード効率や実行効率が向上する。
　図１１は、復帰クロックソース設定レジスタの設定内容の一例を示した図である。
　図１１には、タイマ８からの割込信号とデータ処理装置２内のシリアル通信部ＳＣＩＯからの割込信号、更に電圧検出部１０からの割込信号との夫々で割込要因を分けた場合のレジスタ設定状態が示されている。
　図１１の上段には、復帰クロックソース設定レジスタ３４Ａの設定例が示されている。レジスタ３４Ａには、割込要因としてタイマを示すデータ０００１が設定され、クロックソース指定として低速発振器ＬＯＣＯを示すデータ０００１が設定され、電源指定として奇数番電源を不使用とし偶数番電源を使用することを示すデータ０１が設定されている。
　図１１の中段には、復帰クロックソース設定レジスタ３４Ｂの設定例が示されている。レジスタ３４Ｂには、割込要因としてシリアル通信を示すデータ００１０が設定され、クロックソース指定として高速発振器ＨＯＣＯを示すデータ００１０が設定され、電源指定として奇数番電源、偶数番電源を共に使用することを示すデータ１１が設定されている。
　図１１の下段には、復帰クロックソース設定レジスタ３４Ｃの設定例が示されている。　レジスタ３４Ｃには、割込要因として電圧検出部が停電を検出したことを示すデータ０１００が設定され、クロックソース指定として低速発振器ＬＯＣＯを示すデータ０００１が設定され、電源指定としてバッテリ駆動を示すデータ００が設定されている。
　なお、図１－３および１０には図示していないが、端子に外部水晶振動子を接続し、これによる発振信号をクロックソースとして選択することも可能である。
　図１２は、実施の形態２のデータ処理装置において実行される動作を説明するための動作波形図である。
　図１２の時刻ｔ１、ｔ４に示すようにタイマからの割込信号により低消費電力状態から復帰をした場合においては、低消費電力ステートマシンＳＴＭは、タイマ８からの割込要因に対応して復帰クロックソース設定レジスタ３４Ａを参照し、低速発振器ＬＯＣＯを選択すると共に、奇数番のレギュレータＰＧ１、ＰＧ３，ＰＧ５，ＰＧ７に対して電源変更トリガ信号Ｓ１を出力する。電源回路の状態は、待機状態ＰＳから状態Ｐ１に変更される。
　図１３は、タイマ割込時に実行される処理１Ａを説明するためのフローチャートである。
　図１３を参照して、処理１Ａが開始されると、ステップＳ１１１において、図１のタイマ８からの割込信号を図２の割込コントローラＩＮＴＣが受信する。割込コントローラＩＮＴＣは、受信した割込信号に応じて、図１０の低消費電力ステートマシンＳＴＭに低消費電力モード復帰トリガ信号ＴＲＩＧＲを出力する（ステップＳ１１２）。また低消費電力ステートマシンＳＴＭが動作するクロックを発生させるために、低速発振器ＬＯＣＯを発振させることは、図５のステップＳ１２の説明と同様である。
　図１０の低消費電力ステートマシンＳＴＭは、復帰クロックソース設定レジスタ３４Ａの設定に合わせて、クロックソースの低速発振器ＬＯＣＯへの切替が実行されるように、復帰クロックソース設定レジスタ３４Ａの設定を現在のクロックソース設定レジスタ３２にリロードさせる（ステップＳ１１３）。これに応じて発振器のイネーブルを設定するレジスタ群４０が書き換えられる。これによって低速発振器ＬＯＣＯの発振が開始される。このとき同時に、低消費電力ステートマシンＳＴＭは、奇数番のレギュレータＰＧ１、ＰＧ３，ＰＧ５，ＰＧ７を起動するために電源変更トリガ信号Ｓ１を出力する。
　分周器の出力するクロック信号の安定を待った後、割込コントローラＩＮＴＣは中央処理装置ＣＰＵに割込通知を行なう（ステップＳ１１４）。中央処理装置ＣＰＵはステップＳ１１５の処理Ａを行なう。この処理Ａは、図１２の処理１Ａの間にシステムとして行なうべき制御プログラムの処理であり、たとえば電力メータの例では２４時間ごとの電力使用量の記録処理である。すなわち、処理１Ａは、処理Ａの前後にクロックソースの選択、切替処理が付加された処理である。ステップＳ１１５の処理Ａの実行後データ処理装置２は、再度低消費電力状態に遷移し（ステップＳ１１６）、制御は復帰トリガ入力を待つメインルーチンに移される（ステップＳ１１７）。
　なお、図５に示したフローチャートでは、ステップＳ１６において、次の低消費電力状態からの復帰の際のクロックソースとして低速発振器ＬＯＣＯを選択する設定が行なわれた。しかし、実施の形態２においてはこの処理は不要である。システムを最初に起動した際に、一度割込要因ごとのクロック選択に対応するデータを復帰クロックソース設定レジスタ３４Ａ～３４Ｃに書込んでおけば、低消費電力状態から復帰するごとに書き込みを行なう必要は無い。
　図１４は、ＳＣＩＯからの割込時に実行される処理３Ａを説明するためのフローチャートである。この処理３Ａは図１２の時刻ｔ１０～ｔ１２において実行される処理である。
　図１４を参照して、処理３Ａが開始されると、ステップＳ１３１において、図１のＳＣＩＯからの割込信号を図２の割込コントローラＩＮＴＣが受信する。割込コントローラＩＮＴＣは、受信した割込信号に応じて、図１０の低消費電力ステートマシンＳＴＭに低消費電力モード復帰トリガ信号ＴＲＩＧＲを出力する（ステップＳ１３２）。
　図１０の低消費電力ステートマシンＳＴＭは、復帰クロックソース設定レジスタ３４Ｂの設定に合わせて、高速発振器ＨＯＣＯへクロックソースの切替が実行されるように、復帰クロックソース設定レジスタ３４Ｂの設定を現在のクロックソース設定レジスタ３２にリロードさせる（ステップＳ１３３）。これに応じて発振器のイネーブルを設定するレジスタ群４０が書き換えられる。これによって高速発振器ＨＯＣＯの発振が開始される。
　すなわち、図１２の時刻ｔ１０において、図１の通信部６からの信号によりシリアル通信部ＳＣＩＯが割込信号を発生したことに応じて低消費電力状態から復帰をした場合においては、低消費電力ステートマシンＳＴＭは、シリアル通信部ＳＣＩＯからの割込要因に応じた復帰クロックソース設定レジスタ３４Ｂを参照し、高速発振器ＨＯＣＯを選択する。このとき、併せてレギュレータＰＧ１～ＰＧ７のすべてを起動させるために、電源変更トリガ信号Ｓ１を出力する。
　高速発振器ＨＯＣＯの出力するクロック信号の安定を待った後、割込コントローラＩＮＴＣは中央処理装置ＣＰＵに割込通知を行なう（ステップＳ１３４）。中央処理装置ＣＰＵはステップＳ１３５の処理Ｂを行なう。この処理Ｂは、図１２の処理３Ａの間にシステムとして行なうべき制御プログラムの処理であり、たとえば電力メータの例では月１回の電力使用量の集計および電力会社への送信処理である。すなわち、処理３Ａは、処理Ｂの前後にクロックソースの選択、切替処理が付加された処理である。
　その後データ処理装置２は、再度低消費電力状態に遷移し（ステップＳ１３６）、制御は復帰トリガ入力を待つメインルーチンに移される（ステップＳ１３７）。
　図１５は、電圧検出部からの割込時に実行される処理を説明するためのフローチャートである。
　図１５を参照して、処理４はステップＳ１４１において、データ処理装置２に内蔵された電圧検出部１０から内部割込信号の発生に応じて開始される。なお、データ処理装置２の外部に電圧検出部を設け、それからの割込信号を図２の割込コントローラＩＮＴＣが受信するようにしてもよい。
　割込コントローラＩＮＴＣは、受信した内部割込信号に応じて、図１０の低消費電力ステートマシンＳＴＭに低消費電力モード復帰トリガ信号ＴＲＩＧＲを出力する（ステップＳ１４２）。
　低消費電力ステートマシンＳＴＭは、停電発生に対応する復帰クロックソース設定レジスタ３４Ｃの設定に合わせて、クロックソースの低速発振器ＬＯＣＯへの切替が実行されるように、復帰クロックソース設定レジスタ３４Ｃの設定を現在のクロックソース設定レジスタ３２にリロードさせる（ステップＳ１４３）。これに応じて発振器のイネーブルを設定するレジスタ群４０が書き換えられる。これによって低速発振器ＬＯＣＯの発振が開始される。このとき同時に、外部供給電源がバッテリに切替わったことに対応させて、適切な消費電力に電源回路の切替えが行なわれる。具体的には、奇数番のみのレギュレータＰＧ１、ＰＧ３，ＰＧ５，ＰＧ７を起動するために低消費電力ステートマシンＳＴＭは、電源変更トリガ信号Ｓ１を出力する。
　すなわち、電圧検出部１０が停電の発生を検知したことに応じて低消費電力状態から復帰をする場合には、低消費電力ステートマシンＳＴＭは、電圧検出部１０からの割込要因に応じた復帰クロックソース設定レジスタ３４Ｃを参照し、外部供給電源がバッテリに切替わることに対応させて低速発振器ＬＯＣＯを選択すると共に、電源回路に対して電源変更トリガ信号を出力する。
　分周器の出力するクロック信号の安定を待った後、割込コントローラＩＮＴＣは中央処理装置ＣＰＵに割込通知を行なう（ステップＳ１４４）。中央処理装置ＣＰＵはステップＳ１４５の処理Ｃを行なう。中央処理装置ＣＰＵは、このような場合の対応処理Ｃとして、ＲＡＭに格納されている情報を不揮発性メモリ（フラッシュメモリ２３など）に退避させる。
　ステップＳ１４５の実行後データ処理装置２は、再度低消費電力状態に遷移し（ステップＳ１４６）、制御は復帰トリガ入力を待つメインルーチンに移される（ステップＳ１４７）。このとき、停電からの復旧を待つまでの間、データ処理装置２をシャットダウンするか、または待機モードより更に低消費電力になる低消費電力状態ＰＳ２（図１２の時刻ｔ９～ｔ１１）に遷移させる。
　なお、停電からの復帰の際は、電圧検出部１０が停電からの復旧を検出したことに応じて、データ処理装置２に電源供給の開始とリセット信号の出力等の初期化動作を行なえばよい。
　以上説明したように、実施の形態２では、実施の形態１の復帰直後の省電力効果に加えて、不定期に発生するイベントによって割込処理が行なわれる場合であっても、復帰直後の省電力効果を得ることができる。また中央処理装置ＣＰＵが低消費電力状態に移行するごとにクロック指定レジスタを書き換える必要が無くなり、プログラム作成時の負担が軽減されプログラムのコードも小さくできる。
　最後に、実施の形態１，２について、図面を再び参照して総括する。図２を参照して、データ処理装置２は、待機モードに設定可能な中央処理装置ＣＰＵと、複数種類のクロック信号を発生可能なクロック回路２６と、中央処理装置に電源電圧を供給し、電源電圧を中央処理装置に供給する際の駆動能力を、複数種類に切替可能な電源回路２４と、中央処理装置が待機モードから作動モードに復帰する際に使用するクロック信号を選択するための情報を記憶する記憶部２８と、中央処理装置を待機モードから作動モードに復帰させるトリガ信号に応じて記憶部の記憶している情報に基づいてクロック回路に選択したクロック信号を発生させるとともに、電源回路の駆動能力を選択したクロック信号に対応する駆動能力に設定する制御部である低消費電力ステートマシンＳＴＭとを備える。
　好ましくは、図３に示すように、記憶部２８は、現在のクロック信号を選択するための情報を記憶する第１のレジスタ３２と、待機モードから作動モードに復帰する際に第１のレジスタに保持データが転送される第２のレジスタ３４とを含む。中央処理装置ＣＰＵは、作動モードから待機モードに移行する際に第２のレジスタに次回の復帰時に使用するクロック信号に対応するデータを書込む。
　より好ましくは、図３において、電源回路２４は、待機モードから作動モードに復帰する際に、第２のレジスタ３４から第１のレジスタ３２に転送されたデータに応じて駆動能力を切替える。
　さらに好ましくは、図３の電源回路２４は、待機モードから作動モードに復帰する際に第２のレジスタ３４から第１のレジスタ３２に転送されたデータに応じて決定される第１の制御信号Ｓ１と、クロック回路２６の出力するクロック信号ＣＬＫをカウントする周波数カウンタ７０の出力する第２の制御信号Ｓ５とに基づいて、駆動能力を決定する。
　好ましくは、図１２に示すように中央処理装置ＣＰＵは、タイマ割込、停電発生、イベント発生などの複数の復帰要因の発生に応じて待機モードから作動モードに復帰する。図１０に示すように、記憶部２８は、複数の復帰要因にそれぞれ対応する複数のレジスタ３４Ａ－３４Ｃを含む。複数のレジスタ３４Ａ－３４Ｃの各々は、対応する復帰要因が発生した場合にクロック信号の選択を行なうためのデータを出力する。
　この発明は、他の局面では、図１に示すデータ処理システム１であって、プリント配線基板１８と、プリント配線基板１８に搭載されたデータ処理装置２とを備える。
　今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　１　データ処理システム、２　データ処理装置、４　センサ、６　通信部、８　タイマ、１０　電圧検出部、１１　ダイオード、１２　バッテリ、１４，１６　端子、１８　プリント配線基板、２１　バス、２２　メモリ、２３　フラッシュメモリ、２４　電源回路、２５　スイッチ、２６　クロック回路、２８　記憶部、３０，４０　レジスタ群、３２　クロックソース設定レジスタ、３４，３４Ａ～３４Ｃ　復帰クロックソース設定レジスタ、３６，３８，４１～４５　レジスタ、５２，５６，５８，６２，６４，７２　組合せ回路、６６　セレクタ、６８　分周器、７０　周波数カウンタ、１００　半導体チップ、１０１　第１の領域、１０２　第２の領域、１０３　第３の領域、１０４　第４の領域、１２０　パッド電極、ＡＤＣ　アナログ・デジタル変換部、ＣＰＵ　中央処理装置、ＤＭＡＣ　データ転送部、ＨＯＣＯ　高速発振器、ＩＮＴＣ　割込コントローラ、ＬＯＣＯ　低速発振器、ＰＧ０～ＰＧ７　レギュレータ、ＳＣＩＯ　シリアル通信部、ＳＴＭ　低消費電力ステートマシン。

Claims (6)

  1. 　待機モードに設定可能な中央処理装置（ＣＰＵ）と、
    　複数種類のクロック信号を発生可能なクロック回路（２６）と、
    　前記中央処理装置に電源電圧を供給し、前記電源電圧を前記中央処理装置に供給する際の駆動能力を、複数種類に切替可能な電源回路（２４）と、
    　前記中央処理装置が前記待機モードから作動モードに復帰する際に使用するクロック信号を選択するための情報を記憶する記憶部（２８）と、
    　前記中央処理装置を前記待機モードから前記作動モードに復帰させるトリガ信号に応じて前記記憶部の記憶している前記情報に基づいて前記クロック回路に選択したクロック信号を発生させるとともに、前記電源回路の駆動能力を前記選択したクロック信号に対応する駆動能力に設定する制御部（ＳＴＭ）とを備える、データ処理装置。
  2. 　前記記憶部（２８）は、
    　現在のクロック信号を選択するための情報を記憶する第１のレジスタ（３２）と、
    　前記待機モードから前記作動モードに復帰する際に前記第１のレジスタに保持データが転送される第２のレジスタ（３４）とを含み、
    　前記中央処理装置は、前記作動モードから前記待機モードに移行する際に前記第２のレジスタに次回の復帰時に使用するクロック信号に対応するデータを書込む、請求の範囲第１項に記載のデータ処理装置。
  3. 　前記電源回路（２４）は、前記待機モードから前記作動モードに復帰する際に、前記第２のレジスタ（３４）から前記第１のレジスタ（３２）に転送されたデータに応じて前記駆動能力を切替える、請求の範囲第２項に記載のデータ処理装置。
  4. 　前記電源回路（２４）は、前記待機モードから前記作動モードに復帰する際に前記第２のレジスタ（３４）から前記第１のレジスタ（３２）に転送されたデータに応じて決定される第１の制御信号と、前記クロック回路（２６）の出力するクロック信号をカウントする周波数カウンタの出力する第２の制御信号とに基づいて、前記駆動能力を決定する、請求の範囲第３項に記載のデータ処理装置。
  5. 　前記中央処理装置（ＣＰＵ）は、複数の復帰要因の発生に応じて前記待機モードから前記作動モードに復帰し、
    　前記記憶部（２８）は、
    　前記複数の復帰要因にそれぞれ対応する複数のレジスタ（３４Ａ－３４Ｃ）を含み、
    　前記複数のレジスタ（３４Ａ－３４Ｃ）の各々は、対応する復帰要因が発生した場合に前記クロック信号の選択を行なうためのデータを出力する、請求の範囲第１項に記載のデータ処理装置。
  6. 　データ処理システムであって、
    　プリント配線基板（１８）と、
    　前記プリント配線基板に搭載されたデータ処理装置（２）とを備え、
    　前記データ処理装置（２）は、
    　待機モードに設定可能な中央処理装置（ＣＰＵ）と、
    　複数種類のクロック信号を発生可能なクロック回路（２６）と、
    　前記中央処理装置に電源電圧を供給し、前記電源電圧を前記中央処理装置に供給する際の駆動能力を、複数種類に切替可能な電源回路（２４）と、
    　前記中央処理装置が前記待機モードから作動モードに復帰する際に使用するクロック信号を選択するための情報を記憶する記憶部（２８）と、
    　前記中央処理装置を前記待機モードから前記作動モードに復帰させるトリガ信号に応じて前記記憶部の記憶している前記情報に基づいて前記クロック回路に選択したクロック信号を発生させるとともに、前記電源回路の駆動能力を前記選択したクロック信号に対応する駆動能力に設定する制御部（ＳＴＭ）とを含む、データ処理システム。
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