JPH01284902A - プログラマブル・コントローラの伝送制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、プログラマブル・コントローラの伝送制御
装置の改良に関する。

（従来の技術） 第２図は、従来のプログラマブル・」ントローラのデー
タ伝送制ｔｉｌ装置の一例を示すブロック図である。

同図に示されるように、プログラマブル・コントローラ
１とデータ伝送制御装置ＣＣとの間には、これらの間で
データの入出力を行なう際に共有される１個の入出力メ
モリ２が設けられている。

ぞして、入出力メモリ２に対し、プログラマブル・コン
トローラ１あるいはデータ伝送制御装置側ＣＰＵ３のい
ずれがデータの入出力を行なうかについては、プログラ
マブル・コントローラ１からの入出力制御信号とデータ
伝送制御装置側ＣＰＵ３の入出力制御信号とを制御回路
４が適宜に調停Ｊることによって決定されでいる。

（発明が解決しようとげる課題） しかしながら、このよう４鷺従来のデータ伝送制御装置
ＣＣにあっては、入出力メ七り２が１個であることから
、プログラマブル・コントローラ１からのｆ−タ入出力
要求と、データ伝送制御装置側ＣＰＵ３からのデータ入
出力要求とが時間的に重なった場合には、必ずいずれか
の側の処理は他の側のデータ入出力処理が終了するまで
持たされることとなり、その結果、プログラマブル・コ
ントローラ１側においていわゆるサイクルタイムに遅れ
を生じたり、あるいはサイクルタイムが一定化しない等
の問題点が生ずる。

また、入出力メモリ２に対づるデータ入出力要求に関し
、ブ［Ｊグラマプル・ニ］ントローラ１あるいはデータ
伝送制御装置側ＣＰｔＪ３のいずれかに優先権を与える
と、例えばブ［Ｊグラマプル・コントローラ１にａ３い
てユーザ命令実行周期にさしかかり、入出力メモリ２に
対してデータの入出力を行なってい名品中に、データ伝
送制御装置側ＣＰＵ３が入出力メ七り２に対してデータ
の入出力を行なってしまうと、プログラマブル・コント
ローラ１から見た場合、シーケンス演算の１実行周期の
途中で入出力メモリ２の記憶内容が変更されてしまった
り、あ・るいはプログラマブル・コントローラ１のシー
ケンス演障によって完全に書換えが終了し′Ｃいない入
出力データが、そのままデータ伝送制御２１１装置側Ｃ
ＰＵ３を介して他のプログラマブル・コント［］−ラ１
等へと送られてしまい、いわゆるデータの同時性が確保
されないという問題が生ずる。

この発明の目的は、入出力メモリに対しデータの入出力
を行なう際に、プログラマブル・コントローラ側および
データ伝送制御装置側ＣＰＵのいずれにおいても侍ら時
間を生ずることがなく、しかもこの種のプログラマブル
・コントローラにおいて不可欠であるデータの同時性を
確保することができるプログラマブル・コントローラの
伝送制御装置を提供することにある。

［発明の構成］ 〈課題を解決覆るだめの手段） この発明は上記の目的を達成するために、プログラマブ
ル・コント［］−ラとの間で共有される少なくとも３個
以上の入出力メモリと、前記入出力メモリの１つを伝送
用メモリに固定して伝送処理を行ないつつ、残りの入出
力メモリの１つをプログラマブル・コントローラからの
読出用メモリに固定してその入力エリアのデータをプロ
グラマブル・コントローラに読出させ、かつ全入出力メ
モリから前記読出用メモリを除いた少なくとも２以上の
入出力メモリをプログラマブル・コントローラのユーザ
プログラム一巡実行単位で順次切換えつつ゛プログラマ
ブル・コントローラからの書込用メモリに指定してその
出力ニリアに対してプログラマブル・コントローラから
のデータを・書込ませる一連の処理を行なう手段と、伝
送用メモリの全部のデータに関する伝送処理が終了する
たびに、その時点で最新のプログラマブル・コントロー
ラのデータが書込まれている入出力メモリを新たな伝送
用メモリに固定するとともに、それまで伝送用メ［りで
あった入出力メモリを読出用メモリに固定しＣ前記一連
の処理を繰り返し行なわせる手段とを具備することを特
徴とするものである。

く作用） このような構成によれば、プログラマブル・コントロー
ラ側からのデータ入出力要求と伝送制御装置側ＣＰＵか
らのデータ入出力要求とが時間的に重なって生じたとし
てら、各処理は互いに別々の入出力メモリに対して行な
われるため、プログラマブル・コントローラおよびデー
タ伝送制御装置側ＣＰＵのいずれに４３いても侍ち（１
，ｉ　ｔａｐを生ずることがなくなる。

また、伝送制御に関しては、１伝送周期に関する限り同
一の入出力メモリを対象として行なわれ、またプログラ
マブル・コントローラからのデータ読出しについても、
１伝送周期が完了するまでの間、同一の入出力メモリか
ら行なわれ、このため、いわゆるデータの同時性を常に
確保することかできる。

（実施例） 第１図は、本発明に係わるデータ伝送制御装置の一実施
例を示タブロック図である。

同図に示されるように、このデータ伝送制御装置ＣＣは
、プログラマブル・コントローラ５からの入出力アドレ
スを、データ伝送制ｔａｌｌ装置ＣＣ側のデータ伝送状
態に応じ、適宜他のアドレスに変換づるアドレス変換回
路６と、このアドレス変換回路６により指定される３重
構造の入出力メモリ７と、プログラマブル・コントロー
ラ５がどの入出力メモリでデータの入出力を行なうかを
通知するための入出力メモリ指定レジスタ９と、この入
出力メモリ指定レジスタ９を制御し、アドレス変換回路
６を制御し、プし］グラマプル・コントローラ５へ処理
要求を行ない、プログラマブル・］ン１−ローラ５から
の処理完了を感知し、入出力メｔす７を使用して、デー
タの送受イ５を行なうデータ伝送制ｉＩｌ装置側ＣＰ　
Ｕ　８とから構成されでいる。

次に、以上の構成よりなるデータ化）ｘ制（〕１１装置
ＣＣの動作について説明する。

データ伝送制御装置側ＣＰ　Ｕ　８が入出力メｔす７の
入出力メモリ７−１を利用してデータ伝送を行なってい
る場合、入出力メモリ指定レジスタ９には入出力メモリ
７の入出力メモリ７−２を使用しでブ［」グラマプル・
コント［コーラ５がデータの内込を行なうような指定デ
ータが記憶される。

また、アドレス変換回路６には、入出力メモリ７の入出
力メモリ７−３を使用してプログラマブル・コントロー
ラ５がデータの読出しを行４１つようアドレス変換指令
が与えられる。

一方、データ伝送制御装置側Ｃ））　Ｕ　８　′ｃは１
つの伝送フレームの送受信が完了する度に、プログラマ
ブル・コン１−ローラ５の処理完了通知をチエツクし、
処理が完了していれば入出力メモリ指定レジスタ９に次
回のデータ書込は入出力メモリ７の入出力メモリ７−３
で行なうよう指定し、処理要求をプログラマブル・コン
トローラ５へ通知し、次のデータ入出力を開始づるよう
指示を行なう。

同様にして、データ伝送制御装置側ＣＰＵ８では、１つ
の伝送フレームの送受信が完了でる度に、プログラマブ
ル・コントローラ５の処理完了通知をチエツクして、処
理が完了しＣいれば入出力メ［り指定レジスタ９に次回
のデータ書込は入出力メモリ７の入出力メモリ７−２？
−行なうよう指定し、処理要求をプログラマブル・コン
トローラ５へ通知し、次のデータ入出力を開始１゛るよ
う指示を行なう。

この処理を繰り返しながら、データ伝送制御装置側ｃｐ
ｕｓが入出力メモリ７の入出力メモリ７−１の全部のデ
ータ送受信を完了すると、全エリアのデータが整ったこ
とになるのＣ１今回使用した入出力メモリ７の入出力メ
モリ７−１をプログラマブル・コントローラ５の読出し
メモリになるようアドレス変換回路６を制御してアドレ
ス変換を行なわせる。

この時に、データ伝送制御装置側ＣＰＵ８が次回の伝送
周期で送信すべきデータが入出力メモリ７の入出力メモ
リ７−２と入出力メモリ７−３のどららかにあるか判断
するため、最後にプログラマブル・コントローラ５がデ
ータの書込を行なった入出力メモリが入出力メモリ７−
２か入出力メモリ７−３かをチエツクし、この最後にデ
ータのＰ１込を行なった入出力メモリを次回の伝送周期
で使用する入出力メモリとする。

例えば、次回の伝送周期で使用する入出力メモリが入出
力メモリ７の入出力メモリ７−２どし、データ伝送制御
装置側ＣＰＵ８は次の伝送周期を開始する。

以上の一連の処理により、データ伝送制御装置側ｃｐｕ
ｓは、入出力メモリ７の入出力メモリ７−１を使用して
１伝送周期のデータ送受信を行ない、その間にプログラ
マブル・コントローラ側がデータ入出力処理を完了する
毎に、入出力メモリ７の入出力メモリ７−２と入出力メ
モリ７−３とに交互にデータを書込ませ、またデータ伝
送制御装置側ＣＰＵ８が１伝送周期の送受信を完了する
までプログラマブル・コントローラ５は入出力メモリ７
の入出力メモリ７−３でデータ読出しを行なうようアド
レス変換回路６でアドレス変換を行なわせる。

このようにして、１伝送周期のデータ送受信が完了した
ならば、データ伝送＄制御装置側ｃｐｕｓでは、次回の
データ伝送制御装置側ＣＰＵ８が使用する入出力メモリ
７を入出力メモリ７−２とし、プログラマブル・コント
ローラ５がデータを読み出すメモリを入出力メモリ７の
入出力メモリ７−１とし、プログラマブル・コントロー
ラ５がデータを当込む入出力メモリを入出力メモリ７の
入出力メモリ７−１と入出力メモリ７−３とに設定する
。

この処理を繰り返すことにより、プログラマブル・コン
トローラ５の演算処理結果としての最新のデータが、デ
ータ伝送制御装置ＣＣ側の１伝送周期の送信データとな
り、またデータ伝送制ｔＩｌ装置ｆｆｉ　ＣＣ側の１伝
送周期が完了した時点で同一伝送周期の受信データをプ
ログラマブル・コントローラ５側の次の入力データとす
ることができる。

このため、１伝送周明中のデータがプ［１グラマゾル・
コントローラ５の演算（ニーザブし１グラム）処理用の
データとなるため、プログラマブル・コントローラ５の
演算処理結果と伝送制１２１Ｉｖｉ、置ＣＰＵ８の伝送
周期とに関係なくプログラマブル・コント［］−ラ５側
とデータ伝送制御袋！ａ　ＣＣ側のデータとの同時性を
確保することができる。

また、伝送制御装置ＣＣ側で１つのフレームの送受信を
完了づる度に、プログラマブル・コントローラ５側へ処
理要求をかけることができると共に、プログラマブル・
コントローラ５側の処理が完了していない場合には、入
出力メモリ７の切換えのため入出力メモリ指定レジスタ
９の変更、アドレス変換回路６の制御、処理要求の通知
を行なう必要がなくなり、無駄なデータ入出力処理も減
少する。

その結果、人出ツノメモリの入出力において、お互いの
待ち時間が全くなくなり、プログラマブル・コントロー
ラ５の演算処理用データとデータ伝送制御装置ＣＣのデ
ータ更新用のデータの同時性が確保できると共に、ある
ブロックで意味をもつデータの保証を行なうために従来
必要であった専用の手順を必要とせずに、このデータを
保証覆ることが可能となる。

なお、以上の実施例においては、データ伝送制御装置Ｃ
Ｃ側に３重構ｊ告の入出力メモリ７、アドレス変換回路
６．入出力指定レジスタ９をおいて所望の機能を実現し
ＩＣが、これらの全てをプログラマブル・コントローラ
５側に、またはその一部をプログラマブル・コント［」
−ラ５側においても全く同様の効果を得ることができる
。

［発明の効果］ 以上の説明で明らかなように、本発明に係るブＯグラム
・コントローラの伝送制御装置によれば、プログラマブ
ル・コントローラ側からのデータ入出力要求とデータ伝
送装置側ＣＰＪＪからのデータ入出力要求とが重なって
生じたとしても、プログラマブル・コントローラおよび
データ伝送制御装置側ＣＰＵのいずれにおいても持ち時
間を生ずることがなく、しかもこの種プログラマブル・
コントローラにおいて周知のいわゆるデータの同時性を
常に確保することができ、従来のようにあるブロックで
意味をもつ保証のＩＣめの手順を用いないでこのデータ
を保証を行なわせことができる。

【図面の簡単な説明】

第１図は本発明に係わるデータ伝送制御装置の一実施例
を示づ″ブロック図、第２図は同従来例を示すブロック
図である。 ＣＣ・・・データ伝送制御装置 ５・・・プログラマブル・コントローラ６・・・アドレ
ス変換回路 ７・・・入出力メモリ ８・・・データ伝送制御装置側ＣＰＵ ９・・・入出力メモリ指定レジスタ

Claims (1)

1. 【特許請求の範囲】 プログラマブル・コントローラとの間で共有される少な
   くとも３個以上の入出力メモリと、前記入出力メモリの
   １つを伝送用メモリに固定して伝送処理を行ないつつ、
   残りの入出力メモリの１つをプログラマブル・コントロ
   ーラからの読出用メモリに固定してその入力エリアのデ
   ータをプログラマブル・コントローラに読出させ、かつ
   全入出力メモリから前記読出用メモリを除いた少なくと
   も２以上の入出力メモリをプログラマブル・コントロー
   ラのユーザプログラム一巡実行単位で順次切換えつつプ
   ログラマブル・コントローラからの書込用メモリに指定
   してその出力エリアに対してプログラマブル・コントロ
   ーラからのデータを書込ませる一連の処理を行なう手段
   と、伝送用メモリの全部のデータに関する伝送処理が終
   了するたびに、その時点で最新のプログラマブル・コン
   トローラのデータが書込まれている入出力メモリを新た
   な伝送用メモリに固定するとともに、それまで伝送用メ
   モリであつた入出力メモリを読出用メモリに固定して前
   記一連の処理を繰り返し行なわせる手段と、 を具備することを特徴とするプログラマブル・コントロ
   ーラの伝送制御装置。