JPH01102662A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPH01102662A JPH01102662A JP62262548A JP26254887A JPH01102662A JP H01102662 A JPH01102662 A JP H01102662A JP 62262548 A JP62262548 A JP 62262548A JP 26254887 A JP26254887 A JP 26254887A JP H01102662 A JPH01102662 A JP H01102662A
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- Japan
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- storage device
- memory
- memory block
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- 238000012806 monitoring device Methods 0.000 description 7
- 238000006243 chemical reaction Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000002457 bidirectional effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000002747 voluntary effect Effects 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔成業上の利用分野〕
この発明は、記憶装置、特にセット・アソシアティブ方
式のキャッシュ・メモリの置換制御装置に関するもので
ある。
式のキャッシュ・メモリの置換制御装置に関するもので
ある。
キャッシュ・メモリは、中央処理装置からの要求に応じ
て、主記憶装置上の使用頻度の高いデータを高速のバッ
ファ・メモリに記憶し、中央処理装置からのアクセスに
対し、主記憶装置に変わってそのデータの読みだしを高
速に行うメモリである。９！ＪＪ２図は、例えば、昭和
６２年８月ＣＱ出版社発行のインターフェース誌「１チ
ツプ・キャッシュ・メモリ」に掲載された従来の置換制
御装置を使用したキャッシュ・メモリである。図におい
て１はキャッシュ・メモリでメジ、２はキャッシュ・メ
モリ１内に複数個あるメモリ・ブロックでろ＃）（図で
は２個のメモリブロックを示す）、２０はデータ・メモ
リ、２）はディレクトリであり、２２のアドレス・タグ
、沼の有効ビットなどの記憶装置である。３はアドレス
・タグ２２に記憶されているアドレスと同一のアドレス
の主記憶装置（図示せず）上のデータが変更されたかど
うかを監視するバス監視装置であり、４は中央処理装置
９がアクセスを要求するアドレスと、アドレス・タグ凶
に記憶されているアドレスとを比較して、アクセス要求
のあったデータがキャッシュ・メモリ１上に記憶されて
いるかどうかを判定する比較装置であり、５は比較装置
４によって制御される双方向バッファであり、６は置換
制御装置であり、７はデータ・バス、８はアドレス・バ
スである。
て、主記憶装置上の使用頻度の高いデータを高速のバッ
ファ・メモリに記憶し、中央処理装置からのアクセスに
対し、主記憶装置に変わってそのデータの読みだしを高
速に行うメモリである。９！ＪＪ２図は、例えば、昭和
６２年８月ＣＱ出版社発行のインターフェース誌「１チ
ツプ・キャッシュ・メモリ」に掲載された従来の置換制
御装置を使用したキャッシュ・メモリである。図におい
て１はキャッシュ・メモリでメジ、２はキャッシュ・メ
モリ１内に複数個あるメモリ・ブロックでろ＃）（図で
は２個のメモリブロックを示す）、２０はデータ・メモ
リ、２）はディレクトリであり、２２のアドレス・タグ
、沼の有効ビットなどの記憶装置である。３はアドレス
・タグ２２に記憶されているアドレスと同一のアドレス
の主記憶装置（図示せず）上のデータが変更されたかど
うかを監視するバス監視装置であり、４は中央処理装置
９がアクセスを要求するアドレスと、アドレス・タグ凶
に記憶されているアドレスとを比較して、アクセス要求
のあったデータがキャッシュ・メモリ１上に記憶されて
いるかどうかを判定する比較装置であり、５は比較装置
４によって制御される双方向バッファであり、６は置換
制御装置であり、７はデータ・バス、８はアドレス・バ
スである。
次に動作について説明する。中央処理装置９からのアク
セス要求があると、アクセス要求あれたアドレスと、デ
ィレクトリ２）内のアドレス・タグ乙に記憶されている
アドレスとが比較回路４により比較され、要求されたア
ドレスのデータがキャッシュ・メモリ１上のメモリ・ブ
ロック２のいずれかに存在すれば（ヒツト）、主記憶装
置にアク−セスすることな（双方向バッファ５から中央
処理装置９にデータが返される。要求されたアドレスの
データかキャッシュ・メモリ１上のメモリ・ブロック２
内に存在しなければ（キャッシュ・ミス）、主記憶装置
から当該アドレスのデータを含む主記憶、装置上の記憶
領域の内容をキャッシュ・メモリｌ上のデータ・メモリ
２に読み込み次回のアクセス要求に備える（以下、キャ
ッシュ・メモリ１上のメモリ・ブロック２に、主記憶装
置の゛ある記憶領域に保持されている情報を読、み込む
ことを、記憶内容を置換するという）６ バス監視装置３は、例えば、マルチ・プロセッサ・シス
テムにおいて、キャッシュ・メモリｌ上に記憶されてい
るデータのアドレスと同一の主記憶装置のアドレスに別
の中央処理装置等によって書き込みがあったかどうかを
監視しており、データが更新された場合には、キャッシ
ュ・メモリ１円の該当するメモリ・ブロック２のディレ
クトリ２）内に設けられた有効ビット２３をクリヤし、
該メモリ・ブロックに保持されているデータを無効化し
、主記憶装置とキャッシュ・メモリｌの内容の一致性を
保っている。
セス要求があると、アクセス要求あれたアドレスと、デ
ィレクトリ２）内のアドレス・タグ乙に記憶されている
アドレスとが比較回路４により比較され、要求されたア
ドレスのデータがキャッシュ・メモリ１上のメモリ・ブ
ロック２のいずれかに存在すれば（ヒツト）、主記憶装
置にアク−セスすることな（双方向バッファ５から中央
処理装置９にデータが返される。要求されたアドレスの
データかキャッシュ・メモリ１上のメモリ・ブロック２
内に存在しなければ（キャッシュ・ミス）、主記憶装置
から当該アドレスのデータを含む主記憶、装置上の記憶
領域の内容をキャッシュ・メモリｌ上のデータ・メモリ
２に読み込み次回のアクセス要求に備える（以下、キャ
ッシュ・メモリ１上のメモリ・ブロック２に、主記憶装
置の゛ある記憶領域に保持されている情報を読、み込む
ことを、記憶内容を置換するという）６ バス監視装置３は、例えば、マルチ・プロセッサ・シス
テムにおいて、キャッシュ・メモリｌ上に記憶されてい
るデータのアドレスと同一の主記憶装置のアドレスに別
の中央処理装置等によって書き込みがあったかどうかを
監視しており、データが更新された場合には、キャッシ
ュ・メモリ１円の該当するメモリ・ブロック２のディレ
クトリ２）内に設けられた有効ビット２３をクリヤし、
該メモリ・ブロックに保持されているデータを無効化し
、主記憶装置とキャッシュ・メモリｌの内容の一致性を
保っている。
第３図は、従来の方式による置換制御装置の一例であシ
、第２図の置換制御装置６と同一の装置である。１０は
ＬＲＵ状態ビットの更新を制御する回路であり、１１は
ＬＲＵ状態ビットを記憶するレジスタである。ＬＲＵ状
態レジスタ１０の各ビットは、キャッシュ・メモリ１内
のメモリ・ブロック２間の優先順位を示すものであり、
中央処理装置９のアクセスの履歴を記憶している。
、第２図の置換制御装置６と同一の装置である。１０は
ＬＲＵ状態ビットの更新を制御する回路であり、１１は
ＬＲＵ状態ビットを記憶するレジスタである。ＬＲＵ状
態レジスタ１０の各ビットは、キャッシュ・メモリ１内
のメモリ・ブロック２間の優先順位を示すものであり、
中央処理装置９のアクセスの履歴を記憶している。
次に動作について説明する。ＬＲＵ状態レジスタの内容
は、キャッシュ・メモリ１円のメモリ・ブロック２がア
クセスされる毎に、該メモリ・ブロックの次回の記憶内
容を置換するメモリ・ブロックとして選択される優先順
位が最低になるように更新される。したがって、最も長
い時間使用されなかったメモリ・ブロック２の選択され
る優先順位が最高になる。ＬＲＵ状態レジしタ更新回路
ｌＯは、ヒツトしたメモリ・ブロック２の番号と、ＬＲ
Ｕ状態レジスタ１１の内容とによってＬＲＵ状態レジス
タ１１の内容を更新子ゐ・ キャッシュ・メモリｌ上に存在しないアドレスに対して
中央処理装置９からアクセス要求があった場合、記憶内
容置換回路１２は、まず各メモリ・ブロックのデイレク
トＩ７２）内の有効ビット田を順次調べ、無効化されて
いるメモリ・ブロックがあれば、アクセス要求のあった
アドレスを含む主記憶装置上の記憶領域の内容を、無効
化されているメモリ・ブロックに読み込む。無効化され
ているメモリ・ブロックかなければ、ＬＲＵアルゴリズ
ム（Ｌｅａｓｔ Ｒｅｃｅｎｔｌｙ Ｕｓｅｄアルゴリ
ズム）によって、最も長い時間使用されることがなかっ
たメモリ・ブロックに、要求のめった記憶領域の内容を
読み込み、該メモリ・ブロックの記憶内容を置換する。
は、キャッシュ・メモリ１円のメモリ・ブロック２がア
クセスされる毎に、該メモリ・ブロックの次回の記憶内
容を置換するメモリ・ブロックとして選択される優先順
位が最低になるように更新される。したがって、最も長
い時間使用されなかったメモリ・ブロック２の選択され
る優先順位が最高になる。ＬＲＵ状態レジしタ更新回路
ｌＯは、ヒツトしたメモリ・ブロック２の番号と、ＬＲ
Ｕ状態レジスタ１１の内容とによってＬＲＵ状態レジス
タ１１の内容を更新子ゐ・ キャッシュ・メモリｌ上に存在しないアドレスに対して
中央処理装置９からアクセス要求があった場合、記憶内
容置換回路１２は、まず各メモリ・ブロックのデイレク
トＩ７２）内の有効ビット田を順次調べ、無効化されて
いるメモリ・ブロックがあれば、アクセス要求のあった
アドレスを含む主記憶装置上の記憶領域の内容を、無効
化されているメモリ・ブロックに読み込む。無効化され
ているメモリ・ブロックかなければ、ＬＲＵアルゴリズ
ム（Ｌｅａｓｔ Ｒｅｃｅｎｔｌｙ Ｕｓｅｄアルゴリ
ズム）によって、最も長い時間使用されることがなかっ
たメモリ・ブロックに、要求のめった記憶領域の内容を
読み込み、該メモリ・ブロックの記憶内容を置換する。
従来の置換制御装置全使用したキャッシュ・メモリｌで
は、キャッシュ・メモリ１内のメモリ・ブロック２の内
容と主記憶装置上のメモリ・ブロックの記憶内容を置換
する際には、先ずキャッシュ・メモリ１内に複数個ある
メモリ・ブロック２のブイレフ）！Ｊ２）の有効ビット
％をすべて調べ、無効化されているメモリ・ブロック２
がなければＬＲＵアルゴリズムによって置換の対象とな
るメモリ・ブロック２を選択しなければならない。その
ため置換制御が複雑になるという問題があった。
は、キャッシュ・メモリ１内のメモリ・ブロック２の内
容と主記憶装置上のメモリ・ブロックの記憶内容を置換
する際には、先ずキャッシュ・メモリ１内に複数個ある
メモリ・ブロック２のブイレフ）！Ｊ２）の有効ビット
％をすべて調べ、無効化されているメモリ・ブロック２
がなければＬＲＵアルゴリズムによって置換の対象とな
るメモリ・ブロック２を選択しなければならない。その
ため置換制御が複雑になるという問題があった。
この発明は上記のような問題点を解消するために成され
たもので、記憶内容の置換を行う場合、ＬＲＵ状態ピッ
目１をしらべるだけで無効化あ状態も含めて、記憶内容
を置換するメモリ・ブロックを選択することができる記
憶装置を得ることを目的とする。
たもので、記憶内容の置換を行う場合、ＬＲＵ状態ピッ
目１をしらべるだけで無効化あ状態も含めて、記憶内容
を置換するメモリ・ブロックを選択することができる記
憶装置を得ることを目的とする。
この発明による記憶装置は、記憶装置内に複数個あるメ
モリ・ブロック２のうちの一つが無効化されたとき、強
制的に該メモリ・ブロックを最も長い時間使用されるこ
とがなかったメモリ・ブロックとしてＬＲＵ状態レジス
タ１１に登録し、該メモリ・ブロックが、記憶内容を置
換するメモリ・ブロックとして選択される優先順位を最
高にする手段を持つ置換制御装置を備えたものである。
モリ・ブロック２のうちの一つが無効化されたとき、強
制的に該メモリ・ブロックを最も長い時間使用されるこ
とがなかったメモリ・ブロックとしてＬＲＵ状態レジス
タ１１に登録し、該メモリ・ブロックが、記憶内容を置
換するメモリ・ブロックとして選択される優先順位を最
高にする手段を持つ置換制御装置を備えたものである。
この発明による記憶装置においては、あるメモリ・ブロ
ックが無効化された時点で、該メモリ・ブロックの選択
される優先順位が紋高になっているので、記憶装置内の
メモリ・ブロックの記憶内容の置換を行う際に、ＬＲＵ
アルゴリズムによシ無効化されているメモリ・ブロック
から置換が行われる。
ックが無効化された時点で、該メモリ・ブロックの選択
される優先順位が紋高になっているので、記憶装置内の
メモリ・ブロックの記憶内容の置換を行う際に、ＬＲＵ
アルゴリズムによシ無効化されているメモリ・ブロック
から置換が行われる。
以下にこの発明の一実施例を第１図について説明する。
同図は、本発明による記憶装置の置換制御装置の構成を
示すものであり、図に示した装置は第２図、及び第３図
６の置換制御装置に相当する装置である。１３はバス監
視装置からの無効化要求信号、無効化するメモリ・ブロ
ック番号から、ＬＲＵ状態ビット更新回路ｌＯの出力ビ
ット・パターンを、無効化されたメモリ・ブロックが記
憶内容の置換の対象となるメモリ・ブロックとして選択
される優先順位が厳島になるようなどビット・パターン
に変換する変換回路である。１４はマルチプレクサであ
り、中央処理装置のアクセス要求がヒツトしたときに比
較回路４が出力するメモリ・ブロック番号と、バス監視
装置が出力する無効化メモリ・ブロックの番号を、バス
監視装置からの無効化要求信号によって選択し、ＬＲＵ
状態ビット更新回路ＩＯに出力する。
示すものであり、図に示した装置は第２図、及び第３図
６の置換制御装置に相当する装置である。１３はバス監
視装置からの無効化要求信号、無効化するメモリ・ブロ
ック番号から、ＬＲＵ状態ビット更新回路ｌＯの出力ビ
ット・パターンを、無効化されたメモリ・ブロックが記
憶内容の置換の対象となるメモリ・ブロックとして選択
される優先順位が厳島になるようなどビット・パターン
に変換する変換回路である。１４はマルチプレクサであ
り、中央処理装置のアクセス要求がヒツトしたときに比
較回路４が出力するメモリ・ブロック番号と、バス監視
装置が出力する無効化メモリ・ブロックの番号を、バス
監視装置からの無効化要求信号によって選択し、ＬＲＵ
状態ビット更新回路ＩＯに出力する。
次に本実施例の動作について説明する。メモリ・ブロッ
クの無効化要求が出されていないときには、マルチプレ
クサ１４は比較回路４からの入力を選択出力し、変換回
路１３はＬＲＵ状態ビット更新回路１０からの入力をそ
のまま出力し、ＬＲＵ状態レジスタ１１に書き込む。従
って本実施例は、メモリ・ブロックの無効化要求が出さ
れないときには第２図に示した従来例とまった（同様に
動作する、バス監視装置３が主記憶装置の保持している
情報が更新されたことを検出し、メモリ、ブロック無効
化要求を出すと、マルチプレクサ１４はバス監視装置３
から入力されるメモリ・ブロック番号をＬＲＵ状態レジ
しタ更新回路ｌＯに出力する。ＬＲＵ状態レジスタ更新
−路１０は従来例と同様入力されたブロックが最高の優
先順位を持つようなＬＲＵ状態レジスタのビット・パタ
ーンを出力する。
クの無効化要求が出されていないときには、マルチプレ
クサ１４は比較回路４からの入力を選択出力し、変換回
路１３はＬＲＵ状態ビット更新回路１０からの入力をそ
のまま出力し、ＬＲＵ状態レジスタ１１に書き込む。従
って本実施例は、メモリ・ブロックの無効化要求が出さ
れないときには第２図に示した従来例とまった（同様に
動作する、バス監視装置３が主記憶装置の保持している
情報が更新されたことを検出し、メモリ、ブロック無効
化要求を出すと、マルチプレクサ１４はバス監視装置３
から入力されるメモリ・ブロック番号をＬＲＵ状態レジ
しタ更新回路ｌＯに出力する。ＬＲＵ状態レジスタ更新
−路１０は従来例と同様入力されたブロックが最高の優
先順位を持つようなＬＲＵ状態レジスタのビット・パタ
ーンを出力する。
変換回路１１は、バス監視装置３から出力された無効化
メモリ・ブロックの番号によシ、ＬＲＵ状態レジしタ更
新回路ｌＯから出力されたビット・パターンを、無効化
されたメモリ・ブロックの優先１７％位が最低の順位に
なるように変換し、ＬＲＵ状態レジスタに書き込む。
メモリ・ブロックの番号によシ、ＬＲＵ状態レジしタ更
新回路ｌＯから出力されたビット・パターンを、無効化
されたメモリ・ブロックの優先１７％位が最低の順位に
なるように変換し、ＬＲＵ状態レジスタに書き込む。
従って、本実施例におけるＬＲＵ状態レジスタ１１は、
メモリ・ブロック２の使用頻度だけではなく、無効化の
履歴に関する情報も含んでおり、メモリ・ブロックの置
換の際には、有効ピッ）２３を調べなくとも、ＬＲＵア
ルゴリズムだけで記憶内容の置換をするメモリ・ブロッ
ク２を選択すればよい。
メモリ・ブロック２の使用頻度だけではなく、無効化の
履歴に関する情報も含んでおり、メモリ・ブロックの置
換の際には、有効ピッ）２３を調べなくとも、ＬＲＵア
ルゴリズムだけで記憶内容の置換をするメモリ・ブロッ
ク２を選択すればよい。
なお、本実施例ではＬＲＵ状態レジしタ更新回 ：路１
０と変換回路１３を別個の回路として構成しているが、
変換回路１３０機能をＬＲＵ状態レジスタ更新回路１０
に取り込み、ＰＬＡ等によって１つの回路として構成し
てもよい。
０と変換回路１３を別個の回路として構成しているが、
変換回路１３０機能をＬＲＵ状態レジスタ更新回路１０
に取り込み、ＰＬＡ等によって１つの回路として構成し
てもよい。
本発明による記憶装置では、あるメモリ・ブロックの保
持する情報が無効化された時点で強制的にそのメモリ・
ブロックの記憶内容を置換する優先順位を最高にするた
め、ＬＲＵ状態ビットを調べるだけで無効化の状態も含
めて、記憶内容を置換するメモリ・ブロックを選択する
ことができる。
持する情報が無効化された時点で強制的にそのメモリ・
ブロックの記憶内容を置換する優先順位を最高にするた
め、ＬＲＵ状態ビットを調べるだけで無効化の状態も含
めて、記憶内容を置換するメモリ・ブロックを選択する
ことができる。
そのため、従来例と比較して置換制御装置を簡単化する
ことが可能である。
ことが可能である。
【図面の簡単な説明】
第１図は本発明における実施例の置換制御装置の具体的
な構成図であり、第２図は従来方式によるキャッシュ・
メモリの具体的な構成図であり、第３図は従来の方式に
よる置換制御装置の具体的な構成図である。 ｌ・・・キャッシュ・メモリ、２・・・メモリ・ブロッ
ク、３・・・バス監視装置、４・・・比較回路、５・・
・双方向バッファ、６・・・置換制御装置、７・・・デ
ータ・バス、８・・・アドレス・バス、９・・・中央処
理装置、１０・・・ＬＲＵ状態レジスタ更新回路、１１
・・・ＬＲＵ状態レジスタ、１２・・・記憶内容置換回
路、１３・・・変換回路、１４・・・マルチプレクサ、
加・・・データ・メモリ、２）・・・ディレクトリ、２
２・・・アドレス・タグ、２３・・・有効ビット。 なお、図中、同一符号は同一、または相当部分を示す。 第１図 ６：■樅ｆＪ御し置 ＩＩ： Ｌｆ＜（Ｊ扱危レジスタ 第２図 ５：又り方向）ぐツファ 第３図 ６：夏撲剥＃Ｉ７覆ヌ １０：Ｌｆ＜ＩＪ状゛Ｆムレジスタｐ戸イ回【詔１１：
ＬＲ囲丸九ヘレジ゛ズタ ／２ ：ｉｔ）、、Ｌ ｒＩ：ｌＳ−７−４９”Ｊ”ｋ
手続補正書（自発）
な構成図であり、第２図は従来方式によるキャッシュ・
メモリの具体的な構成図であり、第３図は従来の方式に
よる置換制御装置の具体的な構成図である。 ｌ・・・キャッシュ・メモリ、２・・・メモリ・ブロッ
ク、３・・・バス監視装置、４・・・比較回路、５・・
・双方向バッファ、６・・・置換制御装置、７・・・デ
ータ・バス、８・・・アドレス・バス、９・・・中央処
理装置、１０・・・ＬＲＵ状態レジスタ更新回路、１１
・・・ＬＲＵ状態レジスタ、１２・・・記憶内容置換回
路、１３・・・変換回路、１４・・・マルチプレクサ、
加・・・データ・メモリ、２）・・・ディレクトリ、２
２・・・アドレス・タグ、２３・・・有効ビット。 なお、図中、同一符号は同一、または相当部分を示す。 第１図 ６：■樅ｆＪ御し置 ＩＩ： Ｌｆ＜（Ｊ扱危レジスタ 第２図 ５：又り方向）ぐツファ 第３図 ６：夏撲剥＃Ｉ７覆ヌ １０：Ｌｆ＜ＩＪ状゛Ｆムレジスタｐ戸イ回【詔１１：
ＬＲ囲丸九ヘレジ゛ズタ ／２ ：ｉｔ）、、Ｌ ｒＩ：ｌＳ−７−４９”Ｊ”ｋ
手続補正書（自発）
Claims (2)
- （１）複数の第１の記憶装置群と、前記第１の記憶装置
群が保持している情報が有効であるか、無効であるかと
いう情報を保持する第２の記憶装置群と、前記第１の記
憶装置群に新たな情報を書き込む場合に、第１の記憶装
置群から１つの記憶装置を選択するのに必要な情報を記
憶する第３の記憶装置を有し、上記の選択を制御する置
換制御装置とを備え、第１の記憶装置群のある一つの記
憶装置に情報を書き込んだとき、もしくは該記憶装置か
ら情報を読みだしたときに、該記憶装置が、新たな情報
を書き込むべき記憶装置として選択される優先順位が最
低になるような情報を第３の記憶装置に書き込む手段を
有する記憶装置において、第１の記憶装置群内の一つの
記憶装置が保持している情報を無効化するとき、該記憶
装置内の情報が無効であることを第２の記憶装置に登録
すると共に、該記憶装置が、新たな情報を書き込むべき
記憶装置として選択される優先順位が最高になるように
第３の記憶装置に登録する手段を有することを特徴とす
る記憶装置。 - （２）上記無効化された第１の記憶装置が、新たな情報
を書き込むべき記憶装置として選択される優先順位が最
高になるよう第３の記憶装置に登録する手段として、無
効化された記憶装置の番号と、無効化することを要求す
る信号とを入力とする第３の記憶装置の内容を更新する
装置と、第３の記憶装置が保持している情報を元に、第
１の記憶装置に対して新たな情報を書き込むことを制御
する装置とによつて構成されている置換制御装置を備え
ることを特徴とする特許請求の範囲第１項記載の記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62262548A JPH01102662A (ja) | 1987-10-15 | 1987-10-15 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62262548A JPH01102662A (ja) | 1987-10-15 | 1987-10-15 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01102662A true JPH01102662A (ja) | 1989-04-20 |
Family
ID=17377339
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62262548A Pending JPH01102662A (ja) | 1987-10-15 | 1987-10-15 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01102662A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5375083A (en) * | 1993-02-04 | 1994-12-20 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit including a substrate having a memory cell array surrounded by a well structure |
| US5535160A (en) * | 1993-07-05 | 1996-07-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit |
-
1987
- 1987-10-15 JP JP62262548A patent/JPH01102662A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5375083A (en) * | 1993-02-04 | 1994-12-20 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit including a substrate having a memory cell array surrounded by a well structure |
| US5535160A (en) * | 1993-07-05 | 1996-07-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit |
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