JPH06139146A - キャッシュメモリ - Google Patents

Abstract

(57)【要約】 【目的】ページサイズよりも大きい容量をもつダイレク
トマップ方式のキャッシュメモリにおいて、１つの物理
的な場所にあるデータが２つ以上のキャッシュメモリ上
の場所に同時に存在する問題（エイリアス）が生じたと
きに、ハードウェアでこれを検出する。 【構成】インデックス中の仮想ページ番号のビットによ
って分割されたタグメモリ２，３を備える。それぞれタ
グメモリ２，３に対してタグメモリ２，３の読み出しデ
ータとアドレス変換結果の物理アドレスを入力する比較
器５，６を備える。比較器５，６の出力を上記インデッ
クス中の仮想ページ番号のビットによって選択しキャッ
シュ・ヒットＨＩＴを出力する選択回路７を備える。選
択されなかった比較器の出力の論理和によってエイリア
スがあったかどうかを出力する選択回路８を備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はキャッシュメモリシステ
ムに関し、特に主記憶装置とＣＰＵとの間に置かれるダ
イレクトマップ方式のキャッシュメモリシステムに関す
る。

【０００２】

【従来の技術】一般にキャッシュメモリシステムは、ア
ソシアティビティのレベルが大きくなるとヒット率が上
がるが回路量も増大する。特に２ウェイセットアソシア
ティブ方式は、ダイレクトマップ方式に比べるとヒット
・ミスヒットの判定後、２つのセットからそのうちの１
つを選択する必要があるので、キャッシュアクセスタイ
ムが増加する。

【０００３】仮想記憶をもつ計算機で用いられるキャッ
シュメモリシステムには、仮想アドレス・キャッシュ方
式と物理アドレス・キャッシュ方式とがある。

【０００４】仮想アドレス・キャッシュ方式はコンテキ
スト・スイッチ時にフラッシュする必要があるが、物理
アドレス・キャッシュ方式はその必要がないため、大容
量の場合、物理アドレス・キャッシュ方式が使われるこ
とが多い。

【０００５】物理アドレス・キャッシュ方式では、アド
レス変換が終るまでヒット・ミスヒットの判定ができな
いため、メモリアクセスタイムにアドレス変換のディレ
イが加わってしまう。しかしキャッシュメモリのタグと
データのルックアップをアドレス変換と並行して行えば
アドレス変換のディレイはキャッシュメモリのルックア
ップ時間とオーバラップさせることができる。この構成
をとるとキャッシュメモリのサイズは、ページサイズと
キャッシュメモリのアソシアティビティのレベルとの積
に制限される。例えばページサイズが４Ｋバイトである
とすると、グレイクトマップ方式では４Ｋバイト・２ウ
ェイセットアソシアティブ方式では８Ｋバイト・４ウェ
イセットアソシアティブ方式では１６Ｋバイトである。
このため、ダイレクトマップ方式の方がルックアップ時
間が短くても、ルックアップとアドレス変換とを同時に
できないため全体のアクセス時間が大きくなってしま
う。

【０００６】インデックスに仮想アドレスを使い、タグ
に物理アドレスを使った場合は、仮想インデックスのキ
ャッシュでもコンテキスト・スイッチに伴うキャッシュ
・フラッシュの必要はない。しかし、１つの物理的な場
所にあるデータが、２つ以上のキャッシュメモリ上の場
所に同時に存在する、いわゆるエイリアス（Ａｌｉａ
ｓ）という問題が生じる。この問題を避けるために、従
来はアソシアティビティのレベルを大きくした物理アド
レス・キャッシュ方式を用いるか、またはオペレーティ
ング・システムで使用しているページを管理しておき、
エイリアスが生じる可能性があるときはソフトウェアで
キャッシュメモリを操作してエイリアスを避けていた。

【０００７】

【発明が解決しようとする課題】上述した従来のキャッ
シュメモリシステムでは、エイリアスの管理をソフトウ
ェアによって行っているので、ソフトウェアの負担が重
くなる上動作速度が遅くなるという問題点があった。

【０００８】本発明の目的は、ソフトウェアの負担を軽
減し動作速度を速くすることができるキャッシュメモリ
システムを提供することにある。

【０００９】

【課題を解決するための手段】本発明のキャッシュメモ
リシステムは、それぞれ仮想アドレスの第１の部分によ
り選択される複数の領域に所定のタグデータを記憶して
おき前記第１の部分により選択された領域から記憶して
いるタグデータを読出す第１及び第２のタグメモリバン
クと、これら第１及び第２のタグメモリバンクの各領域
とそれぞれ対応しかつ前記仮想アドレスの第２の部分で
選択される領域をもちこれら各領域に所定のデータを記
憶しておき前記仮想アドレスの第２の部分により選択さ
れた領域から記憶しているデータを読出すデータメモリ
と、前記仮想アドレスの第３の部分と対応する物理アド
レスと前記第１及び第２のタグメモリバンクから読出さ
れたタグデータとをそれぞれ対応して比較する第１及び
第２の比較器と、前記仮想アドレスの第２の部分の特定
のビットに従って前記第１及び第２の比較器のうちの一
方の出力を選択しキャッシュヒット信号として出力する
第１の選択回路と、前記仮想アドレスの第２の部分の特
定のビットに従って前記第１及び第２の比較器のうちの
他方の出力を選択しエイリアス信号として出力する第２
の選択回路とを有している。

【００１０】

【実施例】次に本発明の実施例について図面を参照して
説明する。

【００１１】図１は本発明の一実施例を示すブロック図
である。

【００１２】この実施例は、それぞれ仮想アドレスＡＤ
の第１の部分のページ・オフセットＶＡＯＳ（Ａ１１〜
Ａ４）により選択される複数の領域に所定のタグデータ
を記憶しておきこのページ・オフセットＶＡＯＳ（Ａ１
１〜Ａ４）により選択された領域から記憶しているタグ
データを読出す第１及び第２のタグメモリバンク２，３
と、これら第１及び第２のタグメモリバンク２，３の各
領域とそれぞれ対応しかつ仮想アドレスＶＡの第２の部
分（Ａ１２〜Ａ４）で選択される領域をもちこれら各領
域に所定のデータを記憶しておき仮想アドレスＶＡの第
２の部分（Ａ１２〜Ａ４）により選択された領域から記
憶しているデータを読出すデータメモリ４と、仮想アド
レスＶＡの第３の部分Ａ３１〜Ａ１２と対応する物理ペ
ージ番号ＲＡＰＮ（ＲＡ３１〜ＲＡ１２）と第１及び第
２のタグメモリバンク２，３から読出されたタグデータ
とをそれぞれ対応して比較する第１及び第２の比較器
５，６と、仮想アドレスＶＡの第２の部分の特定のビッ
トＡ１２に従って第１及び第２の比較器５，６のうちの
一方の出力を選択しキャッシュヒット信号ＣＨＴとして
出力する第１の選択回路７と、同様に特定のビットＡ１
２に従って第１及び第２の比較器のうちの他方の出力を
選択しエイリアス信号ＡＬとして出力する第２の選択回
路８と、タグメモリブロック２，３の領域を選択するデ
コーダ１とを有する構成となっている。

【００１３】次にこの実施例の動作について説明する。

【００１４】（１）ページサイズが固定の場合 まず、ページサイズが４Ｋバイトに固定されており、キ
ャッシュメモリのサイズが８Ｋバイトの場合の動作につ
いて説明する。

【００１５】３２ビットの仮想アドレスＶＡ（Ａ３１〜
Ａ０）は、仮想ページ番号ＶＡＰＮ（Ａ３１〜Ａ１２）
とページ・オフセットＶＡＯＳ（Ａ１１〜Ａ０）とから
なり、仮想ページ番号ＶＡＰＮは物理ページ番号ＲＡＰ
Ｎ（ＲＡ３１〜ＲＡ１２）に変換されて入力される。図
２に仮想アドレスＶＡの構成を示す。データメモリ４
は、データブロックサイズが１６バイト、エントリ数が
「５１２」であり、インデックスのために９ビット必要
である。仮想アドレスＶＡ（Ａ３〜Ａ０）はデータブロ
ック内のバイト位置を示す。従ってアドレス変換と１次
キャッシュのルック・アップを同時に行うためにページ
・オフセットＶＡＯＳ（Ａ１１〜Ａ４）の他に仮想ペー
ジ番号ＶＡＰＮのＬＳＢＡ１２を併せてインデックスに
使う。前述したように、ページサイズが４Ｋバイトのと
き、８Ｋバイトのダイレクトスップ方式では２つの異っ
た“色”をもち、この色はインデックスに使われている
Ａ１２によって決められる。

【００１６】ここでキャッシュの“色”について定義す
る。キャッシュメモリの各領域はある“色”をもってお
り、あるページ内の番地はすべて同じ“色”をもつ。例
えば４ページのサイズのダイレクトマップ方式では４つ
の異った“色”をもつ。キャッシュメモリ内の同じ領域
にマッピングされるアドレスは、同じ“色”をもつとい
う。仮想インデックス方式のキャッシュの“色”は、仮
想ページ番号のうちのインデックスに使われるビットに
よって決められる。本発明は、タグを“色”ごとのバン
クに分け、各バンクごとにアドレス・コンパレータを設
けることによってエイリアスを検出する。

【００１７】タグメモリは各々２５６エントリの２つの
タグメモリバンク２，３からなり、ページ・オフセット
ＶＡＯＳ（Ａ１１〜Ａ４）によって１つのエントリが選
ばれる。各タグメモリバンク２，３の出力はそれぞれア
ドレス変換された物理ページ番号ＲＡＰＮ（ＲＡ３１〜
ＲＡ１２）と比較され、選択回路７，８によって、Ａ１
２が高レベルのときタグメモリバンク２側の比較結果
が、低レベルのときタグメモリバンク３側の比較結果が
選択され出力されるヒット信号ＣＨＴによりヒット・ミ
スヒットが判定される。同時に、反対側の比較結果が選
択され、出力されるエイリアス信号ＡＬによって一致し
ている場合にはエイリアスが発生したものと判定する。
選択回路７，８の制御信号としてのＡ１２は、比較結果
が出て来るよりも先に決まっているので高速のセレクト
動作が可能である。

【００１８】（２）ページサイズが可変の場合 次にページサイズが可変である場合について説明する。
仮想ページ番号ＶＡＰのＬＳＢ（Ａ１２）をマスクして
ページ・オフセットとして扱いページサイズを８Ｋバイ
トとする場合を考える。

【００１９】キャッシュの色の領域のサイズは最小のペ
ージ・サイズとし大きなページはこの領域の集まりとし
て考える。すなわち、ここでは最小のページサイズは４
Ｋバイトであるので、キャッシュメモリにマッピングさ
れたとき８Ｋバイトでは２つの色をもつ。キャッシュの
色は仮想アドレスＶＡ（Ａ１２）によって決められ、ペ
ージサイズが４Ｋバイト固定の場合と全く同様の扱いが
できる。

【００２０】なお、キャッシュメモリのサイズが更に大
きい場合にも、キャッシュの色の数だけタグメモリバン
クを設けることによって同様の扱いができる。

【００２１】

【発明の効果】以上説明したように本発明は、インデッ
クス中の仮想ページ番号のビットによってバンクに分割
されたタグメモリと、これら各バンクごとに物理アドレ
スの比較器を設け、比較結果をインデックス中の仮想ペ
ージ番号のビットによって選択し、ヒット・ミスヒット
を判定すると共に、他方の比較結果によってエイリアス
を検出する構成とすることにより、エイリアスの発生を
ハードウェアで検出することができるため、ソフトウェ
アの負担を軽減でき、また選択するための制御信号が前
もって決まるため選択動作を高速にでき、２ウェイ・セ
ットアソシアティブ方式に比べてキャッシュヒット信号
とデータの読出しを高速に行うことができる。効果があ
る。

【図面の簡単な説明】

【図１】本発明の一実施例を示すブロック図である。

【図２】図１に示された実施例に適用される仮想アドレ
スのデータフォーマット図である。

【符号の説明】

１ デコーダ ２，３ タグメモリバンク ４ データメモリ ５，６ 比較器 ７，８，９ 選択回路

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成５年１２月２日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】全文

【補正方法】変更

【補正内容】

【書類名】 明細書

【発明の名称】 キャッシュメモリ

【特許請求の範囲】

【発明の詳細な説明】

【産業上の利用分野】本発明はキャッシュメモリに関
し、特に（仮想アドレス・インデックスで物理アドレス
・タグの）ダイレクトマップ方式のキャッシュメモリに
関する。

【従来の技術】一般にキャッシュメモリシステムは、ア
ソシアティビティのレベルが大きくなるとヒット率が上
がるが回路量も増大する。例えば２ウェイセットアソシ
アティブ方式は、ダイレクトマップ方式に比べるとヒッ
ト・ミスヒットの判定後、２つのセットからそのうちの
１つを選択する必要があるので、キャッシュアクセスタ
イムが増加する。仮想記憶をもつ計算機で用いられるキ
ャッシュメモリには、仮想アドレス方式と物理アドレス
方式とがある。仮想アドレス方式はコンテキスト・スイ
ッチ時にフラッシュする必要があるが、物理アドレス方
式はその必要がないため、大容量の場合、物理アドレス
方式が使われることが多い。物理アドレス方式では、ア
ドレス変換が終るまでヒット／ミスヒットの判定ができ
ないため、メモリアクセスタイムにアドレス変換のディ
レイが加わってしまう。しかしキャッシュメモリのタグ
とデータのルックアップをアドレス変換と並行して行え
ばアドレス変換のディレイはキャッシュメモリのルック
アップ時間とオーバラップさせることができる。この構
成をとるとキャッシュメモリのサイズは、ページサイズ
とキャッシュメモリのアソシアティビティのレベルとの
積に制限される。例えばページサイズが４Ｋバイトであ
るとすると、グレイクトマップ方式では４Ｋバイト，２
ウェイセットアソシアティブ方式では８Ｋバイト，４ウ
ェイセットアソシアティブ方式では１６Ｋバイトであ
る。このため、ダイレクトマップ方式の方がルックアッ
プ時間が短くても、ルックアップとアドレス変換とを同
時にできないため全体のアクセス時間が大きくなってし
まう。インデックスに仮想アドレスを使い、タグに物理
アドレスを使った場合は、仮想インデックスのキャッシ
ュでもコンテキスト・スイッチに伴うキャッシュ・フラ
ッシュの必要はない。しかし、１つの物理的な場所にあ
るデータが、２つ以上のキャッシュメモリ上の場所に同
時に存在する、いわゆるエイリアス（Ａｌｉａｓ）とい
う問題が生じる。この問題を避けるために、従来はアソ
シアティビティのレベルを大きくした物理アドレス方式
を用いるか、またはオペレーティング・システムで使用
しているページを管理しておき、エイリアスが生じる可
能性があるときはソフトウェアでキャッシュメモリを操
作してエイリアスを避けていた。

【発明が解決しようとする課題】上述した従来のキャッ
シュメモリでは、エイリアスの管理をソフトウェアによ
って行っているので、ソフトウェアの負担が重くなると
いう問題点があった。本発明の目的は、エイリアス問題
をハードウェアで検出することにより解決するキャッシ
ュメモリを提供することにある。

【課題を解決するための手段】本発明では、キャッシュ
の“色”について定義する。キャッシュメモリの各領域
はある“色”をもっており、あるページ内の番地はすべ
て同じ“色”をもつ。例えば４ページのサイズのダイレ
クトマップ方式では４つの異った“色”をもつ。キャッ
シュメモリ内の同じ領域にマッピングされるアドレス
は、同じ“色”をもつという。仮想インデックス方式の
キャッシュの“色”は、仮想ページ番号のうちのインデ
ックスに使われるビットによって決められる。本発明
は、タグを“色”ごとのバンクに分け、各バンクごとに
アドレス・コンパレータを設けることによってエイリア
スを検出する。本発明のキャッシュメモリは、ページン
グ方式の仮想記憶を有する計算機で用いられる仮想アド
レス・インデックス、物理アドレス・タグのダイレクト
マップ方式のキャッシュメモリであって、インデックス
中の仮想ページ番号のビットによって分割されたタグメ
モリと、それぞれタグメモリに対してタグメモリの読み
出しデータとアドレス変換結果の物理アドレスを入力と
する比較器と、前記比較器の出力を前記インデックス中
の仮想ページ番号のビットによって選択しキャッシュ・
ヒットを出力する選択回路と、選択されなかった比較器
の出力の論理和によってエイリアス（１つの物理的な場
所にあるデータが２つ以上のキャッシュメモリ状の場所
に存在すること）があるかどうかを出力する回路とを有
している。

【実施例】次に本発明の実施例について図面を参照して
説明する。図１は本発明の一実施例を示すブロック図で
ある。この実施例は、それぞれ仮想アドレスＶＡのペー
ジ・オフセット１０（ＶＡ１１〜ＶＡ４）により選択さ
れる複数の領域に所定のタグデータを記憶しておきこの
ページ・オフセット１０（ＶＡ１１〜ＶＡ４）により選
択された領域から記憶しているタグデータを読出す第１
及び第２のタグメモリバンク２，３と、これら第１及び
第２のタグメモリバンク２．３の各領域とそれぞれ対応
しかつ仮想アドレスＶＡ（ＶＡ１２〜ＶＡ４）により選
択した領域から記憶しているデータを読出すデータメモ
リ４と、仮想アドレスＶＡのＶＡ３１〜ＶＡ１２と対応
する物理ページ番号１２（ＲＡ３１〜ＲＡ１２）と第１
及び第２のタグメモリバンク２．３から読出されたタグ
データとをそれぞれ対応して比較する第１及び第２の比
較器５，６と、仮想アドレスＶＡの特定のビットＶＡ１
２に従って第１及び第２の比較器５，６のうちの一方の
出力を選択しキャッシュヒット信号ＨＩＴとして出力す
る第１の選択回路７と、同様に特定のビットＶＡ１２に
従って第１及び第２の比較器のうちの他方の出力を選択
しエイリアス信号ＡＬＩＡＳとして出力する第２の選択
回路８と、タグメモリブロック２．３の領域を選択する
デコーダ１とを有する構成となっている。次にこの実施
例について説明する。 （１）ページサイズが固定の場合 まず、ページサイズが４Ｋバイトに固定されており、キ
ャッシュメモリのサイズが８Ｋバイトの場合の動作につ
いて説明する。３２ビットの仮想アドレスＶＡ（ＶＡ３
１〜ＶＡ０）は、仮想ページ番号１３（ＶＡ３１〜ＶＡ
１２）とページ・オフセット１０（ＶＡ１１〜ＶＡ０）
とからなり、仮想ページ番号１１は物理ページ番号１２
（ＲＡ３１〜ＲＡ１２）に変換される。図２に仮想アド
レスＶＡの構成を示す。データメモリ４は、データブロ
ックサイズが１６バイト、エントリ数が５１２個であ
り、インデックスのために９ビット必要である。仮想ア
ドレスＶＡ５１２個のうち下位４ビット（ＶＡ３〜ＶＡ
０）はデータブロック内のバイト位置を示す。従ってア
ドレス変換と１次キャッシュのルック・アップを同時に
行うためにページ・オフセット１０（ＶＡ１１〜ＶＡ
４）の他に仮想ページ番号１１のＬＳＢ（ＶＡ１２）を
併せてインデックスに使う。前述したように、ページサ
イズが４Ｋバイトのとき、８Ｋバイトのダイレクトマッ
プ方式では２つの異った“色”をもち、この色はインデ
ックスに使われているＶＡ１２によって決められる。タ
グメモリは各々２５６エントリの２つのタグメモリバン
ク２．３からなり、ページ・オフセット１０（ＶＡ１１
〜ＶＡ４）によって１つのエントリが選ばれる。各タグ
メモリバンク２．３の出力はそれぞれアドレス変換され
た物理ページ番号１２（ＲＡ３１〜ＲＡ１２）と比較さ
れ、選択回路７，８によって、ＶＡ１２がハイレベルの
ときタグメモリバング２側の比較結果が、ロウレベルの
ときタグメモリバンク３側の比較結果が選択され出力さ
れるヒット信号ＨＩＴによりヒット／ミスヒットが判定
される。同時に、反対側の比較結果が選択され、出力さ
れるエイリアス信号ＡＬＩＡＳによって一致している場
合にはエイリアスが発生したものと判定する。選択回路
７，８の制御信号としてのＶＡ１２は、比較結果が出て
来るよりも先に決まっているので高速のセレクト動作が
可能である。 （２）ページサイズが可変の場合 次にページサイズが可変である場合について説明する。
仮想ページ番号１３のＬＳＢ（ＶＡ１２）をマスクして
ページ・オフセットとして扱いページサイズを８Ｋバイ
トとする場合を考える。キャッシュの色の領域のサイズ
は最小のページ・サイズとし大きなページはこの領域の
集まりとして考える。すなわち、ここでは最小のページ
サイズは４Ｋバイトであるので、キャッシュメモリにマ
ッピングされたとき８Ｋバイトでは２つの色をもつ。キ
ャッシュの色は仮想アドレスＶＡ１２によって決めら
れ、ページサイズが４Ｋバイト固定の場合と全く同様の
扱いができる。なお、キャッシュメモリのサイズが更に
大きい場合にも、キャッシュの色の数だけタグメモリバ
ンクを設けることによって同様の扱いができる。

【発明の効果】以上説明したように本発明は、インデッ
クス中の仮想ページ番号のビットによってバンクに分割
されたタグメモリと、これら各バンクごとに物理アドレ
スの比較器を設け、比較結果をインデックス中の仮想ペ
ージ番号のビットによって選択し、ヒット／ミスヒット
を判定すると共に、他方の比較結果によってエイリアス
を検出する構成とすることにより、エイリアスの発生を
ハードウェアで検出することができるため、ソフトウェ
アでエイリアスを管理する場合に比べて、ソフトウェア
の負担を軽減でき、また選択するための制御信号が前も
って決まるため選択動作を高速にでき、２ウェイ・セッ
トアソシアティブ方式に比べてキャッシュヒット信号と
データの読出しを高速に行うことができる効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例を示すブロック図である。

【図２】図１に示された実施例に適用される仮想アドレ
スのデータフォーマット図である。

【符号の説明】 １ デコーダ ２．３ タグメモリバンク ４ データメモリ ５，６ 比較器 ７，８，９ 選択回路 １０ 仮想ページオフセット １１ マスクビット １２ 物理ページ番号 １３ 仮想ページ番号

【手続補正２】

【補正対象書類名】図面

【補正対象項目名】全図

【補正方法】変更

【補正内容】

【図２】

【図１】

Claims (1)

【特許請求の範囲】
1. 【請求項１】 それぞれ仮想アドレスの第１の部分によ
   り選択される複数の領域に所定のタグデータを記憶して
   おき前記第１の部分により選択された領域から記憶して
   いるタグデータを読出す第１及び第２のタグメモリバン
   クと、これら第１及び第２のタグメモリバンクの各領域
   とそれぞれ対応しかつ前記仮想アドレスの第２の部分で
   選択される領域をもちこれら各領域に所定のデータを記
   憶しておき前記仮想アドレスの第２の部分により選択さ
   れた領域から記憶しているデータを読出すデータメモリ
   と、前記仮想アドレスの第３の部分と対応する物理アド
   レスと前記第１及び第２のタグメモリバンクから読出さ
   れたタグデータとをそれぞれ対応して比較する第１及び
   第２の比較器と、前記仮想アドレスの第２の部分の特定
   のビットに従って前記第１及び第２の比較器のうちの一
   方の出力を選択しキャッシュヒット信号として出力する
   第１の選択回路と、前記仮想アドレスの第２の部分の特
   定のビットに従って前記第１及び第２の比較器のうちの
   他方の出力を選択しエイリアス信号として出力する第２
   の選択回路とを有することを特徴とするキャッシュメモ
   リシステム。