JPH03105576A - 画像処理装置 - Google Patents
画像処理装置Info
- Publication number
- JPH03105576A JPH03105576A JP24408889A JP24408889A JPH03105576A JP H03105576 A JPH03105576 A JP H03105576A JP 24408889 A JP24408889 A JP 24408889A JP 24408889 A JP24408889 A JP 24408889A JP H03105576 A JPH03105576 A JP H03105576A
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- shift register
- data
- bit
- words
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000001360 synchronised effect Effects 0.000 claims description 5
- 238000000034 method Methods 0.000 abstract description 4
- 238000007796 conventional method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000003672 processing method Methods 0.000 description 1
Landscapes
- Image Generation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
く産業上の利用分野〉
本発明は、画像処理装置に関し、詳しくはグラフィック
ディスプレイ用フレームメモリのビットビルト操作の高
速化に関する． く従来の技術〉 ワークステーション等の画像処理装置においては、マン
マシンインターフェイスにビットマップディスプレイを
使用し、ビットマップディスプレイに表示する画像デー
タはフレームメモリに格納されている。このフレームメ
モリは、各種の処理を行なうグラフィックプロセッサに
バスを介して接続されている． ディスプレイにマルチウィンドウにより画像表示するよ
うな場合、マルチウィンドウ処理に必要なビットビルト
操作をグラフィックプロセッサで行なう．この場合、プ
ロセッサは、フレームメモリから転送元と転送先の２つ
のデータを読み出し、読み出したデータについてある決
められた所定の処理（変更）を行い、処理後のデータを
改めてフレームメモリへ書き込むという動作を行なう．
く発明が解決しようとする課題〉 しかしながら、従来の画像処理装置では、マルチウィン
ドウ処理に必要なビットビル１〜操作を行なう場合、上
記のようにフレームメモリからのデータ読み出し、その
読み出しデータの変更、その後フレームメモリへの書き
込みという３回の操作ステップが必要であり、この処理
には通常３００ｎＳ以上の時間が必要であった。
ディスプレイ用フレームメモリのビットビルト操作の高
速化に関する． く従来の技術〉 ワークステーション等の画像処理装置においては、マン
マシンインターフェイスにビットマップディスプレイを
使用し、ビットマップディスプレイに表示する画像デー
タはフレームメモリに格納されている。このフレームメ
モリは、各種の処理を行なうグラフィックプロセッサに
バスを介して接続されている． ディスプレイにマルチウィンドウにより画像表示するよ
うな場合、マルチウィンドウ処理に必要なビットビルト
操作をグラフィックプロセッサで行なう．この場合、プ
ロセッサは、フレームメモリから転送元と転送先の２つ
のデータを読み出し、読み出したデータについてある決
められた所定の処理（変更）を行い、処理後のデータを
改めてフレームメモリへ書き込むという動作を行なう．
く発明が解決しようとする課題〉 しかしながら、従来の画像処理装置では、マルチウィン
ドウ処理に必要なビットビル１〜操作を行なう場合、上
記のようにフレームメモリからのデータ読み出し、その
読み出しデータの変更、その後フレームメモリへの書き
込みという３回の操作ステップが必要であり、この処理
には通常３００ｎＳ以上の時間が必要であった。
ビットビルトの高速化を図るとき、従来の構成において
はプロセッサとフレームメモリを接続しているバスとプ
ロセッサ内の演算器のビット幅を広げるしか手はなく、
したがってハードウェア量の増大とコストアップを招く
という問題があった。
はプロセッサとフレームメモリを接続しているバスとプ
ロセッサ内の演算器のビット幅を広げるしか手はなく、
したがってハードウェア量の増大とコストアップを招く
という問題があった。
本発明の目的は、このような点に鑑みてなされたもので
、簡単なハードウエアで高速なビットビルト操作が行え
るフレームメモリを提供することにある． 〈課題を解決するための手段〉 このような目的を達成するための本発明は、グラフィッ
クイメージを記憶したメモリセルと、このメモリセルと
はビット幅がＭ語のバスを介してＭ語のデータ転送が可
能で、前記メモリセルから読み出したＭ語のデータを同
期クロックに同期して順次出力すると共に、外部よりＭ
語のデータが順次入力できるように構成された第１のシ
フトレジスタと、 前記メモリセルとはビット幅がＭ語のバスを介してＭ語
のデータ転送が可能で、前記メモリセルから読み出した
Ｍ語のデータを同期クロックに同期して順次出力するこ
とができるように構成された第２のシフトレジスタと、 前記同期クロックを発生し、前記メモリセルと第１およ
び第２のシフトレジスタの間の転送の制御を含め、グラ
フィックディスプレイ全体を管理するグラフィック１ロ
セッサと、 前記第１および第２のシフトレジスタからの出力を受け
、ビットビルト処理を行い、その結果を前記第１のシフ
トレジスタへ送出する演算回路を具備したことを特徴と
する． 〈作用〉 第１および第２のシフトレジスタにメモリセルの転送先
および転送元のアドレスの画像データを転送しておき、
各シフトレジスタから送出されるデータを基に演算回路
においてビット処理し、処理結果を第１のシフトレジス
タに蓄える．このようにして得られた第１のシフｌ−レ
ジスタの内容はまとめてメモリセルへ転送される．この
ような処理方式により、メモリセルへのアクセス回数が
少なくなり、ビットビルト揉作にがかる時間が短縮され
る． く実施例〉 以下図面を参照して本発明を詳細に説明する６第１図は
本発明に係る画像処理装置の一実施例を示す構成図であ
る。図において、■はグラフィック／ロセッサ、２はメ
モリセル、３は第１のシフトレジスタ、４は第２のシフ
トレジスタ、５は演算回路である． グラフィックプロセッサ１は、メモリセル２と第１およ
び第２のシフトレジスタ３．４の間の転送の制御を含め
、グラフィックディスプレイ全体を管理する。メモリセ
ル２はグラフィックイメージを記憶しており、グラフィ
ックプロセッサ１とはバスで接，続され、グラフィック
プロセッサ１から読み書きが可能となっている． 第１のシフトレジスタ３は、グラフィックプロセッサ１
から出力されるシフトクロックに同期して、メモリセル
２から読み出した画像データをｌ語ずつｊ頓次出力する
と共に、また演算回路５から与えられる入力データも１
語ずつ順次読み込むことができるようになっている．第
２のシフトレジスタ４は、メモリセル２から読み出した
画像データを前記シフトクロックに同期して１語ずつ順
次出力することができるようになっている。
、簡単なハードウエアで高速なビットビルト操作が行え
るフレームメモリを提供することにある． 〈課題を解決するための手段〉 このような目的を達成するための本発明は、グラフィッ
クイメージを記憶したメモリセルと、このメモリセルと
はビット幅がＭ語のバスを介してＭ語のデータ転送が可
能で、前記メモリセルから読み出したＭ語のデータを同
期クロックに同期して順次出力すると共に、外部よりＭ
語のデータが順次入力できるように構成された第１のシ
フトレジスタと、 前記メモリセルとはビット幅がＭ語のバスを介してＭ語
のデータ転送が可能で、前記メモリセルから読み出した
Ｍ語のデータを同期クロックに同期して順次出力するこ
とができるように構成された第２のシフトレジスタと、 前記同期クロックを発生し、前記メモリセルと第１およ
び第２のシフトレジスタの間の転送の制御を含め、グラ
フィックディスプレイ全体を管理するグラフィック１ロ
セッサと、 前記第１および第２のシフトレジスタからの出力を受け
、ビットビルト処理を行い、その結果を前記第１のシフ
トレジスタへ送出する演算回路を具備したことを特徴と
する． 〈作用〉 第１および第２のシフトレジスタにメモリセルの転送先
および転送元のアドレスの画像データを転送しておき、
各シフトレジスタから送出されるデータを基に演算回路
においてビット処理し、処理結果を第１のシフトレジス
タに蓄える．このようにして得られた第１のシフｌ−レ
ジスタの内容はまとめてメモリセルへ転送される．この
ような処理方式により、メモリセルへのアクセス回数が
少なくなり、ビットビルト揉作にがかる時間が短縮され
る． く実施例〉 以下図面を参照して本発明を詳細に説明する６第１図は
本発明に係る画像処理装置の一実施例を示す構成図であ
る。図において、■はグラフィック／ロセッサ、２はメ
モリセル、３は第１のシフトレジスタ、４は第２のシフ
トレジスタ、５は演算回路である． グラフィックプロセッサ１は、メモリセル２と第１およ
び第２のシフトレジスタ３．４の間の転送の制御を含め
、グラフィックディスプレイ全体を管理する。メモリセ
ル２はグラフィックイメージを記憶しており、グラフィ
ックプロセッサ１とはバスで接，続され、グラフィック
プロセッサ１から読み書きが可能となっている． 第１のシフトレジスタ３は、グラフィックプロセッサ１
から出力されるシフトクロックに同期して、メモリセル
２から読み出した画像データをｌ語ずつｊ頓次出力する
と共に、また演算回路５から与えられる入力データも１
語ずつ順次読み込むことができるようになっている．第
２のシフトレジスタ４は、メモリセル２から読み出した
画像データを前記シフトクロックに同期して１語ずつ順
次出力することができるようになっている。
第１および第２のシフトレジスタ３，４とメモリセル２
はビット幅がＭ語のバスで接続されており、グラフィッ
クプロセッサ１からの指示に従って転送が行なわれる． 演算回路５は第１および第２のシフ１・レジスタ３，４
の出力を受け、所望の処理を行なった後、その出力を再
び第１のシフトレジスタ３に与える．このような構或に
おける動作を第２図のタイムチャートを参照して次に説
明する。
はビット幅がＭ語のバスで接続されており、グラフィッ
クプロセッサ１からの指示に従って転送が行なわれる． 演算回路５は第１および第２のシフ１・レジスタ３，４
の出力を受け、所望の処理を行なった後、その出力を再
び第１のシフトレジスタ３に与える．このような構或に
おける動作を第２図のタイムチャートを参照して次に説
明する。
■の期間
まず、グラフィックプロセッサ１は、メモリセル２に対
して転送先のアドレスにあるＭ語のデータを第１のシフ
トレジスタ３に転送するように指示する。
して転送先のアドレスにあるＭ語のデータを第１のシフ
トレジスタ３に転送するように指示する。
■の期間
次に、グラフィック１ロセヅサ１は、メモリセル２に対
して転送元のアドレスにあるＭ語のデータを第２のシフ
１−レジスタ４に転送するように指示する。
して転送元のアドレスにあるＭ語のデータを第２のシフ
１−レジスタ４に転送するように指示する。
■の期間
グラフィックプロセッサ１は第１および第２のシフトレ
ジスタ３，４にシフトクロックを与え、それぞれの内容
を出力させる．各シフトレジスタ３．４の出力は演Ｘ回
路５で処理（ビットビルト）され、その結果か再び第１
のシフトレジスタ３に蓄えられる。この動作をＭ＋１回
繰り返すと、第１のシフトレジスタ３に蓄えられたＭ語
のデータは、メモリセルの転送元のデータと転送先のデ
ータとの演算結果となる。
ジスタ３，４にシフトクロックを与え、それぞれの内容
を出力させる．各シフトレジスタ３．４の出力は演Ｘ回
路５で処理（ビットビルト）され、その結果か再び第１
のシフトレジスタ３に蓄えられる。この動作をＭ＋１回
繰り返すと、第１のシフトレジスタ３に蓄えられたＭ語
のデータは、メモリセルの転送元のデータと転送先のデ
ータとの演算結果となる。
■の期間
グラフィックプロセッサ１は、第１のシフトレジスタ３
のＭ語をメモリセル２の転送元に転送するよう指示する
．これにより、メモリセル２の内容が書き換えられ、ビ
ットビルトは完了する。
のＭ語をメモリセル２の転送元に転送するよう指示する
．これにより、メモリセル２の内容が書き換えられ、ビ
ットビルトは完了する。
なお、実施例では、メモリセル２と各シフトレジスタ３
．４を別々の素子で構成した例を示したが、これらは集
積してＬＳＩ化し一体化することも可能である． 以−Ｌのようにビットビルト操作をシフトレジスタを介
して行なうことにより、ビットビルト操作は従来よりも
格段に高速となる。すなわち、メモリセルへのアクセス
時間をＴＨ、シフトレジスタの入出力サイクル時間をＴ
Ｓとすると、（Ｍ＋１ ）ｘＴＳ ＋３ｘＴＨ でＭｅのビットビルトが行える．これに対して、従来の
方式では、Ｍ Ｘ Ｔ Ｈが必要であり、通常ＴＳはＴ
Ｈの１／１０程度であるため、ビヅトビルトを約１０倍
の速さで行えることになる．く発明の効果〉 以上詳細に説明したように、本発明によれば、ビットビ
ルト操作を従来の約１０倍の速さで行え、またビ・ｌト
ビルト処理の間グラフィックプロセッサとメモリセルの
間のバスは空いているため、この間に線描画等の他の処
理をグラフィックプロセッサが適宜行なうことができ、
シスデム全体の性能を向上することが可能となるという
効果がある．
．４を別々の素子で構成した例を示したが、これらは集
積してＬＳＩ化し一体化することも可能である． 以−Ｌのようにビットビルト操作をシフトレジスタを介
して行なうことにより、ビットビルト操作は従来よりも
格段に高速となる。すなわち、メモリセルへのアクセス
時間をＴＨ、シフトレジスタの入出力サイクル時間をＴ
Ｓとすると、（Ｍ＋１ ）ｘＴＳ ＋３ｘＴＨ でＭｅのビットビルトが行える．これに対して、従来の
方式では、Ｍ Ｘ Ｔ Ｈが必要であり、通常ＴＳはＴ
Ｈの１／１０程度であるため、ビヅトビルトを約１０倍
の速さで行えることになる．く発明の効果〉 以上詳細に説明したように、本発明によれば、ビットビ
ルト操作を従来の約１０倍の速さで行え、またビ・ｌト
ビルト処理の間グラフィックプロセッサとメモリセルの
間のバスは空いているため、この間に線描画等の他の処
理をグラフィックプロセッサが適宜行なうことができ、
シスデム全体の性能を向上することが可能となるという
効果がある．
第１図は本発明に係る画像処理装置の一実施例を示す横
成図、第２図はタイムチャートである．１・・・グラフ
ィックプロセッサ、２・・・メモリセル、３・・・第１
のシフトレジスタ、４・・・第２のシフトレジスタ、５
・・・演算回路．
成図、第２図はタイムチャートである．１・・・グラフ
ィックプロセッサ、２・・・メモリセル、３・・・第１
のシフトレジスタ、４・・・第２のシフトレジスタ、５
・・・演算回路．
Claims (1)
- 【特許請求の範囲】 グラフィックイメージを記憶したメモリセルと、このメ
モリセルとはビット幅がＭ語のバスを介してＭ語のデー
タ転送が可能で、前記メモリセルから読み出したＭ語の
データを同期クロックに同期して順次出力すると共に、
外部よりＭ語のデータが順次入力できるように構成され
た第１のシフトレジスタと、 前記メモリセルとはビット幅がＭ語のバスを介してＭ語
のデータ転送が可能で、前記メモリセルから読み出した
Ｍ語のデータを同期クロックに同期して順次出力するこ
とができるように構成された第２のシフトレジスタと、 前記同期クロックを発生し、前記メモリセルと第１およ
び第２のシフトレジスタの間の転送の制御を含め、グラ
フィックディスプレイ全体を管理するグラフィックプロ
セッサと、前記第１および第２のシフトレジスタからの
出力を受け、ビットビルト処理を行い、その結果を前記
第１のシフトレジスタへ送出する演算回路を具備し、前
記演算回路において、第１および第２のシフトレジスタ
の出力を演算し、その結果を第１のシフトレジスタに入
力する動作を繰り返すことにより、Ｍ語のデータに係る
ビットビルト処理を行なうようにしたことを特徴とする
画像処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24408889A JPH03105576A (ja) | 1989-09-20 | 1989-09-20 | 画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24408889A JPH03105576A (ja) | 1989-09-20 | 1989-09-20 | 画像処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03105576A true JPH03105576A (ja) | 1991-05-02 |
Family
ID=17113561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24408889A Pending JPH03105576A (ja) | 1989-09-20 | 1989-09-20 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03105576A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS623293A (ja) * | 1985-06-28 | 1987-01-09 | 横河・ヒユ−レツト・パツカ−ド株式会社 | ライン移動描画装置 |
-
1989
- 1989-09-20 JP JP24408889A patent/JPH03105576A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS623293A (ja) * | 1985-06-28 | 1987-01-09 | 横河・ヒユ−レツト・パツカ−ド株式会社 | ライン移動描画装置 |
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