JPH04151195A

JPH04151195A - 画像表示装置

Info

Publication number: JPH04151195A
Application number: JP2264809A
Authority: JP
Inventors: Yasuhide Shimoda; 下田　康秀
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1990-10-02
Filing date: 1990-10-02
Publication date: 1992-05-25

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］この発明は画像表示装置に関し、特にフレームメモリの
制御に関するものである。

［従来の技術１第５図は従来の表示装置の構成を示したものである。同
図において（１）はこの装置全体を制御するＣＰＵ、（
２）はＣＰＵ　（１）のプログラムおよび各種画面情報
や一時待避用のバッファとして使用される主記憶回路、
（３）は表示画像の全画素を記憶するとともに表示読み
出し機能を備えたフレームメモリ、（４）はＣＲＴであ
る。

次に動作について説明する。フレームメモリ（３）に記
憶される表示画像は、主記憶回路（２）にある画面情報
に基づき文字単位、シンボル単位で画素としてあらかじ
め記憶されていたものがレイアウトされたものである。

即ち、ＣＰＵ（１）が解釈して所定の画面情報から対応
する画素を主記憶回路（２）から読み出してフレームメ
モリ（３）の画面の所定位置にあたる番地に書き込み表
示画像を生成する。

画面情報を複数表示するような場合はやや複雑である。

例えば、第６図に示すように最初は画面情報Ａが表示さ
れていて、次に画面情報Ｂを重ねて表示させ画面情報Ｂ
の処理を終えて、再び画面情報Ａに戻るような複数の画
面情報が重なり合って表示する複数画面システムでは、
同図斜線で示すところの画面情報Ａで重なって隠れた表
示画像領域Ｃは画面情報Ｂの表示画像が後で不要になっ
て画面上からなくなったときに備えて主記憶回路（２）
に待避させてお（。そして、画面情報Ａに戻る時に主記
憶回路（２）から表示画像領域Ｃをフレームメモリ（３
）へ書き込み、このようにして表示画像領域Ｃを復元し
て一連の処理を終える。

［発明が解決しようとする課題］従来の表示装置は以上のように構成されていたので、複
数のウィンドウを使用するシステムでは画面上で重なっ
た領域を復元するため、重なりあった領域の算出、隠れ
る部分の画素を待避させるための主記憶領域の確保及び
フレームメモリから主記憶回路への待避処理、再び復元
のための転送処理等を行なう必要があり、復元処理に多
くの時間を要する問題があった。

これらの問題を解決するため、特開昭６３−６４０８３
号ではフレームメモリとして第１のメモリと、さらに同
等以上の記憶容量を有する待避用の第２のメモリと専用
のアドレス発生器を用い、待避するアドレスをアドレス
発生器に与えて第１のメモリに書き込み時に元の内容を
第２のメモリに自動的に待避させ、一方、第１のメモリ
を読み出す際はアドレス発生器に待避したアドレスを予
め与えておき、第２のメモリから第１のメモリに自動的
に復元する方法を提供している。しかし、この場合筒１
及び第２のメモリ用に２種類のアドレス・バスが必要で
あり、また、第２のメモリ用アドレス発生器が必要とな
りハードウェア量が増える問題がある。更に、待避と復
元を異なる大きさの領域で繰り返し行なって行くと第２
のメモリで空き領域の断片化が発生して、大きな空き領
域を確保することが不可能になってくると言った問題が
ある。

この発明は、係る問題点を解決するためになされたもの
で、複数のウィンドウを使用するシステムで画面上で重
なった領域を高速で復元することのできる画像表示装置
を得ることを目的とする。

〔課題を解決するための手段〕

この発明に係る画像表示装置は、文字、図形等の画素デ
ータを記憶、更新でき、且つ表示部に読み出し可能な第
１のフレームメモリと、該第１のフレームメモリとアド
レスを共有した第２のフレームメモリと、第１のフレー
ムメモリの所定アドレスに画素データ書き込み時に、上
記所定アドレスの元画素データを第２のフレームメモリ
に待避する手段と、上記第１のフレームメモリの所定ア
ドレスに第２のフレームメモリに待避した元画素データ
を転送する手段とを設けたものである。

〔作用］この発明によれば、第１のフレームメモリに既に書き込
まれていた画素データに他の画素データを重ね合わせて
記憶し表示部に表示する際、他の画素データによって隠
れる部分の元画素データを第２のフレームメモリに待避
させ、その後、第１のフレームメモリに元の画素データ
全体を再現する時には、第１のフレームメモリの画素デ
ータ重ね合わせ部分には第２のフレームメモリに待避し
ていた元画素データを転送する。

［実施例］以下、この発明の一実施例を図について説明する。第１
図において、（１）はこの装置全体を制御するＣＰＵ、
（２）はｃｐｕ　（１）のプログラム及び各種画面情報
の記憶や一時待避用のバッファとして使用される主記憶
回路、（４）はＣＲＴ、（５）はフレームメモリ制御部
、（６）はデータセレクタ、（７）は表示画像の全画素
を記憶すると共に表示読み出し機能を備えた第１のフレ
ームメモリ、（８）は第１のフレームメモリ（７）の画
素内容を待避するための第２のフレームメモリ、（１１
）はＣＰＵ　（１１からのライト信号、（１２）はＣＰ
Ｕ　（１１からのリード信号、（１３）はＣＰＵ　（１
１からフレームメモリ制御部（５）並びに第１のフレー
ムメモリ（７）と第２のフレームメモリ（８）へ供給さ
れるアドレスバス、（１４）はＣＰＵ　（１）　とデー
タセレクタ（６）間を結ぶデータバス、（１５）は第１
のフレームメモリ（７）とデータセレクタ（６）を結ぶ
データバス、（１６）は第２のフレームメモリ（８）と
データセレクタ（６）を結ぶデータバス、（２１）〜（
２４）および（３５）〜（３８）はフレームメモリ制御
部（５）の負論理出力であり、各（２１）〜（２４）は
第１及び第２のフレームメモリに供給される。（２１）
は第１のフレームメモリ（７）へのライトストローブＷ
１、（２２）は第１のフレームメモリ（７）へのリード
ストローブＲ１，（２３）は第２のフレームメモリ（８
）へのライトストローブＷ２、（２４）は第２のフレー
ムメモリ（８）へのリードストローブＲ２、一方（３５
）〜（３８）はデータセレクタ（６）へ供給される制御
信号であり、（３５）はデータバス（１４）からデータ
バス（１５）へ転送させるためのセレクト信号Ｓｌ、（
３６）はデータバス（１５）からデータバス（１４）へ
転送させるためのセレクト信号Ｓ２、（３７）はデータ
バス（１５）からデータバス（１６）へ転送させるため
のセレクト信号Ｓ３、（３８）はデータバス（１６）か
らデータバス（１５）へ転送させるためのセレクト信号
Ｓ４である。

フレームメモリ制御部（５）は第１のフレームメモリ（
７）に対する従来動作と、この発明に係わるブツシュ・
ライト動作およびポツプ・リード動作をアドレスバス（
１３）をデコードして実現する。第２図はフレームメモ
リ制御部（５）におけるブツシュ・ライト動作のタイミ
ングを示す図である。

同図においてＣＰＵ　（１）からブツシュ・ライト動作
のアドレス空間をアクセスすると、フレームメモリ制御
部（５）はライト信号（１１）を受けてデータセレクタ
（６）へセレクト信号Ｓ３　（３７）を送ると同時にリ
ードストローブＲ１（２２＋を発生し第１のフレームメ
モリ（７）より当該アドレスの画素データをデータバス
（１５）に読み出す、画素データはデータセレクタ（６
）を介してデータバス（１６）へ与えられる。

そしてライトストローブ１２　（２３１を発生しデータ
バス（１５）上の画素データが第２のフレームメモリ（
８）の当該アドレスへ書き込まれる。次に、セレクト信
号Ｓ３　ｆ３７）を停止し、今度はセレクト信号５ｌ（
３５）を送るとＣＰＵ　（１１からの画素データはデー
タバス（１４）からデータバス（１５）へ送られ同時に
ライトストローブ１１　（２１）を発生し第１のフレー
ムメモリ（７）へ画素データが書き込まれてブツシュ・
ライト動作の処理を終える。

第３図はフレームメモリ制御部（５）におけるポツプ・
リード動作のタイミングを示す図である。同図において
ＣＰＵ　（１１からポツプ・リード動作のアドレス空間
をアクセスすると、フレームメモリ制御部（５）はリー
ド信号（１２）を受けてデータセレクタ（６）へセレク
ト信号５２（３６）を送ると同時にリードストローブＲ
１（２２１を発生し第１のフレームメモリ（７）より当
該アドレスの画素データをデータバス（１５）へ読み出
す、画素データはデータセレクタ（６）を介してデータ
バス（１４）へ与えられＣＰＵ　（１）に読み取られる
。その後、セレクト信号Ｓ２　（３６）を停止し今度は
セレクト信号３４　ｆ３８１を送りリードストローブＲ
２（２４１を発生して第２のフレームメモリ（８）より
当該アドレスの画素データをデータバス（１６）に読み
出しデータセレクタ（６）を介してデータバス（１５）
へ与える。そして、ライトストローブＷｌ　（２１１を
発生してデータバス（１５）上の画素データを第１のフ
レームメモリ（７）の当該アドレスに書き込む。

このように動作することで、第４図に示すように初期画
面に対して次に画面情報Ｂを重ねて表示させ、再び初期
画面に戻る処理においては、画面情報Ｂを書き込む時に
ブツシュ・ライト動作で行なう。この結果、始めに第２
のフレームメモリ（８）へ初期画面の画面情報にＢに該
当するアドレスの画素データが待避され、その後に画面
情報Ｂの画素データが第１のフレームメモリ（７）に書
き込まれる。これらの処理を画面情報Ｂの先頭アドレス
から終了アドレスまで繰り返し行なうことにより初期画
面の画面情報Ｂに該当するアドレスの画素データをそっ
くり第２のフレームメモリ（８）に待避させることがで
きる。

再び初期画面に戻る時には、今度は画面情報Ｂのアドレ
スに対してポツプ・リード動作を行なう。この結果、始
めに第１のフレームメモリ（７）の画面情報Ｂの画素デ
ータがＣＰＵ　（１１に読み取られ、その後、第２のフ
レームメモリ（８）に待避されていた画面情報Ｂの位置
に相当する初期画面の画素データが第１のフレームメモ
リ（７）に戻される。これらの処理を画面情報Ｂの先頭
アドレスから終了アドレスまで繰り返し行なうことによ
り第２のフレームメモリ（８）に待避させていた初期画
面の画面情報Ｂに該当するアドレスの画素データをそっ
（り第１のフレームメモリ（７）へ戻すことができて、
初期画面が復元される。

なお、上記実施例では、待避用のフレームメモリでは１
枚の例を示したが、複数枚用意してスタック量を増やす
ことも容易に可能である。また、従来動作、ブツシュ・
ライト動作及びポツプ・リード動作をアドレス空間によ
って指定する例を示したが、予めＣＰＵによってデータ
で指定してもよ（、更に、専用の信号線を用いてもよく
、上記実施例と同様の効果を有する。

［発明の効果１以上のように、この発明によれば、第１のフレームメモ
リの内容を第２のフレームメモリに待避するとともに、
待避したメモリ内容を第１のフレームメモリの元の領域
に転送する構造に構成したので、画面上で重なった領域
を復元するためのＣＰＵ処理を軽減でき、また、復元処
理の高速な画像表示装置が得られる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による画像表示装置の構成
図、第２図及び第３図は一実施例に使用されるフレーム
メモリの動作を示すタイミング図、第４図は一実施例の
動作を説明する図、第５図は従来の装置の構成図、第６
図は従来の動作を説明する図である。（１）はＣＰＵ、（５）はフレームメモリ制御部、（６
）はデータセレクタ、（７）は第１のフレームメモリ、
（８）は第２のフレームメモリである。なお、図中、同一符号は同−又は相当部分を示コニユニ
一箪図第２図 ■ ↓

Claims

【特許請求の範囲】

文字、図形等の画素データを記憶、更新でき、且つ表示
部に読み出し可能な第１のフレームメモリと、該第１の
フレームメモリとアドレスを共有した第２のフレームメ
モリと、第１のフレームメモリの所定アドレスに画素デ
ータ書き込み時に、上記所定アドレスの元画素データを
第２のフレームメモリに待避する手段と、上記第１のフ
レームメモリの所定アドレスに第２のフレームメモリに
待避した元画素データを転送する手段とを備えたことを
特徴とする画像表示装置。