JP2889149B2 - 画像表示制御方法及び画像表示制御装置 - Google Patents

画像表示制御方法及び画像表示制御装置

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JP2889149B2
JP2889149B2 JP7076152A JP7615295A JP2889149B2 JP 2889149 B2 JP2889149 B2 JP 2889149B2 JP 7076152 A JP7076152 A JP 7076152A JP 7615295 A JP7615295 A JP 7615295A JP 2889149 B2 JP2889149 B2 JP 2889149B2
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    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/36Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
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  • Controls And Circuits For Display Device (AREA)

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、処理装置からの表示デ
ータを表示装置に送り出す画像表示制御方法及び画像表
示制御装置に関する。
【0002】
【従来の技術】パーソナル・コンピュータ(PC)等の
中央処理装置(CPU)の指令により画像表示データを
LCD(液晶表示装置)等の表示装置に表示させる際に
用いられる従来の画像表示制御装置(ビデオ・グラフィ
ック・コントローラ)の概略を図4を用いて説明する。
【0003】画像表示制御装置2は、中央処理装置4と
画像記憶素子としてのフレーム・メモリー18の間に介
在して画像データの制御を行う。CPU4は画像表示制
御装置2のバス・インターフェース・ユニット6に接続
している。バス・インターフェース・ユニット6はCP
U4からの画像データをメモリー・インターフェース・
ユニット12に出力したり、CPU4からの描画情報デ
ータをグラフィック・エンジン8に出力したりする。
【0004】グラフィック・エンジン8は、受け取った
描画情報データから画像データを生成し、当該画像デー
タをメモリー・インターフェース・ユニット12に出力
する。メモリー・インターフェース・ユニット12は、
フレーム・メモリー18の所定のアドレスに対して画像
データの読み出し/書き込み/データの保持を行う。
【0005】フレーム・メモリー18は、例えば1メガ
バイト(MB)分の画像データを記憶でき、記憶アドレ
ス順に表示装置上の画面の左上のピクセルから右下のピ
クセルまでの画像データが入力されるようになってい
る。フレーム・メモリー18は、32ビットのデータバ
スでメモリー・インターフェース・ユニット12のラッ
チ14に接続され、当該ラッチ14に例えば、1ピクセ
ル8ビットの画像データを一度に4ピクセル分(32ビ
ット)出力するようになっている。
【0006】ラッチ14でラッチされた4ピクセル分の
画像データは、表示データ一時保管バッファ(ディスプ
レイ−FIFO)16に順次保管され、先入れ先だし方
式で順次1ピクセル分(8ビット)の画像データとして
表示装置30に出力される。
【0007】このような従来の画像表示制御装置の下に
おけるグラフィック・パフォーマンスは、グラフィック
・エンジンで利用可能なメモリー・バンド幅(転送スピ
ード)の大きさと直接的に関係している。このグラフィ
ック・エンジン及びCPUで利用されるメモリー・バン
ド幅の大きさは、スクリーンの分解能、色の階調の大き
さ、及びスクリーンのリフレッシュ・レートに依存して
決定される。
【0008】グラフィック・パフォーマンスを向上させ
るためのグラフィック・エンジンで利用されるメモリー
・バンド幅を大きくさせるために以下のような方法が考
えられる。 1. 高速のメモリー(DRAM)を使用する。 2. デユアル・ポートのメモリー(VRAM)を使用
する。 3. メモリー・データ・バスの数を増やす。
【0009】しかしながら、これら3つの方法によれば
グラフィック・パフォーマンスは向上するであろうが、
それぞれに問題を有している。これを、従来の32ビッ
トフレーム・バッファ・バンド幅を比較した表1を用い
て説明する。
【0010】
【表1】
【0011】通常画像表示用の記憶素子の記憶量は、1
メガバイト(MB)程度であり、256Kx16bit
のDRAMを2個用いて32bitのデータ幅のDRA
Mを構成している。この32bitのデータ幅のDRA
Mのメモリー・バンド幅(書き込み/読み出し速度:M
B/s)は、約100MB/s程度である。これに対し
て、LCDやCRT等の表示装置に表示させる表示デー
タの必要量(表示バンド幅:MB/s)は、例えば、1
024x768画素の表示領域を有し、8ビット即ち2
56色の階調表示を行わせ、リフレッシュ・レートを7
0Hzとする表示装置の場合、1秒当たり60MB必要
である。
【0012】従って、グラフィック・エンジンにより画
面を高速でアップデートさせるために割り当てることが
できる画像データの転送量(グラフィック・エンジン/
CPU用バンド幅:MB/s)は1秒当たり40MBと
なる。
【0013】
【発明が解決しようとする課題】表1より、以下のこと
がわかる。 1. より高速なDRAMを用いた場合、通常の転送速
度を有するDRAMのメモリー・バンド幅100に対し
て、1.4倍の転送スピードを得ることができ、従って
グラフィック・エンジンのために用いられるバンド幅も
2倍になる利点が有るが、代わりに製造コストは1.5
〜2倍にも引き上げられてしまう。
【0014】2. デユアル・ポート・メモリーである
VRAMを用いると、エンジン用バンド幅を約2.5倍
にさせることができるが、代わりに製造コストは2倍に
なってしまう。
【0015】3. メモリー・データ・バスの数を増や
して、64bitデータ幅のDRAMの構成にすれば、
32bitDRAMのメモリー・バンド幅に対して2倍
の転送スピードを得ることができ、従ってグラフィック
・エンジン用バンド幅も3.5倍になる利点が有るが、
やはり製造コストは2倍になる。
【0016】そしてこれらの方法はいずれも消費電力を
増大させてしまう方向にあり、従ってバッテリー駆動の
携帯型パソコン等においては、製造コストの低減及び低
消費電力の要請から上記手段は採用することができない
のが現状である。
【0017】本発明の目的は、消費電力を増加させるこ
となくグラフィック・エンジンに使用できるバンド幅を
大きくさせることができる画像表示制御装置を提供する
ことにある。また、本発明の目的は、製造コストを増加
させることなくグラフィック・エンジンに使用できるバ
ンド幅を大きくさせることができる画像表示制御装置を
提供することにある。さらに、本発明の目的は、従来の
フレーム・メモリーを用いてもグラフィック・エンジン
に使用できるバンド幅を増加させることができる画像表
示制御装置を提供することにある。
【0018】
【課題を解決するための手段】上記目的は、画像データ
を処理装置からフレーム・メモリーに格納し、フレーム
・メモリーから表示装置に出力させて画像データを制御
する画像表示制御方法であって、フレーム・メモリーの
N番のアドレスに格納された画像データとNより小さい
値のM番のアドレスに格納された画像データとが一致す
るかどうかを比較し、二つの画像データが一致したら、
N番のアドレスに格納された画像データの代わりに、M
番のアドレスに格納された画像データを表示装置に出力
させることにより達成される。
【0019】さらに上記目的は、二つの画像データが一
致したらセットされるフラグをN番のアドレスに対応さ
せて設け、フレーム・メモリーからの画像データの読み
出しの際、フラグがセットされているN番のアドレスに
格納された画像データをアクセスせずに、M番のアドレ
スに格納された画像データを表示装置に出力させること
により達成される。
【0020】また上記目的は、画像表示装置に表示させ
る画像データを出力する処理装置と、出力された画像デ
ータを格納するフレーム・メモリーとの間に介在して画
像データを制御する画像表示制御装置であって、フレー
ム・メモリーのN番のアドレスに格納された画像データ
とNより小さい値のM番のアドレスに格納された画像デ
ータとが一致するかどうかを比較する画像データ比較手
段と、二つの画像データが一致したら、N番のアドレス
に対応させてフラグを立てるフラグ・テーブルとを有す
ることを特徴とする画像表示制御装置によって達成され
る。
【0021】またさらに上記目的は、二つの画像データ
が一致したらセットされるフラグをN番のアドレスに対
応させて設けたフラグ・テーブルと、フレーム・メモリ
ーからの画像データの読み出しの際、フラグがセットさ
れているN番のアドレスに格納された画像データをアク
セスせずに、M番のアドレスに格納された画像データを
表示装置に出力させる手段とを有することを特徴とする
画像表示制御装置によって達成される。
【0022】
【作用】本発明によれば、フレーム・メモリーのN番の
アドレスに格納された画像データとNより小さい値のM
番のアドレスに格納された画像データとが一致するかど
うかを比較し、二つの画像データが一致したら、N番の
アドレスに格納された画像データの代わりに、M番のア
ドレスに格納された画像データを前記表示装置に出力さ
せるようにしたので、従来のフレーム・メモリーを用い
てグラフィック・エンジン或はCPUに使用できるバン
ド幅を増加させることができるようになる。
【0023】
【実施例】本発明の第1の実施例による画像表示制御装
置及び画像表示制御方法を図1乃至図3を用いて説明す
る。これらの図において従来の画像表示制御装置と同一
の構成部材については同一の符号を付して説明を簡略若
しくは省略することとする。
【0024】図1は、本実施例の画像表示制御装置の特
徴を説明する概略ブロック図である。本実施例の画像表
示制御装置は従来のものと比較して、画像データ比較手
段20及びフラグ・テーブル22を備えている点に特徴
を有している。
【0025】画像データ比較手段20は、ラッチ14に
保持されている8ビット4ピクセル分の画像データの組
と次にラッチ14にラッチされる予定の8ビット4ピク
セル分の画像データの組とを比較するようになってい
る。
【0026】フラグ・テーブル22は、メモリー・イン
ターフェース・ユニット12からフレーム・メモリー1
8へのアドレス信号を受け取るようになっている。フラ
グ・テーブル22の各ビットは、例えば、1024x7
68画素で256色の階調表示を行ういわゆるXGAの
表示モードの場合であれば、24Kバイトからなるレジ
スタであり、先頭の1ビットから順に、フレーム・メモ
リー18のアドレス順に8ビット4ピクセル分の画像デ
ータの組それぞれに1ビットずつ割り当てられている。
【0027】ここで図2を用いてデータ・テーブル22
の各ビットのフラグの意味をより詳細に説明する。画像
表示制御装置2内のフラグ・テーブル22の各ビット
は、フレーム・メモリー18内の画像データの先頭から
8ビット4ピクセル分の画像データの組毎に1ビットず
つ割り当てられており、画像データの組がそれより前の
組、即ちアドレス番号が若い隣接画像データの組の画像
データと全て一致した場合に、当該画像データの組のビ
ットを0にセットし、一致しない場合には1とセットす
るようになっている。
【0028】フラグ・テーブル22のフラグは、具体的
には、通常のLCD等の表示装置30の表示画面上にお
いて、ある表示位置での画像データの組の当該画像デー
タが、その直前に表示された組(即ち、1ライン上であ
れば当該表示位置の一つ左側に表示された画像データの
組)と同一の画像データであれば、0にセットされるこ
とを意味する。
【0029】再び図1に戻り、さらに図3をも併用して
本実施例の画像表示制御装置および画像表示制御方法を
説明する。図3は、本実施例の画像表示制御方法を示す
フローチャートである。まず、例えばPCの電源がオン
した時点をスタートとする(ステップ10)。PCの各
システムが初期化される際、フレーム・メモリー18と
共に本実施例の画像表示制御装置2のフラグ・テーブル
22及びラッチ14も初期化される(ステップ20)。
【0030】次に、フレーム・メモリー18に対して画
像データの読み出し要求であるか、画像データの書き込
み要求であるかが判断される(ステップ30)が、電源
投入直後であれば、メモリー・インターフェース・ユニ
ット12から画像データの書き込み要求(MemWR)
がフラグ・テーブル22に出力され、ステップ40に移
行する。ステップ40では、フラグ・テーブル22のフ
レーム・メモリー18のアドレスN及びN+1に対応す
るビットを1にする。ここでアドレスNは、個々のピク
セルに対する画像データのアドレスではなく、8ビット
4ピクセル分の画像データをまとめた一つの組のアドレ
スを意味している。
【0031】ここでは複数(4個)の画像データの組に
ついてのアドレスNを用いているが、例えば画像データ
が1つしかない場合でも本実施例の画像表示制御方法は
当然に適用できるので、以後説明の都合上特に明示しな
い限り、画像データの組を画像データと略称する。ま
た、メモリー18のアドレスNに対応するフラグ・テー
ブル22のビットだけでなくアドレスN+1に対応する
ビットまで1にする理由は後述する。
【0032】ステップ40の次に、フレーム・メモリー
18のアドレスNに所定の画像データを書き込む(ステ
ップ50)。このステップ30からステップ50までの
ループを必要回数繰り返して画像データのフレーム・メ
モリー18への書き込みが終了する。このとき、フラグ
・テーブル22の全てのビットで1が立っていることに
なる。
【0033】次に、フレーム・メモリー18に格納され
た画像データを表示装置30に出力することになる。ス
テップ30で画像データの読み出し要求があると、次に
スクリーンのリフレッシュであるかどうかが判断される
(ステップ60)が、スクリーンへ始めて画像データを
出力するのであるから、ステップ70に移行する。
【0034】ステップ60において、スクリーン・リフ
レッシュでない場合は、ステップ120に移行してフレ
ーム・メモリー18から画像データの読み出しが行われ
るが、これは、CPU、或はグラフィック・エンジン8
からの要求があった場合のことであり、本実施例のフラ
グ・テーブル22等とは無関係の処理であるのでこれ以
上の説明は省略する。
【0035】ステップ70では、フレーム・メモリー1
8から読みだされる画像データのアドレスNに対応する
フラグ・テーブル22のビットが1であるかどうかが判
断されるが、この段階では上述の通り当該ビットは1に
なっているから、フラグ・テーブル22からメモリー・
インターフェース・ユニット12に画像データの読み出
し要求(MemRD req)が出され、ステップ80
に移行して、フレーム・メモリー18のアドレスNの画
像データが読みだされ、ラッチ14に接続されたデータ
線上に乗せられる。次に、画像データ比較手段20によ
り、既にラッチ14にラッチされているアドレスN−1
の画像データとデータ線上に乗せられているアドレスN
の画像データとが比較される(ステップ90)。
【0036】アドレスN及びN−1の画像データの値が
一致しなければ、アドレスNの画像データはラッチ14
にラッチされ、対応するフラグ・テーブルのビットは変
更されることなく1を保持し、ステップ30に戻る。因
にアドレス1即ち先頭のアドレスに対応するフラグ・テ
ーブルの先頭ビットは常に1となっている。
【0037】アドレスN及びN−1の画像データの値が
一致すれば、ステップ100に移行しアドレスNに対応
するフラグ・テーブル22のビットは0に変更され、ス
テップ30に戻る。
【0038】ステップ30からステップ90乃至100
を必要回繰り返すことにより表示装置30の表示領域
(スクリーン)への最初のフレームの読み出しが終了す
る。この段階で、フラグ・テーブル22の各ビットの内
容は全て1であったものが、0を含んだものに書替えら
れている。
【0039】次に、2回目以降のスクリーン・リフレッ
シュの場合のフローを画像データがアップデート(更
新)されない場合と、画像データがアップデートされる
場合とに分けて説明する。まず、画像データがアップデ
ートされない場合は、ステップ30からステップ70ま
でを実行し、ステップ70においてフラグが1であるか
0であるかが判断される。フラグが1であればメモリー
・インターフェース・ユニット12に画像データの読み
出し要求(MemRD req)が出され、ステップ8
0に移行して、フレーム・メモリー18のアドレスNの
画像データが読みだされ、ラッチ14でラッチされ(ス
テップ90)、ステップ30に戻る。
【0040】ステップ70においてフラグが0であると
判断されれば、アドレスNの画像データは先にラッチさ
れているアドレスN−1の画像データと一致するのであ
るから、ステップ110において、フレーム・メモリー
18のアドレスNの画像データは読みだされることな
く、ラッチ14で保持されているアドレスN−1の画像
データが、アドレスNの画像データとして表示データ一
時保管バッファ16を介して表示装置30に送られる。
【0041】ステップ30からステップ90乃至10
0、110を必要回繰り返すことにより表示装置30の
表示領域(スクリーン)へのフレームの読み出しが終了
する。
【0042】このように、フラグが0であるアドレスの
画像データはアクセスされないので、上述の60MB/
s必要であった表示バンド幅を減少させることができる
ようになる。従って、フラグが0である分グラフィック
・エンジン8に使用できるメモリー・バンド幅を大きく
させることができるようになる。
【0043】次に、画像データがアップデートされる場
合について説明する。CPU4或はグラフィック・エン
ジン8から画像データの送出がメモリー・インターフェ
ース・ユニット12にあると、ユニット12は、フラグ
・テーブル22に画像データ書き込み要求(MemWR
(Update))を出力し、フレーム・メモリー18
のアドレスN及びN+1に対応する2つのビットを両方
とも1にセットする(ステップ40)。次で、メモリー
・インターフェース・ユニット12はフレーム・メモリ
ー18に対して画像データを所定のアドレスNに書き込
む(ステップ50)。
【0044】ステップ40において、アップデートされ
ないアドレスN+1の画像データに対応するフラグ・テ
ーブル22のビットまでも1にセットしている。これ
は、フラグは一つ前のアドレスの画像データに対して当
該画像データが一致している場合にのみ0が立つように
しているのであるから、一つ前のアドレスの画像データ
がアップデートされて変更された以上当該画像データと
一致している保証は得られず、従って当該画像データに
対応するビットには1を強制的にセットするようにして
いるのである。
【0045】表2に、本実施例による画像表示制御装置
及び画像表示制御方法を用いた場合のグラフィック・パ
フォーマンスの結果を従来の制御方法と比較して示す。
【0046】本実施例の表示制御方法によれば、フラグ
・テーブル22の24Kバイト分のフラグのうち、フラ
グの値が0である個数が増えるほど表示バンド幅の値を
小さくできることになる。従って、本実施例によれば、
理論上は0〜60MB/sの範囲内で表示バンド幅が変
わることになる。例えば、表示装置の表示領域全体を一
色で表示させるとしたら、表示バンド幅はほぼ0にな
る。従って、グラフィック・エンジン8に利用できるバ
ンド幅は、メモリー・バンド幅の値からから表示バンド
幅の値を減じた値であるので、100−0=100(M
B/s)となる。また、表示領域全体が例えば風景画の
ような場合には、隣り合うアドレスの画像データが一致
することは少ないであろうが、それでも従来の表示制御
方法で得られたよりも大きいメモリー・バンド幅をグラ
フィック・エンジン8に用いることができるようにな
る。
【0047】表2の「本実施例の表示制御方法」には一
具体例として、XGAの表示モードである1024x7
68画素の表示領域内に640x480画素の表示モー
ドであるVGAのデータ(風景画)を表示させた場合の
表示バンド幅(23MB/s)、及びグラフィック・エ
ンジン8で使用可能なバンド幅(77MB/s)を示し
ている。
【0048】
【表2】
【0049】このように本実施例によれば、図3に示し
たフローチャートに基づく簡単なシーケンサーと、たか
だか24KB程度のレジスタをフラグ・テーブル22と
して設け、画像データ比較手段を設けるだけで、表2に
示したようなグラフィック・エンジン8のためのバンド
幅の増大を達成できるので、実現が極めて容易であり製
造コストも従来の方法と比較して格段に低減できること
になる。
【0050】本発明は、上記実施例に限らず種々の変形
が可能である。例えば、上記実施例においては、フレー
ム・メモリーとして32bitのデータ幅のDRAMを
用いたが、他の記憶素子例えば、表1に示した高速タイ
プのDRAM、或はデータバスを64bitとしたDR
AMに適応することはもちろん可能であり、それぞれ表
1に示したグラフィック・エンジン或はCPUに対する
バンド幅を大きくさせることができるようになる。
【0051】さらに、上記実施例においては、画像表示
制御装置2とフレーム・メモリー18との間のデータ線
の数32ビット分を一組としてフラグをセットしたが、
本発明はこれに限られることなく、任意の階調データの
ビット数、及びピクセル数に対応させて実施することが
できるのはもちろんである。
【0052】またさらに、上記実施例のフラグ・テーブ
ル22のフラグは、画像データのアドレスに対して1ビ
ットで構成したが、各アドレスに対して複数ビットを割
り当ててもよい。例えば表示データ一時保管バッファ1
6が10段あるとすれば、アドレスNの画像データに対
応して10ビットのフラグを設けるようにしてもよい。
【0053】そして、この10個のフラグのいずれかが
0であれば、表示データ一時保管バッファ16内の10
個の画像データ(アドレスN−1〜N−10)のいずれ
かとアドレスNの画像データが一致していることであ
り、一致した画像データをバッファ16に入力させるこ
とにより、さらにフレーム・メモリー18へのアクセス
を低減させることができるようになる。従って、グラフ
ィック・エンジンのためのバンド幅をさらに増大させる
ことができるようになる。
【0054】
【発明の効果】以上の通り、本発明によれば、従来のフ
レーム・メモリーを用いて消費電力を増加させることな
く、製造コストを増加させることなく、グラフィック・
エンジン或はCPUに使用できるバンド幅を増加させる
ことができるようになる。
【図面の簡単な説明】
【図1】本発明の第1の実施例による画像表示制御装置
の説明図である。
【図2】本発明の第1の実施例による画像表示制御装置
の説明図である。
【図3】本発明の第1の実施例による画像表示制御方法
の説明図である。
【図4】従来の画像表示制御装置の説明図である。
【符号の説明】
2 画像表示制御装置 4 中央処理装置 6 バス・インターフェース・ユニット 8 グラフィック・エンジン 12 メモリー・インターフェース・ユニット 14 ラッチ 16 表示データ一時保管バッファ 18 フレーム・メモリー 20 画像データ比較手段 22 フラグ・テーブル 30 表示装置
───────────────────────────────────────────────────── フロントページの続き (72)発明者 尾家 正樹 神奈川県大和市下鶴間1623番地14 日本 アイ・ビー・エム株式会社 大和事業所 内 (56)参考文献 特開 平7−271656(JP,A) 特開 平6−186942(JP,A) (58)調査した分野(Int.Cl.6,DB名) G09G 5/00 - 5/40 G06F 3/14 - 3/153 G06F 12/00 - 12/06

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項1】画像データを処理装置からフレーム・メモ
    リーに格納し、前記フレーム・メモリーから表示装置に
    出力させて前記画像データを制御する画像表示制御方法
    であって、 前記フレーム・メモリーのN番のアドレスに格納された
    画像データと、N番のアドレスより小さい値のM番のア
    ドレスに格納された画像データとが一致したらセットさ
    れ、一致しなかったらリセットされるフラグを、前記フ
    レーム・メモリのN番のアドレスに対応させて設け、 前記フレーム・メモリーのN番のアドレスに画像データ
    が格納される場合に、前記フレーム・メモリのN番のア
    ドレスと、N番のアドレスより大きい値のK番のアドレ
    スに対応するフラグをリセットし、 前記フレーム・メモリーから前記画像データを読み出す
    際に、対応する前記フラグがセットされている前記N番
    のアドレスに格納された画像データをアクセスせずに、
    前記M番のアドレスに格納された画像データを前記表示
    装置に出力させることを特徴とする画像表示制御方法。
  2. 【請求項2】前記フレーム・メモリーのN番のアドレス
    から前記画像データが読み出される際に、前記N番のア
    ドレスに格納された画像データと前記M番のアドレスに
    格納された画像データとが一致するかどうかを比較し、
    前記N番のアドレスに格納された画像データと前記M番
    のアドレスに格納された画像データとが一致しない場合
    に、前記N番のアドレスに対応する前記フラグをリセッ
    トし、 前記フレーム・メモリーから前記画像データを読み出す
    際に、対応する前記フラグがセットされている前記N番
    のアドレスに格納された画像データをアクセスせずに、
    前記M番のアドレスに格納された画像データを前記表示
    装置に出力させることを特徴とする請求項1に記載の画
    像表示制御方法。
  3. 【請求項3】前記M番のアドレスは、N−1番のアドレ
    スであり、 前記K番のアドレスは、N+1番のアドレスであること
    を特徴とする請求項1または2に記載の画像表示制御方
    法。
  4. 【請求項4】画像データを処理装置からフレーム・メモ
    リーに格納し、前記フレーム・メモリーから表示装置に
    出力させて前記画像データを制御する画像表示制御装置
    であって、 前記フレーム・メモリーのN番のアドレスに格納された
    画像データとNより小さい値のM番のアドレスに格納さ
    れた画像データとが一致したら、前記N番のアドレスに
    対応するフラグをセットし、一致しなかったら前記N番
    のアドレスに対応するフラグをリセットするフラグ・テ
    ーブルと、 前記フレーム・メモリーのN番のアドレスに画像データ
    が格納される場合に、前記フレーム・メモリのN番のア
    ドレスおよびN番より大きい値のK番のアドレスに対応
    するフラグをリセットする第1のフラグ・リセット手段
    と、 前記フレーム・メモリーからの前記画像データを読み出
    す際に、対応する前記フラグがセットされている前記N
    番のアドレスに格納された画像データをアクセスせず
    に、前記M番のアドレスに格納された画像データを前記
    表示装置に出力させる画像データ出力手段とを有するこ
    とを特徴とする画像表示制御装置。
  5. 【請求項5】前記フレーム・メモリーのN番のアドレス
    から前記画像データが読み出される際に、前記N番のア
    ドレスに格納された画像データと前記M番のアドレスに
    格納された画像データとが一致するかどうかを比較し、
    前記N番のアドレスに格納された画像データと前記M番
    のアドレスに格納された画像データとが一致しない場合
    に、前記N番のアドレスに対応する前記フラグをリセッ
    トする第2のフラグ・リセット手段を有し、 前記画像データ出力手段は、前記フレーム・メモリーか
    らの前記画像データを読み出す際に、対応する前記フラ
    グがセットされている前記N番のアドレスに格納された
    画像データをアクセスせずに、前記M番のアドレスに格
    納された画像データを前記表示装置に出力させることを
    特徴とする請求項4に記載の画像表示制御装置。
  6. 【請求項6】前記M番のアドレスは、N−1番のアドレ
    スであり、 前記K番のアドレスは、N+1番のアドレスであること
    を特徴とする請求項4または5に記載の画像表示制御装
    置。
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