JPS60252394A - カラ−画像表示装置 - Google Patents
カラ−画像表示装置Info
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- JPS60252394A JPS60252394A JP59101886A JP10188684A JPS60252394A JP S60252394 A JPS60252394 A JP S60252394A JP 59101886 A JP59101886 A JP 59101886A JP 10188684 A JP10188684 A JP 10188684A JP S60252394 A JPS60252394 A JP S60252394A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/14—Digital output to display device ; Cooperation and interconnection of the display device with other functional units
- G06F3/147—Digital output to display device ; Cooperation and interconnection of the display device with other functional units using display panels
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/14—Digital output to display device ; Cooperation and interconnection of the display device with other functional units
- G06F3/153—Digital output to display device ; Cooperation and interconnection of the display device with other functional units using cathode-ray tubes
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- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/02—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the way in which colour is displayed
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野コ
本発明は、表示色に応じた数のメモリプレーンで構成さ
れた画像メモリを有するカラー画像表示装置に係り、特
にメモリプレーンを可変構成にしたカラー画像表示装置
に係る。
れた画像メモリを有するカラー画像表示装置に係り、特
にメモリプレーンを可変構成にしたカラー画像表示装置
に係る。
[従来技術]
カラー画像用の画像メモリは1ピクセル当り複数ビット
の画像情報を記憶するため、一般に表示色に応じた数の
メモリプレーンで構成されている。
の画像情報を記憶するため、一般に表示色に応じた数の
メモリプレーンで構成されている。
例えば3原色を使用する場合は、赤、緑、および青の各
メモリプレーンにより8色まで表示できる。
メモリプレーンにより8色まで表示できる。
−般にはn枚のメモリプレーンで表示可能な色の種類は
20色である。従来のカラー画像表示装置ではnの値が
固定されていたが、特開昭58−55984号公報のよ
うに、メモリプレーンを可変構成にすると、画像表示の
融通性が増す。
20色である。従来のカラー画像表示装置ではnの値が
固定されていたが、特開昭58−55984号公報のよ
うに、メモリプレーンを可変構成にすると、画像表示の
融通性が増す。
[発明が解決しようとする問題点]
可変構成のメモリプレーンを使用する場合の問題は、外
部から見たときプレーン構成がどうであろうと、CPU
−ディスプレイ間のインタフェースの動作が一定でなけ
ればならないことである。
部から見たときプレーン構成がどうであろうと、CPU
−ディスプレイ間のインタフェースの動作が一定でなけ
ればならないことである。
例えば、メモリプレーンのサイズが2倍(枚数が半分)
になったとき、画像メモリの読出しおよび書込みを行う
回路(以下、R/W回路という)とメモリプレーンの間
のバスのサイズも2倍にすれば、メモリのR/W時間は
一定となる。しかし、物理的にはバスサイズは固定され
ているため、R/W回路とメモリ間の可変バスサイズに
対応するためには、バスサイズ別にR/W回路を設け、
それらを適宜切換えてメモリに接続することが必要であ
った。
になったとき、画像メモリの読出しおよび書込みを行う
回路(以下、R/W回路という)とメモリプレーンの間
のバスのサイズも2倍にすれば、メモリのR/W時間は
一定となる。しかし、物理的にはバスサイズは固定され
ているため、R/W回路とメモリ間の可変バスサイズに
対応するためには、バスサイズ別にR/W回路を設け、
それらを適宜切換えてメモリに接続することが必要であ
った。
従って本発明の目的は、1つのR/W回路で異なるバス
サイズに対応できるカラー画像表示装置を提供すること
にある。
サイズに対応できるカラー画像表示装置を提供すること
にある。
[問題点を解決するための手段]
本発明においては、画像メモリを構成する複数のカラ一
対応メモリプレーンはCPUがらの共通アドレスによっ
て同時にアドレス指定され、個々に接続されているデー
タバス上の画像データを書込まれるか、またはそれらの
データバスへ画像データを読出す。画像メモリへ書込む
べき画像データはR/W回路において各メモリプレーン
のデータバスへ分配される。これらの画像データが書込
まれるのは、第1選択手段によって選択されたメモリプ
レーンだけである。読出しは各メモリプレーンで同時に
行われ、読出された画像デ”−夕はメモリプレーンごと
に設けられている読出しレジスタヘロードされる。その
うち、第2選択手段によって選択された読出しレジスタ
の内容がCPUバスへ出力される。
対応メモリプレーンはCPUがらの共通アドレスによっ
て同時にアドレス指定され、個々に接続されているデー
タバス上の画像データを書込まれるか、またはそれらの
データバスへ画像データを読出す。画像メモリへ書込む
べき画像データはR/W回路において各メモリプレーン
のデータバスへ分配される。これらの画像データが書込
まれるのは、第1選択手段によって選択されたメモリプ
レーンだけである。読出しは各メモリプレーンで同時に
行われ、読出された画像デ”−夕はメモリプレーンごと
に設けられている読出しレジスタヘロードされる。その
うち、第2選択手段によって選択された読出しレジスタ
の内容がCPUバスへ出力される。
[実施例]
これから説明する実施例では、メモリプレーン(以下、
単にプレーンという)の数は4枚であり各プレーンにお
いて共通のアドレスにより8ビツト(1バイト)単位の
書込みまたは読出しが同時に行われるようになっている
が、もちろん本発明はこのような数値に限定されるもの
ではない。
単にプレーンという)の数は4枚であり各プレーンにお
いて共通のアドレスにより8ビツト(1バイト)単位の
書込みまたは読出しが同時に行われるようになっている
が、もちろん本発明はこのような数値に限定されるもの
ではない。
まずマルチプレーンモードの考え方について説明する。
第1A図は4枚モード、第1B図は2枚モード、第1C
図は1枚モードのときの構成をそれぞれ示している。い
ずれのモードにおいてもR/W回路10は同じでよい。
図は1枚モードのときの構成をそれぞれ示している。い
ずれのモードにおいてもR/W回路10は同じでよい。
4枚モードおよび2枚モードはカラー表示用であるが、
1枚モードはモノクロ表示の他にカラー表示(白黒以外
の2色)も可能である。R/W回路10は、CP TJ
1.2からの指令に応答して、CPU12から画像メ
モリ14への書込み、および画像メモリ14からCPU
]、 2への読出しを行う。各プレーンにはCPU1
2からアドレスバス24を介して同しアドレスが供給さ
れる。画像メモリ14に書込まれている画像データを読
出してディスプレイ16で表示する場合は、R/W回路
10とは別の表示リフレッシュ回路(図示せず)が使用
されるが、これは本発明には関係しないので、ここでは
触れないことにする。
1枚モードはモノクロ表示の他にカラー表示(白黒以外
の2色)も可能である。R/W回路10は、CP TJ
1.2からの指令に応答して、CPU12から画像メ
モリ14への書込み、および画像メモリ14からCPU
]、 2への読出しを行う。各プレーンにはCPU1
2からアドレスバス24を介して同しアドレスが供給さ
れる。画像メモリ14に書込まれている画像データを読
出してディスプレイ16で表示する場合は、R/W回路
10とは別の表示リフレッシュ回路(図示せず)が使用
されるが、これは本発明には関係しないので、ここでは
触れないことにする。
第1A図の4枚のモードにおいて、CPU12から画像
メモリ14への書込みを行うときは、R/W回路10は
、CPU12から16ビツト幅のCPUバス18を介し
て送られてきた画像データを、各々のプレーン0〜3の
データバスへ分配して、選択されたプレーンへ8ビツト
ずつ同時に書込む。読出しのときは、各プレーンから8
ビツトの画像データが同時に読出され、CP U 12
ヘ16ビツトずつ転送される。画像メモリ14を構成
している4枚のプレーン0〜3は各々異なった色Δ〜D
に対応しており、従って表示のためにディスプレイ16
の方へ送られるカラーコードは1ピクセル当り4ビツト
である。これは16色の表示を可能にする。要するに4
枚モードにおいては4ビツトのカラーコードが8ピクセ
ル分同時に画像メモリ14に書込まれたり、そこから読
出されたりする。
メモリ14への書込みを行うときは、R/W回路10は
、CPU12から16ビツト幅のCPUバス18を介し
て送られてきた画像データを、各々のプレーン0〜3の
データバスへ分配して、選択されたプレーンへ8ビツト
ずつ同時に書込む。読出しのときは、各プレーンから8
ビツトの画像データが同時に読出され、CP U 12
ヘ16ビツトずつ転送される。画像メモリ14を構成
している4枚のプレーン0〜3は各々異なった色Δ〜D
に対応しており、従って表示のためにディスプレイ16
の方へ送られるカラーコードは1ピクセル当り4ビツト
である。これは16色の表示を可能にする。要するに4
枚モードにおいては4ビツトのカラーコードが8ピクセ
ル分同時に画像メモリ14に書込まれたり、そこから読
出されたりする。
第1B図の2枚モードの場合は、4枚モードのときのプ
レーンO〜3が25枚1組になって新たな2倍サイズの
プレーンO′および1′を構成している。ただし枚数が
2枚に減っているので、表示可能なのは4色だけである
。プレーンO′および1′に対する書込みおよび読出し
は16.ビット単位で行われる。2枚モードにおいては
、ディスプレイ16よりもドツト数の多いディスプレイ
20を接続することができる。
レーンO〜3が25枚1組になって新たな2倍サイズの
プレーンO′および1′を構成している。ただし枚数が
2枚に減っているので、表示可能なのは4色だけである
。プレーンO′および1′に対する書込みおよび読出し
は16.ビット単位で行われる。2枚モードにおいては
、ディスプレイ16よりもドツト数の多いディスプレイ
20を接続することができる。
ディスプレイ゛16および20はカラーディスプレイで
あるが、第1([の1枚モードの場合は、ディスプレイ
22はモノクロでもよい。1枚モードにおいては2色し
か表示できないが、プレーンサイズが元の4倍になって
いるので大画面の表示が可能である。プレーン0″′に
対する書込みおよび読出しは32ビット単位で行われる
。
あるが、第1([の1枚モードの場合は、ディスプレイ
22はモノクロでもよい。1枚モードにおいては2色し
か表示できないが、プレーンサイズが元の4倍になって
いるので大画面の表示が可能である。プレーン0″′に
対する書込みおよび読出しは32ビット単位で行われる
。
実際には、画像メモリ14はモードが何であっても第1
A図の構成(物理構成)をとり、データの取扱いを変え
ることによって第1B図または第1C図の構成が論理的
に実現される。
A図の構成(物理構成)をとり、データの取扱いを変え
ることによって第1B図または第1C図の構成が論理的
に実現される。
次に第2図を参照しながら、R/W回路10の詳細につ
いて説明する。
いて説明する。
選択器30はCPU12からの制御バス32上の制御信
号に応じて、CPUバス18上の16ビツトのデータを
下位バイトバス34および上位バイトバス36へ送り出
すか、または内部バス38およびレジスタアドレスバス
40へ送り出す。下位バイトバス34はプレーンOおよ
び2の8ビツトのデータバスに接続され、上位バイトバ
ス36はプレーン1および3の8ビツトのデータバスに
接続されている。
号に応じて、CPUバス18上の16ビツトのデータを
下位バイトバス34および上位バイトバス36へ送り出
すか、または内部バス38およびレジスタアドレスバス
40へ送り出す。下位バイトバス34はプレーンOおよ
び2の8ビツトのデータバスに接続され、上位バイトバ
ス36はプレーン1および3の8ビツトのデータバスに
接続されている。
内部バス38はR/W回路10に設けられている複数の
内部レジスタ、すなわちプレーンマスクレジスタ42、
下位ビットマスクレジスタ44、上位ビットマスクレジ
スタ46、モードレジスタ48およびプレーン選択レジ
スタ50に接続されている。レジスタアドレスバス40
はデコーダ52に接続されている。デコーダ52はレジ
スタアドレスバス40からのレジスタアドレスを解読し
て、それに対応する内部レジスタヘロード信号を供給す
る。内部バス38上のデータはこのロード信号を供給さ
れた1つの内部レジスタにのみロードされる。
内部レジスタ、すなわちプレーンマスクレジスタ42、
下位ビットマスクレジスタ44、上位ビットマスクレジ
スタ46、モードレジスタ48およびプレーン選択レジ
スタ50に接続されている。レジスタアドレスバス40
はデコーダ52に接続されている。デコーダ52はレジ
スタアドレスバス40からのレジスタアドレスを解読し
て、それに対応する内部レジスタヘロード信号を供給す
る。内部バス38上のデータはこのロード信号を供給さ
れた1つの内部レジスタにのみロードされる。
プレーンマスクレジスタ42は4ビツトのレジスタで、
そのビット0〜3は画像メモリ14のプレーンO〜3に
各々対応しており、各プレーンへの書込みを行うか否か
を示す。プレーンO〜3は対応するマスクビットが1の
ときにのみ、下位バイトバス34または上位バイトバス
36からの画像データを書込まれる。マルチプレクサ5
4は、カラーモードのときはプレーンマスクレジスタ4
2の内容をゲート56の方へ通し、モノクロモードのと
きは、CPU12から供給されるALSB信号がOか1
かに応じて、プレーンOおよび1だけの書込みを可能に
するマスク信号またはプレーン2および3だけの書込み
を可能にするマスク信号を発生して、ゲート56へ送る
。ALSBはCPU12からアドレスバス24を介して
画像メモリ14のプレーンO〜3へ共通に送られるメモ
リアドレス中の特定の1ビツト(例えば最下位ビット)
である。ゲート56は、マルチプレクサ54から送られ
てきたマスクビットが1のプレーンへのみCPU12か
らの行アドレスストローブ信号RASを通過させる。
そのビット0〜3は画像メモリ14のプレーンO〜3に
各々対応しており、各プレーンへの書込みを行うか否か
を示す。プレーンO〜3は対応するマスクビットが1の
ときにのみ、下位バイトバス34または上位バイトバス
36からの画像データを書込まれる。マルチプレクサ5
4は、カラーモードのときはプレーンマスクレジスタ4
2の内容をゲート56の方へ通し、モノクロモードのと
きは、CPU12から供給されるALSB信号がOか1
かに応じて、プレーンOおよび1だけの書込みを可能に
するマスク信号またはプレーン2および3だけの書込み
を可能にするマスク信号を発生して、ゲート56へ送る
。ALSBはCPU12からアドレスバス24を介して
画像メモリ14のプレーンO〜3へ共通に送られるメモ
リアドレス中の特定の1ビツト(例えば最下位ビット)
である。ゲート56は、マルチプレクサ54から送られ
てきたマスクビットが1のプレーンへのみCPU12か
らの行アドレスストローブ信号RASを通過させる。
下位ビットマスクレジスタ44および上位ビットマスク
レジスタ46は、いずれも8ビツトのレジスタで、下位
バイトバス34および上位バイトバス36上の各8ビツ
トの画像データのうち、どのビットの書込みを禁止(マ
スク)するかを示す。
レジスタ46は、いずれも8ビツトのレジスタで、下位
バイトバス34および上位バイトバス36上の各8ビツ
トの画像データのうち、どのビットの書込みを禁止(マ
スク)するかを示す。
レジスタ44および46の内容は、CPU12からの列
アドレスストローブ信号CASによって条件付けられる
ゲート58および60を通って、プレーンOおよび2(
下位ビットマスク)ならびにプレーン1および3(上位
ビットマスク)へGA、Sとして供給される。
アドレスストローブ信号CASによって条件付けられる
ゲート58および60を通って、プレーンOおよび2(
下位ビットマスク)ならびにプレーン1および3(上位
ビットマスク)へGA、Sとして供給される。
モードレジスタ48はカラーモードかモノクロモードか
を示すモード信号をマルチプレクサ54および・72へ
供給する。
を示すモード信号をマルチプレクサ54および・72へ
供給する。
プレーン選択レジスタ50はどのプレーンの画像データ
をCPU12へ読出すかを指定する。モ〜ドレジスタ4
8からマルチプレクサ72へ印加されるモード信号がカ
ラーモードを示していると、プレーン選択レジスタ50
の内容がマルチプレクサ72を通って、バスマルチプレ
クサ70へ供給される。モノクロモードのときは、AL
SBが0か1かに応じて、マルチプレクサ72はプレー
ン0および1からの画像データを読出させる信号、また
はプレーン2および3からの画像データを読出させる信
号を発生して、バスマルチプレクサ70へ送る。
をCPU12へ読出すかを指定する。モ〜ドレジスタ4
8からマルチプレクサ72へ印加されるモード信号がカ
ラーモードを示していると、プレーン選択レジスタ50
の内容がマルチプレクサ72を通って、バスマルチプレ
クサ70へ供給される。モノクロモードのときは、AL
SBが0か1かに応じて、マルチプレクサ72はプレー
ン0および1からの画像データを読出させる信号、また
はプレーン2および3からの画像データを読出させる信
号を発生して、バスマルチプレクサ70へ送る。
プレーンO〜3から同時に読出された各8ビツトの画像
データは、CPUからのラッチ信号によって読出しレジ
スタ62.64.66および68へ各々ロードされる。
データは、CPUからのラッチ信号によって読出しレジ
スタ62.64.66および68へ各々ロードされる。
バスマルチプレクサ70は、マルチプレクサ72からの
プレーン選択信号によって選択された読出しレジスタの
内容をCPUバス18ヘゲートする。
プレーン選択信号によって選択された読出しレジスタの
内容をCPUバス18ヘゲートする。
動作にあたっては、CPUI2は画像メモリ14への書
込みま九はそこからの読出しに先立って。
込みま九はそこからの読出しに先立って。
R/W回路10の内部レジスタを初期設定する指令を選
択器30へ送る。この指令は、初期設定されるレジスタ
を指定するレジスタアドレスと、指定されたレジスタア
ドレスされるべき初期設定データを含んでいる。レジス
タアドレスはバス40を介してデコーダ52へ送られ、
それにより1っ゛の内部レジスタが選択されて、そこに
内部バス38上の初期設定データがロードされる。
択器30へ送る。この指令は、初期設定されるレジスタ
を指定するレジスタアドレスと、指定されたレジスタア
ドレスされるべき初期設定データを含んでいる。レジス
タアドレスはバス40を介してデコーダ52へ送られ、
それにより1っ゛の内部レジスタが選択されて、そこに
内部バス38上の初期設定データがロードされる。
プレーンマスクレジスタ42は、下位バイトバス34上
の8ビツト画像データをプレーン0および2へ、そして
上位バイトバス36上の8ビツト画像データ(下位バイ
トと同じでもよい)をプレーン1および3へ各々同時に
書込む場合は、全1に設定される。プレーン0〜3へ各
々異なった8ビツト画像データを書込みたいときは、例
えばプレーンマスクレジスタ42において、最初にプレ
ーン0および1に対応するビット位置に1がロニドされ
且つプレーン2および3に対応するビット位置にOがロ
ードされる。この結果、ゲート56からのRAS信号が
プレーン0および1にのみ供給されるので、下位バイト
バス34上の画像データはプレーン0にのみ書込まれ、
同時に上位バイトバス36上の画像データはプレーン1
にのみ書込まれる。次にプレーンマスクレジスタ42に
おいて、プレーンOおよび1とプレーン2および3のマ
スクビット値が反対にされ、か、くて別の画像データが
プレーン2および3へ同時に書込まれる4枚モードにお
いては、下位バイトバス34および上位バイトバス36
上の画像データを全1または全0に設定し、プレーンマ
スクレジスタ42へ表示したい色のカラーコードに対応
する4ビツトの値をロードしておくと、画像メモリ14
に同じ色のデータを8ピクセル分ずつ順次に書込んでい
くことができる。
の8ビツト画像データをプレーン0および2へ、そして
上位バイトバス36上の8ビツト画像データ(下位バイ
トと同じでもよい)をプレーン1および3へ各々同時に
書込む場合は、全1に設定される。プレーン0〜3へ各
々異なった8ビツト画像データを書込みたいときは、例
えばプレーンマスクレジスタ42において、最初にプレ
ーン0および1に対応するビット位置に1がロニドされ
且つプレーン2および3に対応するビット位置にOがロ
ードされる。この結果、ゲート56からのRAS信号が
プレーン0および1にのみ供給されるので、下位バイト
バス34上の画像データはプレーン0にのみ書込まれ、
同時に上位バイトバス36上の画像データはプレーン1
にのみ書込まれる。次にプレーンマスクレジスタ42に
おいて、プレーンOおよび1とプレーン2および3のマ
スクビット値が反対にされ、か、くて別の画像データが
プレーン2および3へ同時に書込まれる4枚モードにお
いては、下位バイトバス34および上位バイトバス36
上の画像データを全1または全0に設定し、プレーンマ
スクレジスタ42へ表示したい色のカラーコードに対応
する4ビツトの値をロードしておくと、画像メモリ14
に同じ色のデータを8ピクセル分ずつ順次に書込んでい
くことができる。
ビットマスクレジスタ44および46は1画像データの
8ビツトのうち書込むべき画像ビットに対応するビット
位置に1をロードされ、書込みが禁止される画像ビット
に対応するビット位置にOをロードされる。第2図には
示していないが、画像メモリ14からレジスタ62.6
4.66および68へ読出された画像データを所定量だ
けシフトする回路を設けておき、その出力をビットマス
クレジスタ44および46を用いて画像メモリ14へ書
戻すと、表示画面上で画像を特定の方向に動かすことが
できる。
8ビツトのうち書込むべき画像ビットに対応するビット
位置に1をロードされ、書込みが禁止される画像ビット
に対応するビット位置にOをロードされる。第2図には
示していないが、画像メモリ14からレジスタ62.6
4.66および68へ読出された画像データを所定量だ
けシフトする回路を設けておき、その出力をビットマス
クレジスタ44および46を用いて画像メモリ14へ書
戻すと、表示画面上で画像を特定の方向に動かすことが
できる。
モードレジスタ48は、カラーモードを表わす0また゛
はモノクロモードを表わす1をロードされる。
はモノクロモードを表わす1をロードされる。
プレーン選択レジスタ50は、4つの読出しレジスタ6
2.64.66および68のうちどのレジスタの内容を
CPUバス18へ出力するかを示す選択データをロード
される。全プレーンの画像データを読出す場合は、カラ
ーモードかモノクロモードかには関係なく、マルチプレ
クサ72からの選択信号によって、まずレジスタ62お
よび64の内容が各々CPUバス18の下位バイトおよ
び上位バイトへ同時に出力され、次にレジスタ66およ
び68の内容が同様に出力される。特定のプレーンだけ
の読出しを指定する選択データがプレーン選択レジスタ
50ヘロードされると、そのプレーンに対応する読出し
レジスタの内容だけが順次にCPUバス18へ出力され
る。
2.64.66および68のうちどのレジスタの内容を
CPUバス18へ出力するかを示す選択データをロード
される。全プレーンの画像データを読出す場合は、カラ
ーモードかモノクロモードかには関係なく、マルチプレ
クサ72からの選択信号によって、まずレジスタ62お
よび64の内容が各々CPUバス18の下位バイトおよ
び上位バイトへ同時に出力され、次にレジスタ66およ
び68の内容が同様に出力される。特定のプレーンだけ
の読出しを指定する選択データがプレーン選択レジスタ
50ヘロードされると、そのプレーンに対応する読出し
レジスタの内容だけが順次にCPUバス18へ出力され
る。
[発明の効果]
本発明によれば1つのR/W回路であらゆるモードに対
応することができる。
応することができる。
第1A図は4枚モードのブレーン構成を示すブロック図
。 第1B図は2枚モードのブレーン構成を示すブロック図
。 第1C図は1枚モードのブレーン構成を示すブロック図
。 第2図はR/W回路10の詳細を示すブロック図。 出願人 インターナショナル・ビジネス・マシーンズ・
コーポレーション 代理人 弁理士 頓 宮 孝 − (外1名) ノロ誠A/ンターナシコナノいビジネス1マレ+νに一
]−ルξレーレ虐ン手続補正書(自発) 昭和59年7月lり日 特許庁長官 志 賀 学 殿 1、事件の表示 昭和59年 特許願 第101886号2、発明の名称 カラー画像表示装置 3、補正をする者 事件との関係 特許出願人 4、代理人 5、補正命令の日付 昭和 年 月 日7゜ 6、補正の対象 図 面 7、補正の内容 添付複写図に未配したように、第1C図中の符号「20
」を「22」に補正する。
。 第1B図は2枚モードのブレーン構成を示すブロック図
。 第1C図は1枚モードのブレーン構成を示すブロック図
。 第2図はR/W回路10の詳細を示すブロック図。 出願人 インターナショナル・ビジネス・マシーンズ・
コーポレーション 代理人 弁理士 頓 宮 孝 − (外1名) ノロ誠A/ンターナシコナノいビジネス1マレ+νに一
]−ルξレーレ虐ン手続補正書(自発) 昭和59年7月lり日 特許庁長官 志 賀 学 殿 1、事件の表示 昭和59年 特許願 第101886号2、発明の名称 カラー画像表示装置 3、補正をする者 事件との関係 特許出願人 4、代理人 5、補正命令の日付 昭和 年 月 日7゜ 6、補正の対象 図 面 7、補正の内容 添付複写図に未配したように、第1C図中の符号「20
」を「22」に補正する。
Claims (2)
- (1)個々にデータバスが接続されている複数のカラ一
対応メモリプレーンで構成された画像メモリと、 前記画像メモリに書込まれている画像データを可視表示
するディスプレイと、。 前記CPUに接続されたCPUバスと、書込み時に前記
CPUバス上の画像データを前記メモリプレーンの各々
のデータバスへ分配する手段と、 前記複数のメモリプレーンのうち前記画像データが同時
に書込まれる1以上のメモリプレーンを選択する第1選
択手段と、 前記メモリプレーンごとに設けられている複数の読出し
レジスタと、 読出し時に前記複数の読出しレジスタのうちその内容が
同時に前記CPUバスへ出力される1、以上の読出しレ
ジスタを選択する第2選択手段と、を具備するカラー画
像表示装置。 - (2)前記第1選択手段は前記メモリプレーンと同数の
ビット位置を有するレジスタで構成され、書込みに先立
って前記CPUからマスク情報をロードされる、特許請
求の範囲第(1)項に記載のカラー画像表示装置。
Priority Applications (9)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59101886A JPS60252394A (ja) | 1984-05-22 | 1984-05-22 | カラ−画像表示装置 |
KR1019850000886A KR900002327B1 (ko) | 1984-05-22 | 1985-02-13 | 칼라 화상 표시 장치 |
CA000478047A CA1233279A (en) | 1984-05-22 | 1985-04-01 | Color image display apparatus |
BR8501703A BR8501703A (pt) | 1984-05-22 | 1985-04-11 | Aparelho de exibicao visual de imagens a cores |
EP85105720A EP0165441B1 (en) | 1984-05-22 | 1985-05-10 | Color image display apparatus |
DE8585105720T DE3585461D1 (de) | 1984-05-22 | 1985-05-10 | Einrichtung zur anzeige von farbbildern. |
IN563/MAS/85A IN164958B (ja) | 1984-05-22 | 1985-07-22 | |
SG110/93A SG11093G (en) | 1984-05-22 | 1993-02-03 | Color image display apparatus |
HK349/93A HK34993A (en) | 1984-05-22 | 1993-04-08 | Color image display apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59101886A JPS60252394A (ja) | 1984-05-22 | 1984-05-22 | カラ−画像表示装置 |
Publications (2)
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JPS60252394A true JPS60252394A (ja) | 1985-12-13 |
JPH0222955B2 JPH0222955B2 (ja) | 1990-05-22 |
Family
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HK (1) | HK34993A (ja) |
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SG (1) | SG11093G (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS62174882A (ja) * | 1985-12-25 | 1987-07-31 | Nec Corp | グラフイツクスビデオram制御回路 |
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EP0313789B1 (en) * | 1987-10-26 | 1992-11-25 | Tektronix, Inc. | Method and apparatus for representing three-dimensional color data in a one-dimensional reference system |
EP0360530A3 (en) * | 1988-09-20 | 1992-12-09 | International Business Machines Corporation | Programmable multi-format display controller |
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JPH04298448A (ja) * | 1991-03-25 | 1992-10-22 | Tokyo Electric Co Ltd | ジャム検知装置 |
US5694143A (en) * | 1994-06-02 | 1997-12-02 | Accelerix Limited | Single chip frame buffer and graphics accelerator |
JPH10502181A (ja) * | 1994-06-20 | 1998-02-24 | ネオマジック・コーポレイション | メモリインタフェースのないグラフィックスコントローラ集積回路 |
JP2012230554A (ja) * | 2011-04-26 | 2012-11-22 | Toshiba Corp | データ記憶装置、メモリ制御装置及びメモリ制御方法 |
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-
1985
- 1985-02-13 KR KR1019850000886A patent/KR900002327B1/ko not_active IP Right Cessation
- 1985-04-01 CA CA000478047A patent/CA1233279A/en not_active Expired
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- 1985-05-10 DE DE8585105720T patent/DE3585461D1/de not_active Expired - Fee Related
- 1985-05-10 EP EP85105720A patent/EP0165441B1/en not_active Expired - Lifetime
- 1985-07-22 IN IN563/MAS/85A patent/IN164958B/en unknown
-
1993
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- 1993-04-08 HK HK349/93A patent/HK34993A/xx not_active IP Right Cessation
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JPS62174882A (ja) * | 1985-12-25 | 1987-07-31 | Nec Corp | グラフイツクスビデオram制御回路 |
Also Published As
Publication number | Publication date |
---|---|
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EP0165441A3 (en) | 1989-04-05 |
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EP0165441A2 (en) | 1985-12-27 |
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EP0165441B1 (en) | 1992-03-04 |
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HK34993A (en) | 1993-04-16 |
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