JPH05265978A - バス交換型マルチプロセツサシステム - Google Patents
バス交換型マルチプロセツサシステムInfo
- Publication number
- JPH05265978A JPH05265978A JP5992292A JP5992292A JPH05265978A JP H05265978 A JPH05265978 A JP H05265978A JP 5992292 A JP5992292 A JP 5992292A JP 5992292 A JP5992292 A JP 5992292A JP H05265978 A JPH05265978 A JP H05265978A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- processor
- processors
- memory
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】
【目的】 共有データメモリを持たない複数のプロセツ
サで、各プロセツサの持っているデータを高速に交換す
る。 【構成】 共有なデータメモリを持たない独立な複数の
プロセツサよりなり、他のプロセツサとデータを交換す
る必要が生じた時、各プロセツサとデータメモリの間の
バス交換機を使って、プロセツサ間でメモリを交換す
る。瞬時にデータ交換ができる、マルチプロセツサシス
テムを構成する。
サで、各プロセツサの持っているデータを高速に交換す
る。 【構成】 共有なデータメモリを持たない独立な複数の
プロセツサよりなり、他のプロセツサとデータを交換す
る必要が生じた時、各プロセツサとデータメモリの間の
バス交換機を使って、プロセツサ間でメモリを交換す
る。瞬時にデータ交換ができる、マルチプロセツサシス
テムを構成する。
Description
【０００１】
【産業上の利用分野】本発明は、複数のプロセツサより
なるマルチプロセツサシステムに関する。
なるマルチプロセツサシステムに関する。
【０００２】
【従来技術】複数のプロセツサが共有バスから共有メモ
リをアクセスする方式では、共有メモリのアクセススピ
ードがプロセツサの数が増えるに従って遅くなる。各プ
ロセツサにデータキヤツシユメモリを持たせる補助的な
手段もあるが、複雑なハードウエアが必要となる。
リをアクセスする方式では、共有メモリのアクセススピ
ードがプロセツサの数が増えるに従って遅くなる。各プ
ロセツサにデータキヤツシユメモリを持たせる補助的な
手段もあるが、複雑なハードウエアが必要となる。
【０００３】プロセツサの数にメモリを分割する方式に
すれば、プロセツサの数に比例して処理性能を向上させ
ることが可能であるが、データを分割するために対応で
きる処理分野が限られてしまう。処理分野を広げるに
は、各プロセツサ間で他方のデータにアクセスする手段
が必要となる。一般的には、プロセツサ間の特別な通信
手段などを使って他方のデータを読み出す方式が取られ
ているが、メモリの読み書きを行うため、データ量に比
例した時間がかかる。
すれば、プロセツサの数に比例して処理性能を向上させ
ることが可能であるが、データを分割するために対応で
きる処理分野が限られてしまう。処理分野を広げるに
は、各プロセツサ間で他方のデータにアクセスする手段
が必要となる。一般的には、プロセツサ間の特別な通信
手段などを使って他方のデータを読み出す方式が取られ
ているが、メモリの読み書きを行うため、データ量に比
例した時間がかかる。
【０００４】
【発明が解決しようとする課題】近年、プロセツサの処
理スピードの高速化にメモリのスピードが追いついてお
らず、特に大容量で高速なメモリがないために、プロセ
ツサの処理時間に比べデータ転送にかかる処理時間を無
視できないことが多い。
理スピードの高速化にメモリのスピードが追いついてお
らず、特に大容量で高速なメモリがないために、プロセ
ツサの処理時間に比べデータ転送にかかる処理時間を無
視できないことが多い。
【０００５】
【課題を解決するための手段】複数のプロセツサと、複
数のデータメモリと、これら各プロセツサ及び各データ
メモリの間にバス交換機を配置した、バス交換型マルチ
プロセツサシステムである。
数のデータメモリと、これら各プロセツサ及び各データ
メモリの間にバス交換機を配置した、バス交換型マルチ
プロセツサシステムである。
【０００６】
【作用】プロセツサ間でデータを交換する際、各プロセ
ツサの対応するメモリを交換するので、処理時間が短縮
される。
ツサの対応するメモリを交換するので、処理時間が短縮
される。
【０００７】
【実施例】以下本発明の実施例を図面を参照して説明す
る。本発明のブロツク構成を図１に示す。図１はプロセ
ツサ数が４の場合であるが、これはｎ個のプロセツサに
ついて拡張可能である。図１でＡ〜Ｄ、Ａ’〜Ｄ’で示
したのがプロセツサで、その他はメモリブロツクであ
る。ここで示されているプロセツサＡ’〜Ｄ’は仮想的
に示したプロセツサで実体はそれぞれＡ〜Ｄである。バ
スを切り換えるため、メモリから見ると図のように仮想
的にプロセツサが８つあるように見える。
る。本発明のブロツク構成を図１に示す。図１はプロセ
ツサ数が４の場合であるが、これはｎ個のプロセツサに
ついて拡張可能である。図１でＡ〜Ｄ、Ａ’〜Ｄ’で示
したのがプロセツサで、その他はメモリブロツクであ
る。ここで示されているプロセツサＡ’〜Ｄ’は仮想的
に示したプロセツサで実体はそれぞれＡ〜Ｄである。バ
スを切り換えるため、メモリから見ると図のように仮想
的にプロセツサが８つあるように見える。
【０００８】メモリブロツクのうち斜線で示されたもの
は、１つのプロセツサからしかアクセスされないローカ
ルなメモリブロツクである。また、Ａ／Ｂ’のように書
かれたメモリブロツクはプロセツサＡとＢ’からバス交
換機（Bus Exchanger ）で切り換えてアクセスされるブ
ロツクを示している。尚、Bus Mode：０でプロセツサ
Ａ、Bus Mode：１でプロセツサＢ’と接続する。
は、１つのプロセツサからしかアクセスされないローカ
ルなメモリブロツクである。また、Ａ／Ｂ’のように書
かれたメモリブロツクはプロセツサＡとＢ’からバス交
換機（Bus Exchanger ）で切り換えてアクセスされるブ
ロツクを示している。尚、Bus Mode：０でプロセツサ
Ａ、Bus Mode：１でプロセツサＢ’と接続する。
【０００９】図２からわかるように、本発明で行うバス
切り換えはｍ／ｎ’のブロツクとｎ／ｍ’のブロツクの
交換で実現できる。そこで、本発明で必要なバス交換機
の例を図３に示す。また、バス交換機の原理回路を図４
に示す。図４に示すバス交換機の動作を図５により説明
する。
切り換えはｍ／ｎ’のブロツクとｎ／ｍ’のブロツクの
交換で実現できる。そこで、本発明で必要なバス交換機
の例を図３に示す。また、バス交換機の原理回路を図４
に示す。図４に示すバス交換機の動作を図５により説明
する。
【００１０】Bus Mode信号のHigh/LowによってＡ−Ｂ間
の接続を切り換えることができる。Bus Mode = Lowの時
は、Ａ−１PortとＢ−１Port、Ａ−２PortとＢ−２Port
間が接続され、Bus Mode = High の時は、Ａ−１Portと
Ｂ−２Port、Ａ−２PortとＢ−１Portが接続される。こ
のため、Ａ側をプロセツサ、Ｂ側をメモリとした場合
に、Ｂ−１のメモリからみると、接続されるプロセツサ
はBus Mode = LowでＡ−１プロセツサ、Bus Mode = Hig
h でＡ−２プロセツサと、Ｂ−２のメモリも同様にBus
Mode = LowでＡ−２プロセツサ、Bus Mode = High でＡ
−１プロセツサとなり、各メモリは同一のプロセツサか
ら同時にアクセスされることがないため、仮想的に４つ
のプロセツサが接続していると考えることができる。
の接続を切り換えることができる。Bus Mode = Lowの時
は、Ａ−１PortとＢ−１Port、Ａ−２PortとＢ−２Port
間が接続され、Bus Mode = High の時は、Ａ−１Portと
Ｂ−２Port、Ａ−２PortとＢ−１Portが接続される。こ
のため、Ａ側をプロセツサ、Ｂ側をメモリとした場合
に、Ｂ−１のメモリからみると、接続されるプロセツサ
はBus Mode = LowでＡ−１プロセツサ、Bus Mode = Hig
h でＡ−２プロセツサと、Ｂ−２のメモリも同様にBus
Mode = LowでＡ−２プロセツサ、Bus Mode = High でＡ
−１プロセツサとなり、各メモリは同一のプロセツサか
ら同時にアクセスされることがないため、仮想的に４つ
のプロセツサが接続していると考えることができる。
【００１１】Bus Mode = Low(0) 時の接続を縦方向、Hi
gh(1) 時の接続を横方向に示した場合の動作を、図６に
より説明する。Bus Mode:0でProcessor Ａ−１からアク
セスされるメモリが、左列に並び、同様にProcessor Ａ
−２からアクセスされるメモリが右列に並んでいる。縦
に並んだメモリの上段は、Bus Mode:1でProcessor Ａ−
１からアクセスされるメモリであり、下段はPrcessorＡ
−２からアクセスされるメモリである。従って、点線部
のメモリは両モードに渡って単一のプロセツサと接続さ
れるため、そのプロセツサのローカルメモリと言うこと
ができる。
gh(1) 時の接続を横方向に示した場合の動作を、図６に
より説明する。Bus Mode:0でProcessor Ａ−１からアク
セスされるメモリが、左列に並び、同様にProcessor Ａ
−２からアクセスされるメモリが右列に並んでいる。縦
に並んだメモリの上段は、Bus Mode:1でProcessor Ａ−
１からアクセスされるメモリであり、下段はPrcessorＡ
−２からアクセスされるメモリである。従って、点線部
のメモリは両モードに渡って単一のプロセツサと接続さ
れるため、そのプロセツサのローカルメモリと言うこと
ができる。
【００１２】このように表現することで、バスを切り換
えることによって、仮想的にプロセツサの数が増えるこ
とになる。プロセツサ数が４の場合の実施例が図１であ
り、３の場合の実施例が図７である。このように、Bus
Exchanger は４つの入出力ポート（Ａ−１、Ａ−２、Ｂ
−１、Ｂ−２）を持ち、コントロール信号（Bus Mode）
のLow/Highによってバスの交換を行う。
えることによって、仮想的にプロセツサの数が増えるこ
とになる。プロセツサ数が４の場合の実施例が図１であ
り、３の場合の実施例が図７である。このように、Bus
Exchanger は４つの入出力ポート（Ａ−１、Ａ−２、Ｂ
−１、Ｂ−２）を持ち、コントロール信号（Bus Mode）
のLow/Highによってバスの交換を行う。
【００１３】尚、図４に示されているのは１ビツト分の
回路であり、実際には同じ回路がプロセツサの外部メモ
リバス幅分だけ必要となる。本発明ではプロセツサとメ
モリが必ず１対１接続であるため、プロセツサ数が増え
てもメモリへのアクセススピードに影響を受けない。ま
た、バス交換でデータを交換するため、交換するデータ
の量にも影響を受けない。
回路であり、実際には同じ回路がプロセツサの外部メモ
リバス幅分だけ必要となる。本発明ではプロセツサとメ
モリが必ず１対１接続であるため、プロセツサ数が増え
てもメモリへのアクセススピードに影響を受けない。ま
た、バス交換でデータを交換するため、交換するデータ
の量にも影響を受けない。
【００１４】本発明の構成により、プロセツサを３個使
用したものを画像処理システムに応用してを効率よく処
理することができる。以下ではこれについて説明する。
本発明を応用したバス交換型静止画像処理システムのブ
ロツク図を図７に示す。また、各プロセツサとメモリブ
ロツク及びバス交換機の構成は図８のようになる。
用したものを画像処理システムに応用してを効率よく処
理することができる。以下ではこれについて説明する。
本発明を応用したバス交換型静止画像処理システムのブ
ロツク図を図７に示す。また、各プロセツサとメモリブ
ロツク及びバス交換機の構成は図８のようになる。
【００１５】バス交換機を使って、カラー画像をＲ、
Ｇ、Ｂの原色画像信号とし、各々を３つのプロセツサで
並列に処理するＲＧＢモード（Bus Mode:0）と、各色の
データを３等分し、３色に渡る上中下の各部分データを
並列に処理するPartモード（Bus Mode:1）を持つ。この
２つのモードを使って、同一色だけのデータの演算を行
う３×３線形フイルタ処理などはＲＧＢモードで処理
し、ＲＧＢ各色からデータを持ってきて演算を行う輝度
計算のような処理についてはPartモードで処理する。Ｒ
ＧＢモードからPartモードへはBus Mode信号で瞬時に切
り換えられ、メモリブロツク間のデータ転送は一切必要
としない。その結果として、バス交換機能を持たないシ
ステムに比べて、全処理時間は短縮される。
Ｇ、Ｂの原色画像信号とし、各々を３つのプロセツサで
並列に処理するＲＧＢモード（Bus Mode:0）と、各色の
データを３等分し、３色に渡る上中下の各部分データを
並列に処理するPartモード（Bus Mode:1）を持つ。この
２つのモードを使って、同一色だけのデータの演算を行
う３×３線形フイルタ処理などはＲＧＢモードで処理
し、ＲＧＢ各色からデータを持ってきて演算を行う輝度
計算のような処理についてはPartモードで処理する。Ｒ
ＧＢモードからPartモードへはBus Mode信号で瞬時に切
り換えられ、メモリブロツク間のデータ転送は一切必要
としない。その結果として、バス交換機能を持たないシ
ステムに比べて、全処理時間は短縮される。
【００１６】図９では、３×３フイルタ処理と輝度計算
処理を連続で行う場合の全処理時間を比較するために、
各処理過程をフローチヤートにより示したものである。
このように同一のデータで行えない処理を連続で実行す
る場合に、バス交換型の構成の優位性が示される。メモ
リからメモリへデータを転送したとすると、512 ×480
Byteの画像の場合で、491520 Byte のデータを移動する
必要がある。１Byteのデータの移動が300 nsecでできた
としても、全データの移動が終わるまでに約 0.15 sec
かかることになる。プロセツサに２０MIPSのチツプを使
った場合に、３×３線形フイルタ処理で0.6 〜0.7 sec
程度であることから、データ転送にかかる時間が、プロ
セツサによる実処理時間に比べて無視できないことがわ
かる。
処理を連続で行う場合の全処理時間を比較するために、
各処理過程をフローチヤートにより示したものである。
このように同一のデータで行えない処理を連続で実行す
る場合に、バス交換型の構成の優位性が示される。メモ
リからメモリへデータを転送したとすると、512 ×480
Byteの画像の場合で、491520 Byte のデータを移動する
必要がある。１Byteのデータの移動が300 nsecでできた
としても、全データの移動が終わるまでに約 0.15 sec
かかることになる。プロセツサに２０MIPSのチツプを使
った場合に、３×３線形フイルタ処理で0.6 〜0.7 sec
程度であることから、データ転送にかかる時間が、プロ
セツサによる実処理時間に比べて無視できないことがわ
かる。
【００１７】これに対してバス交換型ではBus Mode信号
を変えるだけで瞬間的にデータ交換は終了し、処理時間
に影響を与えず、交換するデータ量が増えた場合にも全
く変わらない。また、プロセツサ数を増やせば、それに
比例した処理性能を得られ、データ量に合わせてプロセ
ツサを増やし、高速化することも可能である。
を変えるだけで瞬間的にデータ交換は終了し、処理時間
に影響を与えず、交換するデータ量が増えた場合にも全
く変わらない。また、プロセツサ数を増やせば、それに
比例した処理性能を得られ、データ量に合わせてプロセ
ツサを増やし、高速化することも可能である。
【００１８】
【発明の効果】以上のごとく、本発明によるバス交換型
マルチプロセツサでは、プロセツサ数に関係なくメモリ
への高速なアクセスが可能であり、プロセツサ同士での
データ交換が特別な通信手段を使うことなく、瞬時に可
能なシステムである。また、このために必要となるバス
交換機（Bus Exchanger ）も単純なハードウエアとして
実現可能である。
マルチプロセツサでは、プロセツサ数に関係なくメモリ
への高速なアクセスが可能であり、プロセツサ同士での
データ交換が特別な通信手段を使うことなく、瞬時に可
能なシステムである。また、このために必要となるバス
交換機（Bus Exchanger ）も単純なハードウエアとして
実現可能である。
【図１】本発明のバス交換型マルチプロセツサシステム
のブロツク構成図である。
のブロツク構成図である。
【図２】本発明のバス交換型マルチプロセツサシステム
における、メモリブロツクの交換を示す模式図である。
における、メモリブロツクの交換を示す模式図である。
【図３】本発明のバス交換型マルチプロセツサシステム
に使用される、バス交換機を示す図である。
に使用される、バス交換機を示す図である。
【図４】本発明のバス交換型マルチプロセツサシステム
に使用される、バス交換機の詳細な回路構成図である。
に使用される、バス交換機の詳細な回路構成図である。
【図５】本発明のバス交換型マルチプロセツサシステム
における、プロセツサとメモリとの接続を示す図であ
る。
における、プロセツサとメモリとの接続を示す図であ
る。
【図６】本発明のバス交換型マルチプロセツサシステム
の動作の理解に役に立つ、構成図である。
の動作の理解に役に立つ、構成図である。
【図７】本発明のバス交換型マルチプロセツサシステム
をカラー画像処理システムに適用したブロツク図であ
る。
をカラー画像処理システムに適用したブロツク図であ
る。
【図８】本発明のバス交換型マルチプロセツサシステム
をカラー画像処理システムに適用した場合の詳細なブロ
ツク図である。
をカラー画像処理システムに適用した場合の詳細なブロ
ツク図である。
【図９】本発明のバス交換型マルチプロセツサシステム
の処理過程を示すフローチヤート図である。
の処理過程を示すフローチヤート図である。
Claims (2)
- 【請求項１】 複数のプロセツサと、複数のデータメモ
リと、これら各プロセツサ及び各データメモリの間にバ
ス交換機を配置し、 プロセツサ間でデータを交換する際、各プロセツサの対
応するメモリを交換することを特徴とする、 バス交換型マルチプロセツサシステム。 - 【請求項２】上記複数のプロセツサは３組のプロセツサ
よりなり、カラー画像処理のための３原色を独立して処
理することを特徴とする、 請求項１記載のバス交換型マルチプロセツサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5992292A JPH05265978A (ja) | 1992-03-17 | 1992-03-17 | バス交換型マルチプロセツサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5992292A JPH05265978A (ja) | 1992-03-17 | 1992-03-17 | バス交換型マルチプロセツサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05265978A true JPH05265978A (ja) | 1993-10-15 |
Family
ID=13127112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5992292A Pending JPH05265978A (ja) | 1992-03-17 | 1992-03-17 | バス交換型マルチプロセツサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05265978A (ja) |
-
1992
- 1992-03-17 JP JP5992292A patent/JPH05265978A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3028963B2 (ja) | ビデオメモリ装置 | |
| JPH0425554B2 (ja) | ||
| JPH05265978A (ja) | バス交換型マルチプロセツサシステム | |
| JPH0364891B2 (ja) | ||
| JPH0120430B2 (ja) | ||
| JPH07210545A (ja) | 並列処理プロセッサ | |
| JP3256442B2 (ja) | データ転送制御回路 | |
| EP0201261A2 (en) | Processor for performing logical operations on picture element data bytes | |
| JPH024020B2 (ja) | ||
| JPH0651751A (ja) | 画像表示装置 | |
| JPH0346833B2 (ja) | ||
| JPS62174882A (ja) | グラフイツクスビデオｒａｍ制御回路 | |
| JPH087741B2 (ja) | 半導体集積回路 | |
| JPH0831276B2 (ja) | 半導体メモリ | |
| JP2001084171A (ja) | 画像処理装置 | |
| JPS62272352A (ja) | メモリ制御回路 | |
| JPH0344304B2 (ja) | ||
| JPH0468459A (ja) | ディジタル信号処理装置 | |
| JPS6347856A (ja) | メモリシステム | |
| JPH06295335A (ja) | 画像データ記憶装置 | |
| JPH04165438A (ja) | メモリアクセス方式 | |
| JPH0696032A (ja) | 並列処理システム | |
| JPS58116860A (ja) | イメ−ジ・メモリ・システムにおけるイメ−ジ配列の縦横変換回路 | |
| JPH02144647A (ja) | メモリ装置 | |
| JPH03163671A (ja) | 画像処理装置 |