JPH087741B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH087741B2 JPH087741B2 JP62187196A JP18719687A JPH087741B2 JP H087741 B2 JPH087741 B2 JP H087741B2 JP 62187196 A JP62187196 A JP 62187196A JP 18719687 A JP18719687 A JP 18719687A JP H087741 B2 JPH087741 B2 JP H087741B2
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- JP
- Japan
- Prior art keywords
- output terminal
- input
- data input
- semiconductor integrated
- memory
- Prior art date
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は半導体集積回路に関するものである。
従来の技術 従来の半導体集積回路では複数のメモリのアクセスを
行う場合には、各メモリごとに専用のアドレス出力端子
とデータ入出力端子を設けるか、一対のアドレス出力端
子とデータ入出力端子を共通のアドレス出力端子とデー
タ入出力端子として用いて、制御信号端子から出力され
る制御信号により複数のメモリから１つのメモリを選択
する構成であった。
行う場合には、各メモリごとに専用のアドレス出力端子
とデータ入出力端子を設けるか、一対のアドレス出力端
子とデータ入出力端子を共通のアドレス出力端子とデー
タ入出力端子として用いて、制御信号端子から出力され
る制御信号により複数のメモリから１つのメモリを選択
する構成であった。
発明が解決しようとする問題点 このような従来の構成では、各メモリごとに専用のア
ドレス出力端子とデータ入出力端子をもつため入出力端
子数が多くなるという問題があった。またもう一方の構
成ではメモリとしてROMとRAMを接続する場合に、データ
入出力端子が共通であるためにROMとRAMのそれぞれのデ
ータの入出力端子の状態を制御して出力の衝突が起こら
ないようにする必要があるため、制御が複雑になり、高
速のメモリアクセスが難しいという問題があった。
ドレス出力端子とデータ入出力端子をもつため入出力端
子数が多くなるという問題があった。またもう一方の構
成ではメモリとしてROMとRAMを接続する場合に、データ
入出力端子が共通であるためにROMとRAMのそれぞれのデ
ータの入出力端子の状態を制御して出力の衝突が起こら
ないようにする必要があるため、制御が複雑になり、高
速のメモリアクセスが難しいという問題があった。
問題点を解決するための手段 本発明の半導体集積回路は、アドレス出力端子、デー
タ入出力端子、複数のメモリポインタレジスタおよびデ
ータの並列入出力端子を有し、アドレス出力端子および
データ入出力端子を外付メモリと接続し、アドレス出力
端子および並列入出力端子を他の外付メモリと接続し
て、並列入出力端子を他の外付メモリのデータ入出力端
子として用い、アドレス出力端子を外付メモリと他の外
付けメモリの共通のアドレス出力端子として用い、メモ
リポインタレジスタの選択によりデータ入出力端子と並
列入出力端子との選択を行う機能回路をそなえたことを
特徴とするものである。
タ入出力端子、複数のメモリポインタレジスタおよびデ
ータの並列入出力端子を有し、アドレス出力端子および
データ入出力端子を外付メモリと接続し、アドレス出力
端子および並列入出力端子を他の外付メモリと接続し
て、並列入出力端子を他の外付メモリのデータ入出力端
子として用い、アドレス出力端子を外付メモリと他の外
付けメモリの共通のアドレス出力端子として用い、メモ
リポインタレジスタの選択によりデータ入出力端子と並
列入出力端子との選択を行う機能回路をそなえたことを
特徴とするものである。
作用 この構成により、並列入出力端子を利用して入出力端
子の数を増加させずに複数のメモリ、特にROMとRAMの高
速のアクセスを可能にした半導体集積回路を実現でき
る。
子の数を増加させずに複数のメモリ、特にROMとRAMの高
速のアクセスを可能にした半導体集積回路を実現でき
る。
実施例 本発明の半導体集積回路の実施例を図面のブロック図
を参照して説明する。図において、１はアドレス出力端
子、２はデータ入出力端子、３は制御信号出力端子、４
は並列入出力端子、５はROM、６はRAMである。
を参照して説明する。図において、１はアドレス出力端
子、２はデータ入出力端子、３は制御信号出力端子、４
は並列入出力端子、５はROM、６はRAMである。
アドレス出力端子１はROM5とRAM6にアドレス信号を出
力する。データ入出力端子２はRAM6のデータの入出力を
行う。制御信号出力端子３はRAMのデータの読み出し、
書き込みの制御を行う。並列入出力端子４はROM5のデー
タ入力端子としての働きをする。半導体集積回路でROM5
とRAM6の選択は内部の複数のメモリポインタレジスタの
選択により行う。あらかじめ複数のメモリポインタレジ
スタをROM用とRAM用に割り当てておき、選択したメモリ
ポインタレジスタにより制御信号を切りかえ、データ入
出力端子上のデータと並列入出力端子上のデータを選択
する。
力する。データ入出力端子２はRAM6のデータの入出力を
行う。制御信号出力端子３はRAMのデータの読み出し、
書き込みの制御を行う。並列入出力端子４はROM5のデー
タ入力端子としての働きをする。半導体集積回路でROM5
とRAM6の選択は内部の複数のメモリポインタレジスタの
選択により行う。あらかじめ複数のメモリポインタレジ
スタをROM用とRAM用に割り当てておき、選択したメモリ
ポインタレジスタにより制御信号を切りかえ、データ入
出力端子上のデータと並列入出力端子上のデータを選択
する。
この方式ではROM5とRAM6のデータ入出力信号線が分離
されているため、出力の衝突は生じない。
されているため、出力の衝突は生じない。
発明の効果 本発明の半導体集積回路によれば、並列入出力端子を
ROMデータの入出力端子として用いるため、新たに端子
を設ける必要がなく、ROMとRAMのデータ入出力端子が分
離されているためデータの衝突が起こらず制御が容易で
ある。また２系統のメモリを必要としない場合には通常
の入出力端子として用いられるため、非常に汎用性が高
い構成である。
ROMデータの入出力端子として用いるため、新たに端子
を設ける必要がなく、ROMとRAMのデータ入出力端子が分
離されているためデータの衝突が起こらず制御が容易で
ある。また２系統のメモリを必要としない場合には通常
の入出力端子として用いられるため、非常に汎用性が高
い構成である。
図面は本発明の半導体集積回路の実施例を示すブロック
図である。 １……アドレス出力端子、２……データ入出力端子、３
……制御信号出力端子、４……並列入出力端子、５……
ROM、６……RAM。
図である。 １……アドレス出力端子、２……データ入出力端子、３
……制御信号出力端子、４……並列入出力端子、５……
ROM、６……RAM。
Claims (1)
- 【請求項１】アドレス出力端子、データ入出力端子、複
数のメモリポインタレジスタおよびデータの並列入出力
端子を有し、前記アドレス出力端子および前記データ入
出力端子を外付メモリと接続し、前記アドレス出力端子
および前記並列入出力端子を他の外付メモリと接続し
て、前記並列入出力端子を前記他の外付メモリのデータ
入出力端子として用い、前記アドレス出力端子を前記外
付メモリと前記他の外付メモリの共通のアドレス出力端
子として用い、前記メモリポインタレジスタの選択によ
り前記データ入出力端子と前記並列入出力端子との選択
を行う機能回路をそなえたことを特徴とする半導体集積
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62187196A JPH087741B2 (ja) | 1987-07-27 | 1987-07-27 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62187196A JPH087741B2 (ja) | 1987-07-27 | 1987-07-27 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6431257A JPS6431257A (en) | 1989-02-01 |
| JPH087741B2 true JPH087741B2 (ja) | 1996-01-29 |
Family
ID=16201781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62187196A Expired - Fee Related JPH087741B2 (ja) | 1987-07-27 | 1987-07-27 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH087741B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4818668B2 (ja) * | 2005-09-15 | 2011-11-16 | 株式会社鷺宮製作所 | 流路切換弁 |
-
1987
- 1987-07-27 JP JP62187196A patent/JPH087741B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6431257A (en) | 1989-02-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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