JPS62241073A - 画像処理装置における並列処理方式 - Google Patents
画像処理装置における並列処理方式Info
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- JPS62241073A JPS62241073A JP8225686A JP8225686A JPS62241073A JP S62241073 A JPS62241073 A JP S62241073A JP 8225686 A JP8225686 A JP 8225686A JP 8225686 A JP8225686 A JP 8225686A JP S62241073 A JPS62241073 A JP S62241073A
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- JP
- Japan
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- processing
- cpu
- line
- memory
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- 238000003672 processing method Methods 0.000 claims description 5
- 230000009977 dual effect Effects 0.000 abstract description 6
- 238000000034 method Methods 0.000 description 16
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 3
- 239000013256 coordination polymer Substances 0.000 description 2
- 101150073133 Cpt1a gene Proteins 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
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- 238000003199 nucleic acid amplification method Methods 0.000 description 1
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- Processing Or Creating Images (AREA)
- Image Processing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、形状認識を行ない物品の検査等を行なう画像
処理装置における画像処理装置における並列処理方式に
関するものである。
処理装置における画像処理装置における並列処理方式に
関するものである。
形状認識を行なう画像処理装置において、処理速度向上
のため処理画面を２分割して２つのＣＰＵを用いて並列
処理を行なう場合は、従来、第１図に示すように画面を
２等分して、それぞれ領域ヲ上のラインから並列に処理
する方式であった。
のため処理画面を２分割して２つのＣＰＵを用いて並列
処理を行なう場合は、従来、第１図に示すように画面を
２等分して、それぞれ領域ヲ上のラインから並列に処理
する方式であった。
しかし、この方式だと、第１図に示すような物体の認識
を行なうことを考えると、ＣＰＵは、ラインごとに変化
点のデータをとって処理を行っていくため、上方の領域
を処理するＣＰＵのデータは、下方の領域のデータより
多いため、処理時間も長くかかってしまう。つまり、処
理領域は１／２になってはいるが、領域内の処理データ
によって一方のＣＰＵの処理時間の方が長くかかってし
まい、全体で見ると処理時間は１／２にならない。
を行なうことを考えると、ＣＰＵは、ラインごとに変化
点のデータをとって処理を行っていくため、上方の領域
を処理するＣＰＵのデータは、下方の領域のデータより
多いため、処理時間も長くかかってしまう。つまり、処
理領域は１／２になってはいるが、領域内の処理データ
によって一方のＣＰＵの処理時間の方が長くかかってし
まい、全体で見ると処理時間は１／２にならない。
従ってこの方式で処理時間を１／２にするには、対象物
を画面の真中へもっていかなくてはならないという制約
が付き、実用上面倒である。
を画面の真中へもっていかなくてはならないという制約
が付き、実用上面倒である。
本発明の目的は、上記した従来技術の欠点をなくし、対
象物がどこにあろうと処理時間が１７２となるような２
ＣＰＵによる画像処理方式を提供することにある。
象物がどこにあろうと処理時間が１７２となるような２
ＣＰＵによる画像処理方式を提供することにある。
本発明の方式は、２つのＣＰＵを用いて画面を処理する
画像処理装置において、第２図に示すように一方のＣＰ
Ｕば、画面の一番上のラインから、他方のＣＰＵは、画
面の一番下のラインから処理を行ってゆき、双方の処理
ラインが出会ったところで処理をやめ、一方のＣＰＵが
２つの処理結果を統合して最終的に処理を終える方式で
ある。
画像処理装置において、第２図に示すように一方のＣＰ
Ｕば、画面の一番上のラインから、他方のＣＰＵは、画
面の一番下のラインから処理を行ってゆき、双方の処理
ラインが出会ったところで処理をやめ、一方のＣＰＵが
２つの処理結果を統合して最終的に処理を終える方式で
ある。
以下、本発明の実施例を図に基づいて説明する。
第３図は本発明に係る一実施例のブロック図で、１はメ
インのＣＰＵ、２はサブＣＰＵ、３はメインＣＰＵＩと
サブＣＰＵ２とのデータのくりとりを行なうためのデュ
アルポートメモリ、４は画面のラインごとのデータ（黒
から白、白から黒への変化点のデータ）が入るメモリ、
５は外部のカメラ等からのビデオ信号から前記データを
書き込むためのイメージプロセッシング回路である。こ
こで、メモリ４は、メインＣＰＵ １からもサブＣＰＵ
２からもアクセスが可能なトリポードメモリ （３方向
）となっている。６はメインＣＰＵＩからの信号でカウ
ントアンプするアップカウンタ、７はサブＣＰＵ２から
の信号でダウンカウントするダウンカウンタである。こ
れらカウンタ６．７はメインＣＰＵ １からの信号で初
期値がロードされる。８は、カウンタ６の値≧カウンタ
の値となったときに、２つのＣＰＵに対しての割り込み
信号を発生する回路である。
インのＣＰＵ、２はサブＣＰＵ、３はメインＣＰＵＩと
サブＣＰＵ２とのデータのくりとりを行なうためのデュ
アルポートメモリ、４は画面のラインごとのデータ（黒
から白、白から黒への変化点のデータ）が入るメモリ、
５は外部のカメラ等からのビデオ信号から前記データを
書き込むためのイメージプロセッシング回路である。こ
こで、メモリ４は、メインＣＰＵ １からもサブＣＰＵ
２からもアクセスが可能なトリポードメモリ （３方向
）となっている。６はメインＣＰＵＩからの信号でカウ
ントアンプするアップカウンタ、７はサブＣＰＵ２から
の信号でダウンカウントするダウンカウンタである。こ
れらカウンタ６．７はメインＣＰＵ １からの信号で初
期値がロードされる。８は、カウンタ６の値≧カウンタ
の値となったときに、２つのＣＰＵに対しての割り込み
信号を発生する回路である。
その動作を以下に説明する。
まず、イメージプロセッシング回路Ｓは、カメラ等から
のビデオ信号を取り込んで画面のラインごとに黒−白、
白−黒への変化点のデータをメモリ４に順次書き込んで
行く。画面全体についてそれが終わると、図には書いて
いないが、メインＣＰＵＩへ割り込み信号を与えてその
終りを知らせる。画面の垂直方向のライン数をＮとする
と、メインＣＰＵは、カウンタ６には、０．カウンタ７
にはＮ−３なる値をロードする（この値は、それぞれ３
．Ｎでもよい。） そして、メインＣＰＵＩは、メモリ４をアクセスして、
画面の各ラインの始まりのデータの格納アドレスのリス
トを自分のメモリとデュアルポートメモリ３に作る。そ
れから、サブＣＰＵ２に対して割り込みをかけて処理を
開始する。メインＣＰＵＩと、サブＣＰＵ２はともに前
述したリストをもとに、メインＣＰＵＩは、画面の１番
目のラインから、またサブＣＰＵ２は、Ｎ番目のライン
からトリポードメモリ４をアクセスして処理を開始する
。そして、各ＣＰＵＩ、２は、１ライン処理するごとに
終了フラグをチェックして、ＯＦＦであったら、カウン
タ６、カウンタ７をそれぞれカウントアツプ、カウント
ダウンして次ラインの処理を行なう。
のビデオ信号を取り込んで画面のラインごとに黒−白、
白−黒への変化点のデータをメモリ４に順次書き込んで
行く。画面全体についてそれが終わると、図には書いて
いないが、メインＣＰＵＩへ割り込み信号を与えてその
終りを知らせる。画面の垂直方向のライン数をＮとする
と、メインＣＰＵは、カウンタ６には、０．カウンタ７
にはＮ−３なる値をロードする（この値は、それぞれ３
．Ｎでもよい。） そして、メインＣＰＵＩは、メモリ４をアクセスして、
画面の各ラインの始まりのデータの格納アドレスのリス
トを自分のメモリとデュアルポートメモリ３に作る。そ
れから、サブＣＰＵ２に対して割り込みをかけて処理を
開始する。メインＣＰＵＩと、サブＣＰＵ２はともに前
述したリストをもとに、メインＣＰＵＩは、画面の１番
目のラインから、またサブＣＰＵ２は、Ｎ番目のライン
からトリポードメモリ４をアクセスして処理を開始する
。そして、各ＣＰＵＩ、２は、１ライン処理するごとに
終了フラグをチェックして、ＯＦＦであったら、カウン
タ６、カウンタ７をそれぞれカウントアツプ、カウント
ダウンして次ラインの処理を行なう。
そうして割り込み信号発生回路８より割り込みが各ＣＰ
Ｕに対して発生すると、それぞれ終了フラグをＯＮする
処理を行なう。各ＣＰＵの処理フローを示すと第４図及
び第５図に示す通りである。
Ｕに対して発生すると、それぞれ終了フラグをＯＮする
処理を行なう。各ＣＰＵの処理フローを示すと第４図及
び第５図に示す通りである。
さて、各ＣＰＵの終了フラグがＯＮになると、サブＣＰ
Ｕ２では、処理結果をメインＣＰＵＩに対して渡すため
の処理に入る。
Ｕ２では、処理結果をメインＣＰＵＩに対して渡すため
の処理に入る。
メインＣＰＵＩは、カウンタ６の値がカウンタ７の値と
等しいか、それともカウンタ６の値の方が大きくなって
いるのかのステータスを割り込み信号発生回路８より読
み込み、未処理ラインの有無をチェックする。第６図の
説明図は、カウンタ６とカウンタ７の値が実際のライン
のどこを示しているかをあられしているが、両カウンタ
の値が等しい所で両ＣＰＵの処理が終わればよいが、両
ＣＰＵは非同期で動いているために、一方のＣＰＵが終
了フラグをチェックして処理を終わっても、もう一方の
ＣＰＵが１ライン処理分遅れる可能性がある。そのため
、カウンタの値を０． Ｎ−３としてｌラインの余裕を
とっている。
等しいか、それともカウンタ６の値の方が大きくなって
いるのかのステータスを割り込み信号発生回路８より読
み込み、未処理ラインの有無をチェックする。第６図の
説明図は、カウンタ６とカウンタ７の値が実際のライン
のどこを示しているかをあられしているが、両カウンタ
の値が等しい所で両ＣＰＵの処理が終わればよいが、両
ＣＰＵは非同期で動いているために、一方のＣＰＵが終
了フラグをチェックして処理を終わっても、もう一方の
ＣＰＵが１ライン処理分遅れる可能性がある。そのため
、カウンタの値を０． Ｎ−３としてｌラインの余裕を
とっている。
第６図において、うま（同じライン番号で終ったときは
、斜線の部分までの処理が柊っており、真中の１ライン
が未処理ラインとして残る。そこで、前記ステータスに
より、この未処理ラインの有無を確める必要がある。
、斜線の部分までの処理が柊っており、真中の１ライン
が未処理ラインとして残る。そこで、前記ステータスに
より、この未処理ラインの有無を確める必要がある。
メインＣＰＵＩは、その後、未処理ラインの処理を行な
い、サブＣＰＵ２で処理した結果から全体の処理を行な
う。
い、サブＣＰＵ２で処理した結果から全体の処理を行な
う。
従来方式では、２ＣＰＵによる並列処理の効果が条件に
よって変わっていたが、この方式では、常に並列処理の
効果を最大にできる。
よって変わっていたが、この方式では、常に並列処理の
効果を最大にできる。
第１図は従来の画像並列処理方式の説明図、第２図は本
発明による画像並列処理方式の説明図、第３図は本発明
にかかる画像並列処理回路のブ処理フロー図と割り込み
処理フロー図、第６図は処理状況説明図である。 ■・・・メインＣＰＵ ２・・・サブＣＰＵ ３・・・デュアルポートメモリ ４・・・トリポードメモリ ５・・・イメージプロセッシング回路 ６・・・アップカウンタ ７・・・ダウンカウンタ ８・・・割り込み信号発生回路 特許出願人 株式会社 安用電機製作所 ・・−同 代
理人 服 部 修 二 ・しｊ旨１＋−１響−
１ 第 ２ 図 第１図 第４図 〔α’
ＣｂンメインＣＰ（ｊ処Ｐ１７０−
メインＣｒｔ７宴ツリ込蒔対埋フロ−第
３ ｒ２．１ ビｔ゛オ信３ １・・・メインｃｐｕ ２・・・サブｃｐｕ ３・・・デュアルポートメモリ ４・・・トリポードメモリ ５・・・イメージプロセッシング回路・６・・・アップ
カウンタ ７・・・ダウンカウンタ ８・・・割り込み信号発生回路 第 ５ （ＣＬ） サブ”ｃｐｕｑ埋７０− 第 ６ ７）”ＣＰｔ１ Ｉ＋’ｑ’５４４Ｍｆｆ７ｏ −と 、°。 ；童 ｌ！
発明による画像並列処理方式の説明図、第３図は本発明
にかかる画像並列処理回路のブ処理フロー図と割り込み
処理フロー図、第６図は処理状況説明図である。 ■・・・メインＣＰＵ ２・・・サブＣＰＵ ３・・・デュアルポートメモリ ４・・・トリポードメモリ ５・・・イメージプロセッシング回路 ６・・・アップカウンタ ７・・・ダウンカウンタ ８・・・割り込み信号発生回路 特許出願人 株式会社 安用電機製作所 ・・−同 代
理人 服 部 修 二 ・しｊ旨１＋−１響−
１ 第 ２ 図 第１図 第４図 〔α’
ＣｂンメインＣＰ（ｊ処Ｐ１７０−
メインＣｒｔ７宴ツリ込蒔対埋フロ−第
３ ｒ２．１ ビｔ゛オ信３ １・・・メインｃｐｕ ２・・・サブｃｐｕ ３・・・デュアルポートメモリ ４・・・トリポードメモリ ５・・・イメージプロセッシング回路・６・・・アップ
カウンタ ７・・・ダウンカウンタ ８・・・割り込み信号発生回路 第 ５ （ＣＬ） サブ”ｃｐｕｑ埋７０− 第 ６ ７）”ＣＰｔ１ Ｉ＋’ｑ’５４４Ｍｆｆ７ｏ −と 、°。 ；童 ｌ！
Claims (1)
- 形状認識を行なう画像処理装置において、２つのＣＰＵ
を用い、一方のＣＰＵは、処理画面のに一番上のライン
から、他方のＣＰＵは一番下のラインから処理を開始し
てそれぞれ上下に処理を進め、処理領域がなくなった所
でそれぞれの処理を終わることを特徴とする画像処理装
置における並列処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8225686A JPS62241073A (ja) | 1986-04-11 | 1986-04-11 | 画像処理装置における並列処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8225686A JPS62241073A (ja) | 1986-04-11 | 1986-04-11 | 画像処理装置における並列処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62241073A true JPS62241073A (ja) | 1987-10-21 |
Family
ID=13769365
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8225686A Pending JPS62241073A (ja) | 1986-04-11 | 1986-04-11 | 画像処理装置における並列処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62241073A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02267795A (ja) * | 1989-04-08 | 1990-11-01 | Nippondenso Co Ltd | ディジタル制御装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5682967A (en) * | 1979-12-11 | 1981-07-07 | Sumitomo Heavy Ind Ltd | Picture processing system |
| JPS58217072A (ja) * | 1982-06-11 | 1983-12-16 | Sony Corp | 画像処理装置 |
| JPS59128655A (ja) * | 1983-01-12 | 1984-07-24 | Canon Inc | アドレス変換方式 |
| JPS6282475A (ja) * | 1985-10-07 | 1987-04-15 | Nec Corp | 並列経路探索方式及びその装置 |
-
1986
- 1986-04-11 JP JP8225686A patent/JPS62241073A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5682967A (en) * | 1979-12-11 | 1981-07-07 | Sumitomo Heavy Ind Ltd | Picture processing system |
| JPS58217072A (ja) * | 1982-06-11 | 1983-12-16 | Sony Corp | 画像処理装置 |
| JPS59128655A (ja) * | 1983-01-12 | 1984-07-24 | Canon Inc | アドレス変換方式 |
| JPS6282475A (ja) * | 1985-10-07 | 1987-04-15 | Nec Corp | 並列経路探索方式及びその装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02267795A (ja) * | 1989-04-08 | 1990-11-01 | Nippondenso Co Ltd | ディジタル制御装置 |
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