JPH0447866B2 - - Google Patents
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- JPH0447866B2 JPH0447866B2 JP59203338A JP20333884A JPH0447866B2 JP H0447866 B2 JPH0447866 B2 JP H0447866B2 JP 59203338 A JP59203338 A JP 59203338A JP 20333884 A JP20333884 A JP 20333884A JP H0447866 B2 JPH0447866 B2 JP H0447866B2
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- 238000006243 chemical reaction Methods 0.000 claims description 60
- 230000009466 transformation Effects 0.000 claims description 30
- 239000000872 buffer Substances 0.000 claims description 20
- 238000012887 quadratic function Methods 0.000 claims description 20
- 238000012886 linear function Methods 0.000 claims description 7
- 230000004044 response Effects 0.000 claims description 5
- 230000006870 function Effects 0.000 description 24
- 238000010586 diagram Methods 0.000 description 13
- PXFBZOLANLWPMH-UHFFFAOYSA-N 16-Epiaffinine Natural products C1C(C2=CC=CC=C2N2)=C2C(=O)CC2C(=CC)CN(C)C1C2CO PXFBZOLANLWPMH-UHFFFAOYSA-N 0.000 description 1
- 241000226585 Antennaria plantaginifolia Species 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
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- Facsimile Image Signal Circuits (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は幾何関数発生回路に関し、更に詳しく
は１次関数或いは２次関数を任意に発生すること
ができるようにした幾何関数発生回路に関する。
は１次関数或いは２次関数を任意に発生すること
ができるようにした幾何関数発生回路に関する。
（従来の技術）
画像計測装置は、例えば対象物を撮像手段で撮
影し、その結果得られた画像から対象物の画像計
測を行うようになつている。この種の装置におい
ては、画像の座標変換等を行う必要性から２次関
数を発生させる場合がある。従来、２次関数はソ
フトウエア上の処理によりつくられていた。
影し、その結果得られた画像から対象物の画像計
測を行うようになつている。この種の装置におい
ては、画像の座標変換等を行う必要性から２次関
数を発生させる場合がある。従来、２次関数はソ
フトウエア上の処理によりつくられていた。
（発明が解決しようとする問題点）
２次関数をソフトウエア上の計算で行う場合、
処理速度が遅いため２次関数の発生が遅くなり、
全体としての画像処理速度の向上が図れなかつ
た。
処理速度が遅いため２次関数の発生が遅くなり、
全体としての画像処理速度の向上が図れなかつ
た。
本発明はこのような点に鑑みてなされたもので
あつて、第１の目的は２次関数発生回路をハード
ウエアで構成して２次関数を高速に発生させるこ
とのできる幾何関数発生回路を実現することであ
り、第２の目的は任意の２次関数を発生させるこ
とのできる幾何関数発生回路を実現することにあ
る。
あつて、第１の目的は２次関数発生回路をハード
ウエアで構成して２次関数を高速に発生させるこ
とのできる幾何関数発生回路を実現することであ
り、第２の目的は任意の２次関数を発生させるこ
とのできる幾何関数発生回路を実現することにあ
る。
（問題点を解決するための手段）
前記した問題点を解決する本発明は、第１にラ
スタ・スキヤン型画像処理装置からのＸ，Ｙ同期
信号に対応して係数ａ，ｂ，ｃ，Ｘ同期信号の周
期および信号幅によつて決まる３種のデータ入力
の１つを選択する選択手段と、 この選択手段からの出力をその一方の入力とし
画素クロツクと同期して出力する２入力の加算器
と、 この加算器からの出力を保持し１画素クロツク
遅れてその出力が前記加算器の他方の入力となる
レジスタとを備え、 画像走査位置のＸ，Ｙ座標に対応して前記レジ
スタからaX＋bY＋ｃを出力するように構成した
座標変換回路を、一方の座標変換回路の出力が３
ステートバツフアを介して他方の座標変換回路の
選択手段に入力するように２組接続するとともに
各組の座標変換回路の係数同士を互いに独立と
し、前記３ステートバツフアがイネーブル状態に
あるときには前記他方の座標変換回路から２次関
数を、前記３ステートバツフアがデイスエーブル
状態にあるときには、前記各座標変換回路からそ
れぞれ１次関数を発生させるように構成したこと
を特徴としており、 第２にラスタ・スキヤン型画像処理装置からの
Ｘ，Ｙ同期信号に対応して係数ａ，ｂ，ｃ，Ｘ同
期信号の周期および信号幅によつて決まる３種の
データ入力の１つを選択する選択手段と、 この選択手段からの出力をその一方の入力とし
画素クロツクと同期して出力する２入力の加算器
と、 この加算器からの出力を保持し１画素クロツク
遅れてその出力が前記加算器の他方の入力となる
レジスタとを備え、 画像走査位置のＸ，Ｙ座標に対応して前記レジ
スタからaX＋bY＋ｃを出力するように構成した
座標変換回路を３組用意して各組の座標変換回路
の係数同士を互いに独立とし、 第１及び第２の座標変換回路の出力を３ステー
トバツフアを介して第３の座標変換回路の選択手
段に入力することにより第３の座標変換回路から
任意の２次関数を発生させるように構成したこと
を特徴としており、 第３にラスタ・スキヤン型画像処理装置からの
Ｘ，Ｙ同期信号に対応して係数ａ，ｂ，ｃ，Ｘ同
期信号の周期および信号幅によつて決まる３種の
データ入力の１つを選択する選択手段と、 この選択手段からの出力をその一方の入力とし
画素クロツクと同期して出力する２入力の加算器
と、 この加算器からの出力を保持し１画素クロツク
遅れてその出力が前記加算器の他方の入力となる
レジスタとを備え、 画像走査位置のＸ，Ｙ座標に対応して前記レジ
スタからaX＋bY＋ｃを出力するように構成した
座標変換回路を２組用意して各組の座標変換回路
の係数同士を互いに独立とするとともに、 一方の前記座標変換回路の出力を他方の前記座
標変換回路の出力で割る割算器を具備し、 前記割算器から任意のバイリニア関数を発生さ
せるように構成したことを特徴としている。
スタ・スキヤン型画像処理装置からのＸ，Ｙ同期
信号に対応して係数ａ，ｂ，ｃ，Ｘ同期信号の周
期および信号幅によつて決まる３種のデータ入力
の１つを選択する選択手段と、 この選択手段からの出力をその一方の入力とし
画素クロツクと同期して出力する２入力の加算器
と、 この加算器からの出力を保持し１画素クロツク
遅れてその出力が前記加算器の他方の入力となる
レジスタとを備え、 画像走査位置のＸ，Ｙ座標に対応して前記レジ
スタからaX＋bY＋ｃを出力するように構成した
座標変換回路を、一方の座標変換回路の出力が３
ステートバツフアを介して他方の座標変換回路の
選択手段に入力するように２組接続するとともに
各組の座標変換回路の係数同士を互いに独立と
し、前記３ステートバツフアがイネーブル状態に
あるときには前記他方の座標変換回路から２次関
数を、前記３ステートバツフアがデイスエーブル
状態にあるときには、前記各座標変換回路からそ
れぞれ１次関数を発生させるように構成したこと
を特徴としており、 第２にラスタ・スキヤン型画像処理装置からの
Ｘ，Ｙ同期信号に対応して係数ａ，ｂ，ｃ，Ｘ同
期信号の周期および信号幅によつて決まる３種の
データ入力の１つを選択する選択手段と、 この選択手段からの出力をその一方の入力とし
画素クロツクと同期して出力する２入力の加算器
と、 この加算器からの出力を保持し１画素クロツク
遅れてその出力が前記加算器の他方の入力となる
レジスタとを備え、 画像走査位置のＸ，Ｙ座標に対応して前記レジ
スタからaX＋bY＋ｃを出力するように構成した
座標変換回路を３組用意して各組の座標変換回路
の係数同士を互いに独立とし、 第１及び第２の座標変換回路の出力を３ステー
トバツフアを介して第３の座標変換回路の選択手
段に入力することにより第３の座標変換回路から
任意の２次関数を発生させるように構成したこと
を特徴としており、 第３にラスタ・スキヤン型画像処理装置からの
Ｘ，Ｙ同期信号に対応して係数ａ，ｂ，ｃ，Ｘ同
期信号の周期および信号幅によつて決まる３種の
データ入力の１つを選択する選択手段と、 この選択手段からの出力をその一方の入力とし
画素クロツクと同期して出力する２入力の加算器
と、 この加算器からの出力を保持し１画素クロツク
遅れてその出力が前記加算器の他方の入力となる
レジスタとを備え、 画像走査位置のＸ，Ｙ座標に対応して前記レジ
スタからaX＋bY＋ｃを出力するように構成した
座標変換回路を２組用意して各組の座標変換回路
の係数同士を互いに独立とするとともに、 一方の前記座標変換回路の出力を他方の前記座
標変換回路の出力で割る割算器を具備し、 前記割算器から任意のバイリニア関数を発生さ
せるように構成したことを特徴としている。
（実施例）
以下、図面を参照して本発明の実施例を詳細に
説明する。
説明する。
第１図は、本発明の一実施例を示す構成図であ
る。図において、１０は第１の座標変換回路、３
０は該第１の座標変換回路１０の出力を受ける３
ステートバツフア、２０は第１の座標変換回路１
０の出力を３ステートバツフア３０を介して受け
る第２の座標変換回路、４０はラスタスキヤン型
画像処理装置からの各種同期信号（画素クロツ
ク、Ｘ同期信号、Ｙ同期信号）を受けて、第１及
び第２の座標変換回路１０，２０及び３ステート
バツフア３０の動作を制御する制御回路である。
該制御回路４０としては、例えばマイクロコンピ
ユータが用いられる。このように構成された装置
の動作を説明する前に、先ず座標変換回路の動作
について説明する。ここでは、座標変換回路１０
の動作について説明する（座標変換回路２０につ
いても全く同じである）。
る。図において、１０は第１の座標変換回路、３
０は該第１の座標変換回路１０の出力を受ける３
ステートバツフア、２０は第１の座標変換回路１
０の出力を３ステートバツフア３０を介して受け
る第２の座標変換回路、４０はラスタスキヤン型
画像処理装置からの各種同期信号（画素クロツ
ク、Ｘ同期信号、Ｙ同期信号）を受けて、第１及
び第２の座標変換回路１０，２０及び３ステート
バツフア３０の動作を制御する制御回路である。
該制御回路４０としては、例えばマイクロコンピ
ユータが用いられる。このように構成された装置
の動作を説明する前に、先ず座標変換回路の動作
について説明する。ここでは、座標変換回路１０
の動作について説明する（座標変換回路２０につ
いても全く同じである）。
画像処理装置において、画像の拡大、縮小、回
転などを実現するためには、例えばアフイン変換
などにより、座標変換を行つて、変換されたアド
レスにより画像メモリを読出す必要がある。座標
（X1，Y1）から座標（X2，Y2）へのアフイン変
換は次式で表される。
転などを実現するためには、例えばアフイン変換
などにより、座標変換を行つて、変換されたアド
レスにより画像メモリを読出す必要がある。座標
（X1，Y1）から座標（X2，Y2）へのアフイン変
換は次式で表される。
X2＝aX1＋bY1＋ｃ
Y2＝dX1＋eY1＋ｆ ……(1)
座標変換装置は、上述した変換を行うために用
いられる。
いられる。
図において、１，２，３は制御用コンピユータ
などから係数ａ，ｂ，ｃに関連するデータａ，
b′，c′を入力し保持する、３ステート出力の係数
レジスタ、４はこれらの係数レジスタ１，２，３
のうちいずれか１つを一方の入力Ａに受ける加算
器である。該加算器４としては、算術論理演算ユ
ニツト（ALU）を加算用として用いてもよい。
５は該加算器４の出力を保持しその出力を前記加
算器４の他方の入力Ｂに与える３ステート出力の
レジスタ、４０は前記したようにラスタスキヤン
型画像処理装置からの同期信号であるＸ，Ｙ同期
信号及び画素クロツクを入力し、前記係数レジス
タ１，２，３間のレジスタ選択、前記加算器４及
び前記レジスタ５の出力制御などを行う制御回路
である。
などから係数ａ，ｂ，ｃに関連するデータａ，
b′，c′を入力し保持する、３ステート出力の係数
レジスタ、４はこれらの係数レジスタ１，２，３
のうちいずれか１つを一方の入力Ａに受ける加算
器である。該加算器４としては、算術論理演算ユ
ニツト（ALU）を加算用として用いてもよい。
５は該加算器４の出力を保持しその出力を前記加
算器４の他方の入力Ｂに与える３ステート出力の
レジスタ、４０は前記したようにラスタスキヤン
型画像処理装置からの同期信号であるＸ，Ｙ同期
信号及び画素クロツクを入力し、前記係数レジス
タ１，２，３間のレジスタ選択、前記加算器４及
び前記レジスタ５の出力制御などを行う制御回路
である。
第２図は上記のような構成の座標変換回路の各
部の動作をＸ方向６画素、Ｘ同期幅４画素クロツ
クの場合について示したタイムチヤートである。
ラスタスキヤンにおいて画素クロツクハに対応し
て画素がＸ方向にスキヤンされ、１行スキヤンす
るごとにＸ同期信号パルスロが発生し、１画像ス
キヤンし終わるごとにＹ同期信号パルスイが発生
する。
部の動作をＸ方向６画素、Ｘ同期幅４画素クロツ
クの場合について示したタイムチヤートである。
ラスタスキヤンにおいて画素クロツクハに対応し
て画素がＸ方向にスキヤンされ、１行スキヤンす
るごとにＸ同期信号パルスロが発生し、１画像ス
キヤンし終わるごとにＹ同期信号パルスイが発生
する。
係数レジスタ１，２，３は、制御用コンピユー
タなどからそれぞれ係数ａ，b′，c′を入力、保持
する。ただしb′＝ｂ−ha，c′＝ｃ−ga−b′。ここ
でｈ＝Ｘ周期−１（画素クロツク），ｇ＝Ｘ同期幅
−１（画素クロツク）で、第２図の場合Ｘ周期＝
10（画素クロツク），Ｘ同期幅＝４（画素クロツク）
なのでｈ＝９，ｇ＝３となる。
タなどからそれぞれ係数ａ，b′，c′を入力、保持
する。ただしb′＝ｂ−ha，c′＝ｃ−ga−b′。ここ
でｈ＝Ｘ周期−１（画素クロツク），ｇ＝Ｘ同期幅
−１（画素クロツク）で、第２図の場合Ｘ周期＝
10（画素クロツク），Ｘ同期幅＝４（画素クロツク）
なのでｈ＝９，ｇ＝３となる。
Ｙ同期信号が“０”のとき、制御回路４０から
のレジスタ選択信号により加算器４のＡ入力には
ｃレジスタ３が選択される（第２図ニ）。レジス
タ５の出力はチに示すレジスタイネーブル信号が
“１”であるのでデイスエーブル（非接続）とな
る（第２図ト）。従って、加算器４のＢ入力は総
べて“１”となる（第２図ホ）。かつ加算器４の
キヤリ入力が“１”となるので加算器４の出力Ｆ
はＦ＝c′となる（第２図ヘ）。レジスタ５には
c′の値が保持される（第２図ヘ）。
のレジスタ選択信号により加算器４のＡ入力には
ｃレジスタ３が選択される（第２図ニ）。レジス
タ５の出力はチに示すレジスタイネーブル信号が
“１”であるのでデイスエーブル（非接続）とな
る（第２図ト）。従って、加算器４のＢ入力は総
べて“１”となる（第２図ホ）。かつ加算器４の
キヤリ入力が“１”となるので加算器４の出力Ｆ
はＦ＝c′となる（第２図ヘ）。レジスタ５には
c′の値が保持される（第２図ヘ）。
次にＹ同期信号が“１”，Ｘ同期信号が“０”
となつたとき、Ｘ同期信号の同期幅における最初
の画素クロツク（周期ｔ）から最後より１クロツ
ク前の時点までは加算器４のＡ入力にはａレジス
タ１が選択され、レジスタ５は出力イネーブル、
加算器４のキヤリ入力は“０”となり、加算器４
の出力はＦ＝c′＋Σaとなる。
となつたとき、Ｘ同期信号の同期幅における最初
の画素クロツク（周期ｔ）から最後より１クロツ
ク前の時点までは加算器４のＡ入力にはａレジス
タ１が選択され、レジスタ５は出力イネーブル、
加算器４のキヤリ入力は“０”となり、加算器４
の出力はＦ＝c′＋Σaとなる。
次にＸ同期信号の同期幅における最後のクロツ
クの時点で、加算器４のＡ入力にはｂレジスタ２
が選択される。加算器４の出力はＦ＝b′＋c′＋ga
＝ｃとなり、この結果次のクロツクでレジスタ５
には係数ｃが保持される。
クの時点で、加算器４のＡ入力にはｂレジスタ２
が選択される。加算器４の出力はＦ＝b′＋c′＋ga
＝ｃとなり、この結果次のクロツクでレジスタ５
には係数ｃが保持される。
次にＸ同期信号が、“１”となつたとき、加算
器４の入力にはａレジスタ１が選択され、Ｆ＝ｃ
＋Σaとなる。加算器４の出力Ｆは１クロツク遅
れてレジスタ５から出力される。
器４の入力にはａレジスタ１が選択され、Ｆ＝ｃ
＋Σaとなる。加算器４の出力Ｆは１クロツク遅
れてレジスタ５から出力される。
次にＸ同期信号が“０”となつたときも、加算
器４のＡ入力にはａレジスタ１が選択されａが順
に加算されるが、最後のクロツクの時点でａ入力
としてｂレジスタ２が選択される。この時加算出
力はＦ＝ｃ＋ha＋b′＝ｂ＋ｃとなり、次にクロツ
クでレジスタ５にはｂ＋ｃが保持される。
器４のＡ入力にはａレジスタ１が選択されａが順
に加算されるが、最後のクロツクの時点でａ入力
としてｂレジスタ２が選択される。この時加算出
力はＦ＝ｃ＋ha＋b′＝ｂ＋ｃとなり、次にクロツ
クでレジスタ５にはｂ＋ｃが保持される。
以下同様に加算が繰返され、Ｙ同期信号とＸ同
期信号が共に“１”の時すなわち実際に画像メモ
リアクセスする時には、１クロツクごとにａが加
算され、１ラインごとにｂが加算された値がレジ
スタ５より出力される。すなわち、画像走査位置
のＸ，Ｙ座標に対応するレジスタ５の出力はaX
＋bY＋ｃとなる。
期信号が共に“１”の時すなわち実際に画像メモ
リアクセスする時には、１クロツクごとにａが加
算され、１ラインごとにｂが加算された値がレジ
スタ５より出力される。すなわち、画像走査位置
のＸ，Ｙ座標に対応するレジスタ５の出力はaX
＋bY＋ｃとなる。
上記のような構成の座標変換回路によれば、出
力レジスタが１個になるなど構成が簡単となり、
コントロール・ロジツクも簡単となる。
力レジスタが１個になるなど構成が簡単となり、
コントロール・ロジツクも簡単となる。
以上、座標変換回路１０の動作について説明し
たが、この間の事情は第２の座標変換回路２０に
ついても全く同様である。なお、第２の座標変換
回路２０は第１の座標変換回路１０と同様、レジ
スタ１１，１２，１３，加算器１４及びレジスタ
１５から構成されている。以下、第１図に示す装
置の動作を、各場合に分けて説明する。
たが、この間の事情は第２の座標変換回路２０に
ついても全く同様である。なお、第２の座標変換
回路２０は第１の座標変換回路１０と同様、レジ
スタ１１，１２，１３，加算器１４及びレジスタ
１５から構成されている。以下、第１図に示す装
置の動作を、各場合に分けて説明する。
(1) １次関数モード
このモードでは、制御回路４０からの指令によ
り３ステートバツフア３０はデイスエーブル状態
になつている。従つて、この状態では第１の座標
変換回路１０と第２の座標変換回路２０は何れも
独立であり、それぞれにその出力Ｕ，Ｖから１次
関数を発生させることができる。１次関数発生動
作については既述したとおりである。
り３ステートバツフア３０はデイスエーブル状態
になつている。従つて、この状態では第１の座標
変換回路１０と第２の座標変換回路２０は何れも
独立であり、それぞれにその出力Ｕ，Ｖから１次
関数を発生させることができる。１次関数発生動
作については既述したとおりである。
(2) ２次関数モード
(イ) X2関数モード
座標（Ｘ，Ｙ）の右隣の座標（Ｘ＋１，Ｙ）の
画素において、Ｘ座標の２乗は （Ｘ＋１）2＝X2＋2X＋１ となる。そこで、画素クロツクごとに2X＋１を
累算すればX2関数を発生させることができる。
画素において、Ｘ座標の２乗は （Ｘ＋１）2＝X2＋2X＋１ となる。そこで、画素クロツクごとに2X＋１を
累算すればX2関数を発生させることができる。
今、第１の座標変換回路１０でその出力Ｕが
Ｕ＝2X＋１
なる関数を発生させる。３ステートバツフア３０
を、制御回路４０からの指令によりイネーブル状
態にすると、第１の座標変換回路１０の出力Ｕ
は、３ステートバツフア３０を経由して第２の座
標変換回路２０内の加算器１４のＡ入力に入る。
ここで、第２の座標変換回路２０のｄレジスタ１
１の代わりにＵ出力を用い、他のｅレジスタ１２
及びｆレジスタ１３は、前述した座標変換動作用
として用いることにすると、該座標変換回路２０
の出力ＶにX2関数が出力される。
を、制御回路４０からの指令によりイネーブル状
態にすると、第１の座標変換回路１０の出力Ｕ
は、３ステートバツフア３０を経由して第２の座
標変換回路２０内の加算器１４のＡ入力に入る。
ここで、第２の座標変換回路２０のｄレジスタ１
１の代わりにＵ出力を用い、他のｅレジスタ１２
及びｆレジスタ１３は、前述した座標変換動作用
として用いることにすると、該座標変換回路２０
の出力ＶにX2関数が出力される。
第３図はＸ方向要素ｉ＝６の簡略化した場合の
各部の動作を示すタイミングチヤートである。図
においてはＹ同期信号、はＸ同期信号、
は画素クロツクである。第３図のａがX2モード
における第２の座標変換回路２０の動作を示して
いる。ｄレジスタ１１は無視され、当初ｅレジス
タ１２に−i2（＝−36）が、ｆレジスタ１３にi2
（＝36）が与えられている。加算器１４のＢ入力
はＹ同期信号が立上る前のレジスタ１５の出
力３６が与えられているので、加算器１４のＦ出
力（Ａ＋Ｂ）は０である。次の画素クロツク
で第１の座標変換回路１０から１次関数（2X＋
１）が送られている。当初はＸ＝０であるのでＵ
＝１となる。このとき、加算器１４のＢ入力は前
回のＦ出力０がレジスタ１５を介して与えられて
いるので０、従つて今回のＦ出力は Ａ＋Ｂ＝１＋０＝１ となりＦ＝１。次の画素クロツクでＵ＝2X＋１
＝３（Ｘ＝１）が送られてくる。レジスタ１５は
前回のＦ出力を保持しているので１、従つて、こ
のときのＦ出力は Ａ＋Ｂ＝３＋１＝４ となりＦ＝４。以下、同様の操作を繰り返す。こ
の結果、レジスタ１５の出力ＶはＸデータに関す
る２乗値となつていることがわかる。
各部の動作を示すタイミングチヤートである。図
においてはＹ同期信号、はＸ同期信号、
は画素クロツクである。第３図のａがX2モード
における第２の座標変換回路２０の動作を示して
いる。ｄレジスタ１１は無視され、当初ｅレジス
タ１２に−i2（＝−36）が、ｆレジスタ１３にi2
（＝36）が与えられている。加算器１４のＢ入力
はＹ同期信号が立上る前のレジスタ１５の出
力３６が与えられているので、加算器１４のＦ出
力（Ａ＋Ｂ）は０である。次の画素クロツク
で第１の座標変換回路１０から１次関数（2X＋
１）が送られている。当初はＸ＝０であるのでＵ
＝１となる。このとき、加算器１４のＢ入力は前
回のＦ出力０がレジスタ１５を介して与えられて
いるので０、従つて今回のＦ出力は Ａ＋Ｂ＝１＋０＝１ となりＦ＝１。次の画素クロツクでＵ＝2X＋１
＝３（Ｘ＝１）が送られてくる。レジスタ１５は
前回のＦ出力を保持しているので１、従つて、こ
のときのＦ出力は Ａ＋Ｂ＝３＋１＝４ となりＦ＝４。以下、同様の操作を繰り返す。こ
の結果、レジスタ１５の出力ＶはＸデータに関す
る２乗値となつていることがわかる。
(ロ) XY関数モード
座標（Ｘ，Ｙ）の右隣の座標（Ｘ＋１，Ｙ）の
要素において、Ｘ座標とＹ座標の積は （Ｘ＋１）Ｙ＝XY＋Ｙ となる。そこで、画素クロツクごとにＹを累算す
ればXY関数を発生させることができる。
要素において、Ｘ座標とＹ座標の積は （Ｘ＋１）Ｙ＝XY＋Ｙ となる。そこで、画素クロツクごとにＹを累算す
ればXY関数を発生させることができる。
今、第１の座標変換回路１０でその出力Ｕが
Ｕ＝Ｙ
なる関数を発生させる。３ステートバツフア３０
がイネーブル状態の下で、第１の座標変換回路１
０の出力Ｕは第２の座標変換回路２０内の加算器
１４のＡ入力に入る。ここで、第２の座標変換回
路２０のｄレジスタ１１の代わりにＵ出力を用
い、他のｅレジスタ１２を０に、ｆレジスタ１３
を無視し、座標変換動作を行わせると、該座標変
換回路２０の出力ＶにXY関数が出力される。
がイネーブル状態の下で、第１の座標変換回路１
０の出力Ｕは第２の座標変換回路２０内の加算器
１４のＡ入力に入る。ここで、第２の座標変換回
路２０のｄレジスタ１１の代わりにＵ出力を用
い、他のｅレジスタ１２を０に、ｆレジスタ１３
を無視し、座標変換動作を行わせると、該座標変
換回路２０の出力ＶにXY関数が出力される。
第３図のｂが、XY関数モードにおける第２の
座標変換回路２０の動作を示している。Ｙ＝０の
状態ではＶ出力は０である。次にＹ＝１になると
加算器はこの１とＢ入力の０とを加算し、そのＦ
出力は Ａ＋Ｂ＝１＋０＝１ となりＦ＝１。次の画素クロツクで加算器１４の
出力は Ａ＋Ｂ＝１＋１＝２ となりＦ＝２。以下、同様に操作を繰り返し、レ
ジスタ１５からはＦ出力が１クロツク遅れて出力
される。この結果、レジスタ１５の出力はＸ・Ｙ
値を示していることがわかる。
座標変換回路２０の動作を示している。Ｙ＝０の
状態ではＶ出力は０である。次にＹ＝１になると
加算器はこの１とＢ入力の０とを加算し、そのＦ
出力は Ａ＋Ｂ＝１＋０＝１ となりＦ＝１。次の画素クロツクで加算器１４の
出力は Ａ＋Ｂ＝１＋１＝２ となりＦ＝２。以下、同様に操作を繰り返し、レ
ジスタ１５からはＦ出力が１クロツク遅れて出力
される。この結果、レジスタ１５の出力はＸ・Ｙ
値を示していることがわかる。
(ハ) Y2関数モード
座標（Ｘ，Ｙ）の次のラインの座標（Ｘ，Ｙ＋
１）の画素において、Ｙ座標の２乗は （Ｙ＋１）2＝Y2＋2Y＋１ となる。そこで１ラインごとに2Y＋１を累算す
ればY2関数を発生させることができる。今、第
１の座標変換回路１０でＵ＝2Y＋１なる関数を
発生させ、第２の座標変換回路２０において、Ｘ
同期信号ごとに係数ｅを加算する代わりに３
ステートバツフア３０をイネーブルとしてＵ＝
2Y＋１を加算すればレジスタ１５の出力ＶにY2
関数が出力される。
１）の画素において、Ｙ座標の２乗は （Ｙ＋１）2＝Y2＋2Y＋１ となる。そこで１ラインごとに2Y＋１を累算す
ればY2関数を発生させることができる。今、第
１の座標変換回路１０でＵ＝2Y＋１なる関数を
発生させ、第２の座標変換回路２０において、Ｘ
同期信号ごとに係数ｅを加算する代わりに３
ステートバツフア３０をイネーブルとしてＵ＝
2Y＋１を加算すればレジスタ１５の出力ＶにY2
関数が出力される。
第４図９がY2関数モードにおける第２の座標
変換回路２０の動作を示す図である。このモード
においては、当初ｄレジスタ１１が０、ｅレジス
タ１２が無視、ｆレジスタ１３が１に設定されて
いる。レジスタ１５のＶ出力がY2の値になつて
いることがわかる。
変換回路２０の動作を示す図である。このモード
においては、当初ｄレジスタ１１が０、ｅレジス
タ１２が無視、ｆレジスタ１３が１に設定されて
いる。レジスタ１５のＶ出力がY2の値になつて
いることがわかる。
(ニ) X2＋XYモード
２次関数は、上述した３種類に限るものではな
く、これらを組合わせた関数も発生させることが
できる。座標（Ｘ，Ｙ）の右隣の座標（Ｘ＋１，
Ｙ）の画素において（Ｘ＋１）2と（Ｘ＋１）・Ｙ
の和を求めると （Ｘ＋１）2＋（Ｘ＋１）・Ｙ ＝X2＋XY＋2X＋Ｙ＋１ となる、そこで、画素クロツクごとに2X＋Ｙ＋
１を累算すれば、X2＋XY関数を発生させること
ができる。
く、これらを組合わせた関数も発生させることが
できる。座標（Ｘ，Ｙ）の右隣の座標（Ｘ＋１，
Ｙ）の画素において（Ｘ＋１）2と（Ｘ＋１）・Ｙ
の和を求めると （Ｘ＋１）2＋（Ｘ＋１）・Ｙ ＝X2＋XY＋2X＋Ｙ＋１ となる、そこで、画素クロツクごとに2X＋Ｙ＋
１を累算すれば、X2＋XY関数を発生させること
ができる。
今、第１の座標変換回路１０でＵ＝2X＋Ｙ＋
１なる関数を発生させ、画素クロツクごとに係数
ｄを加算する代わりに３ステートバツフア３０を
イネーブルとしてＵ＝2X＋Ｙ＋１を加算すれば
レジスタ１５の出力Ｖに関数X2＋XYを得ること
ができる。第４図ｂはX2＋XY関数モードにおけ
る第２の座標変換回路２０の動作を示す図であ
る。この場合、ｄレジスタ１１とｆレジスタ１３
は無視され、当初ｅレジスタ１２のみ０にセツト
される。レジスタ１５の出力ＶがX2＋XY値をと
つていることがわかる。
１なる関数を発生させ、画素クロツクごとに係数
ｄを加算する代わりに３ステートバツフア３０を
イネーブルとしてＵ＝2X＋Ｙ＋１を加算すれば
レジスタ１５の出力Ｖに関数X2＋XYを得ること
ができる。第４図ｂはX2＋XY関数モードにおけ
る第２の座標変換回路２０の動作を示す図であ
る。この場合、ｄレジスタ１１とｆレジスタ１３
は無視され、当初ｅレジスタ１２のみ０にセツト
される。レジスタ１５の出力ＶがX2＋XY値をと
つていることがわかる。
以上、２次関数の発生動作について詳しく説明
した。上述の説明においては、各座標変換回路１
０，２０中の加算器４，１４として加算器を用い
たがALU（論理演算ユニツト）を用いてもよい。
した。上述の説明においては、各座標変換回路１
０，２０中の加算器４，１４として加算器を用い
たがALU（論理演算ユニツト）を用いてもよい。
第５図は、本発明の他の実施例を示す構成ブロ
ツク図である。図に示す装置は、第１及び第２の
座標変換回路５０，６０に加えて、第３の座標変
換回路７０を付加したものである。即ち、第１及
び第２の座標変換回路５０，６０の出力Ｕ，Ｖを
それぞれ３ステートバツフア３１，３２を介して
第３の座標変換回路７０のＡ入力に接続してい
る。なお図ではｄ，ｅ，ｆレジスタは省略されて
いる。このように構成された回路において、第１
の座標変換回路５０でＸ座標の変化分を計算し、
画素クロツクごとに加算し、第２の座標変換
回路６０でＹ座標の変化分を計算し、Ｘ同期信号
Xsごとに加算することにより、任意の２次関数
を発生させることができる。第３の座標変換回路
７０の出力Ｗからは任意の２次関数が出力され
る。
ツク図である。図に示す装置は、第１及び第２の
座標変換回路５０，６０に加えて、第３の座標変
換回路７０を付加したものである。即ち、第１及
び第２の座標変換回路５０，６０の出力Ｕ，Ｖを
それぞれ３ステートバツフア３１，３２を介して
第３の座標変換回路７０のＡ入力に接続してい
る。なお図ではｄ，ｅ，ｆレジスタは省略されて
いる。このように構成された回路において、第１
の座標変換回路５０でＸ座標の変化分を計算し、
画素クロツクごとに加算し、第２の座標変換
回路６０でＹ座標の変化分を計算し、Ｘ同期信号
Xsごとに加算することにより、任意の２次関数
を発生させることができる。第３の座標変換回路
７０の出力Ｗからは任意の２次関数が出力され
る。
第６図はX2＋XY＋Y2なる２次関数を発生さ
せる場合の第３の座標変換回路７０の動作を示す
図である。第１の座標変換回路５０からはＵ＝
2X＋Ｙ＋１が出力され、第２の座標変換回路６
０からはＶ＝−4Y−35が出力される。当初ｄレ
ジスタとｅレジスタは無視され、ｆレジスタが31
に設定される。レジスタの出力ＷがX2＋XY＋
Y2値をとつていることがわかる。このように、
任意の２次関数が発生できれば、第７図に示すよ
ような画像の幾何学的歪の補正のための座標とし
て用いることができる。
せる場合の第３の座標変換回路７０の動作を示す
図である。第１の座標変換回路５０からはＵ＝
2X＋Ｙ＋１が出力され、第２の座標変換回路６
０からはＶ＝−4Y−35が出力される。当初ｄレ
ジスタとｅレジスタは無視され、ｆレジスタが31
に設定される。レジスタの出力ＷがX2＋XY＋
Y2値をとつていることがわかる。このように、
任意の２次関数が発生できれば、第７図に示すよ
ような画像の幾何学的歪の補正のための座標とし
て用いることができる。
第８図は、本発明の他の実施例を示す構成図で
ある。２個の座標変換回路８０，９０の出力Ｕ，
Ｖを割算器１００で割るようにする。割算器１０
０の出力Ｗは次式で与えられる。
ある。２個の座標変換回路８０，９０の出力Ｕ，
Ｖを割算器１００で割るようにする。割算器１０
０の出力Ｗは次式で与えられる。
Ｗ＝Ｕ／Ｖ
高速演算を行う場合には、割算器１００として
ROMを用いることができる。図に示す回路によ
れば、バイリニア（bilinenr）関数を発生させる
ことができる。この結果、画像のたる形歪及び糸
巻形歪の補正を行うための座標 V1＝（aX＋bY＋ｃ） ／（dX＋eY＋ｆ） V2＝（gX＋hY＋ｉ） ／（dX＋eY＋ｆ） を発生させることができる。
ROMを用いることができる。図に示す回路によ
れば、バイリニア（bilinenr）関数を発生させる
ことができる。この結果、画像のたる形歪及び糸
巻形歪の補正を行うための座標 V1＝（aX＋bY＋ｃ） ／（dX＋eY＋ｆ） V2＝（gX＋hY＋ｉ） ／（dX＋eY＋ｆ） を発生させることができる。
（発生の効果）
以上詳細に説明したように、第１の発明によれ
ば、１次元の変換を行う座標変換回路を２個設
け、これら座標変換回路を３ステートバツフアを
介して接続することにより、１次関数乃至は２次
関数を発生させることができ、第２の発明によれ
ば座標変換回路を３組用意することにより任意の
２次関数を発生させることができる。本発明によ
ればハードウエアにより関数を発生させることが
できるので、高速処理ができる。
ば、１次元の変換を行う座標変換回路を２個設
け、これら座標変換回路を３ステートバツフアを
介して接続することにより、１次関数乃至は２次
関数を発生させることができ、第２の発明によれ
ば座標変換回路を３組用意することにより任意の
２次関数を発生させることができる。本発明によ
ればハードウエアにより関数を発生させることが
できるので、高速処理ができる。
第１図は本発明の一実施例を示す構成ブロツク
図、第２図は座標変換回路の動作を説明するため
の図、第３図、第４図は本発明の動作を説明する
ための図、第５図は本発明の他の実施例を示す構
成ブロツク図、第６図は本発明の動作を説明する
ための図、第７図は幾何学的歪補正を説明するた
めの図、第８図は本発明の応用例を示す図であ
る。 １〜３，１１〜１３，５，１５……レジスタ、
４，１４……加算器、１０，２０，５０，６０，
７０，８０，９０……座標変換回路、３０，３
１，３２……３ステートバツフア、４０……制御
回路、１００……割算器。
図、第２図は座標変換回路の動作を説明するため
の図、第３図、第４図は本発明の動作を説明する
ための図、第５図は本発明の他の実施例を示す構
成ブロツク図、第６図は本発明の動作を説明する
ための図、第７図は幾何学的歪補正を説明するた
めの図、第８図は本発明の応用例を示す図であ
る。 １〜３，１１〜１３，５，１５……レジスタ、
４，１４……加算器、１０，２０，５０，６０，
７０，８０，９０……座標変換回路、３０，３
１，３２……３ステートバツフア、４０……制御
回路、１００……割算器。
Claims (1)
- 【特許請求の範囲】 １ ラスタ・スキヤン型画像処理装置からのＸ，
Ｙ同期信号に対応して係数ａ，ｂ，ｃ，Ｘ同期信
号の周期および信号幅によつて決まる３種のデー
タ入力の１つを選択する選択手段と、 この選択手段からの出力をその一方の入力とし
画素クロツクと同期して出力する２入力の加算器
と、 この加算器からの出力を保持し１画素クロツク
遅れてその出力が前記加算器の他方の入力となる
レジスタとを備え、 画像走査位置のＸ，Ｙ座標に対応して前記レジ
スタからaX＋bY＋ｃを出力するように構成した
座標変換回路を、一方の座標変換回路の出力が３
ステートバツフアを介して他方の座標変換回路の
選択手段に入力するように２組接続するとともに
各組の座標変換回路の係数同士を互いに独立と
し、前記３ステートバツフアがイネーブル状態に
あるときには前記他方の座標変換回路から２次関
数を、前記３ステートバツフアがデイスエーブル
状態にあるときには、前記各座標変換回路からそ
れぞれ１次関数を発生させるように構成したこと
を特徴とする幾何関数発生回路。 ２ ラスタ・スキヤン型画像処理装置からのＸ，
Ｙ同期信号に対応して係数ａ，ｂ，ｃ，Ｘ同期信
号の周期および信号幅によつて決まる３種のデー
タ入力の１つを選択する選択手段と、 この選択手段からの出力をその一方の入力とし
画素クロツクと同期して出力する２入力の加算器
と、 この加算器からの出力を保持し１画素クロツク
遅れてその出力が前記加算器の他方の入力となる
レジスタとを備え、 画像走査位置のＸ，Ｙ座標に対応して前記レジ
スタからaX＋bY＋ｃを出力するように構成した
座標変換回路を３組用意して各組の座標変換回路
の係数同士を互いに独立とし、 第１及び第２の座標変換回路の出力を３ステー
トバツフアを介して第３の座標変換回路の選択手
段に入力することにより第３の座標変換回路から
任意の２次関数を発生させるように構成したこと
を特徴とする幾何関数発生回路。 ３ ラスタ・スキヤン型画像処理装置からのＸ，
Ｙ同期信号に対応して係数ａ，ｂ，ｃ，Ｘ同期信
号の周期および信号幅によつて決まる３種のデー
タ入力の１つを選択する選択手段と、 この選択手段からの出力をその一方の入力とし
画素クロツクと同期して出力する２入力の加算器
と、 この加算器からの出力を保持し１画素クロツク
遅れてその出力が前記加算器の他方の入力となる
レジスタとを備え、 画像走査位置のＸ，Ｙ座標に対応して前記レジ
スタからaX＋bY＋ｃを出力するように構成した
座標変換回路を２組用意して各組の座標変換回路
の係数同士を互いに独立とするとともに、 一方の前記座標変換回路の出力を他方の前記座
標変換回路の出力で割る割算器を具備し、 前記割算器から任意のバイリニア関数を発生さ
せるように構成したことを特徴とする幾何関数発
生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59203338A JPS6180465A (ja) | 1984-09-28 | 1984-09-28 | 幾何関数発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59203338A JPS6180465A (ja) | 1984-09-28 | 1984-09-28 | 幾何関数発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6180465A JPS6180465A (ja) | 1986-04-24 |
| JPH0447866B2 true JPH0447866B2 (ja) | 1992-08-05 |
Family
ID=16472362
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59203338A Granted JPS6180465A (ja) | 1984-09-28 | 1984-09-28 | 幾何関数発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6180465A (ja) |
-
1984
- 1984-09-28 JP JP59203338A patent/JPS6180465A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6180465A (ja) | 1986-04-24 |
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