JPH0222419B2 - - Google Patents

Description

【発明の詳細な説明】 ［発明の属する分野］ 本発明は、CT（computer tomography）装置
において使用される逆投影装置に関し、逆投影を
高速に行うハードウエアの改良に関する。

［従来技術］ 従来より、CT装置において投影データから画
像を再構成する手法の一つとして、各方向で得ら
れた投影を逆に画素面に戻し、それらを合計して
再構成画像を得る逆投影法（バツクプロジエクシ
ヨン）がある。

ところで、この逆投影法には次のような問題点
がある。

座標演算に時間がかかり、処理が遅い。

高速の演算回路は乗算器を多用するので、高
価で大掛かりである。

座標の演算を省くために対応する座標を予め
ROM（read only memory）にテーブル化して
記憶しておくものもあるが、そのためには大量
のメモリを必要とし、汎用性がない。

［発明の目的］ 本発明の目的は、この様な点に鑑み、簡単な構
成により逆投影を高速に行うことのできる逆投影
装置を提供することにある。

［発明の概要］ この様な目的を達成するための本発明は、ラス
タスキヤンにより走査される画像メモリと、その
読出した内容とデータとを加算し、再びメモリに
入力する加算器と、クロツクに従つてax＋by＋
ｃの演算を行う座標演算の回路と、これによりア
クセスされ前記加算器にデータを出力するデータ
メモリを持つことを特徴とする。

［実施例］ 以下図面を用いて本発明を詳しく説明する。ま
ず、本発明の原理から説明する。第１図に示すよ
うにある角度θなるビユーにおける投影データを
逆投影面に投影する場合について述べる。データ
メモリDMは2jチヤネル分の投影データがそれぞ
れセツトされるメモリで、そのデータメモリDM
のアドレスの中心と、逆投影面Ｐの中心とは、常
に一致するよう対応させてある。

投影線PLは、ax＋by＋ｃ＝０で表わすことが
でき、この場合、tanθ＝ａ／ｂである。

逆投影面Ｐは、横方向（ｘ軸方向）に2m個、
縦方向（ｙ軸方向）に2n個の画素からなり、左
上の画素は（０，０）、右下の画素は（2m−１，
2n−１）の座標で示される。逆投影面Ｐの座標
（ｘ，ｙ）とデータメモリの番地ｉとの対応は次
の通りである。第２図に示すように、逆投影面の
中心（ｍ−１／２、ｎ−１／２）とデータメモリ
の中心（ｊ−１／２）を対応させれば、任意の点
では次式が成立する。

ｉ＋ｈ＝ｊ−１／２ ここに、ｈは座標（ｘ，ｙ）から逆投影面の中
心とデータメモリの中心を結ぶ線CLへの垂線の
長さであり、第３図に示すような関係になつてお
り、次のように表わすことができる。

従つて、座標（ｘ，ｙ）に対応するデータメモ
リのアドレスｉは、 となる。上式から明らかなように、ｘ，ｙからｉ
を求める式の一般形としては次のように表わすこ
とができる。

ｉ＝dx＋ey＋ｆ (1) (1)式に基づく変換をアフイン変換と呼ぶ。

本発明ではこれをハードウエアにより求めるよ
うにしたものである。

第４図は本発明に係る逆投影装置の一実施例を
示す要部構成図である。同図において、１０は逆
投影面画像メモリ（以下単に画像メモリという）
で、逆投影では全ビユーの累算になるためビツト
（bit）幅は大きい方がよく、例えば、１画素に
16bitを割当て、全画素に対して320×256×16bit
の構成のメモリプレーンとする。また、累算では
同一アドレスに読出しおよび書込み（Ｒ／Ｗ）を
行うため、このメモリとしては高速のものを用い
るのが望ましい。２０はメモリ走査回路で、画素
クロツク、ｘ同期信号、ｙ同期信号等から画像メ
モリ１０のＸおよびＹアドレスを求める一種のア
ドレスカウンタである。画素クロツクは画像メモ
リに対するデータの読出しおよび書き込みを行う
ために必要なクロツクで、この画素クロツクの１
周期の前半においては画像メモリからのデータの
読出しが行われ、後半においては以下に述べる加
算器での加算および加算結果の画素メモリへの書
き込み動作が実行されるようになつている。３０
は加算器で、画像メモリ１０からのデータとデー
タメモリ４０からの投影データを加算する加算器
で、その出力は再び画像メモリに入力されるよう
になつている。データメモリ４０は、各ビユー毎
にコントロールプロセツサ７０から与えられる2j
チヤネル分の逆投影データ（例えば空間フイルタ
リング等がすでに施されたデータ）を格納するメ
モリである。

５０はアドレス演算回路で、クロツク発生回路
６０からのラスタスキヤン用の画像クロツクおよ
びコントロールプロセツサ７０から与えられる係
数に従つて前述のdx＋ey＋ｆの演算を行いアド
レスｉを求めるものである。クロツク発生回路６
０は、画素クロツク、ｘ同期信号、ｙ同期信号等
を発生する。コントロールプロセツサ７０は、逆
投影データの計算、データメモリへのロード、投
影角度から係数を計算しアドレス演算回路５０へ
係数ｄ，ｅ，ｆをセツトするなど、各部に必要な
制御信号やデータを発生するように構成されたも
のである。

この様な構成における動作を次に説明する。ま
ず、第１ビユーの投影データがまずコントロール
プロセツサ７０よりデータメモリ４０に与えられ
る。１ビユーに対して１フレームのスキヤンが必
要であり、画像メモリ１０は１ビユー毎に１フレ
ーム分のその全アドレスについて走査される。な
お、１画面が320×256画素で、360ビユーの場合、
１フレームのスキヤンに16.7mSかかるものとす
れば、全走査で6000mSとなる。

そこで、メモリ走査回路２０ではクロツク発生
回路６０からの画素クロツク、ｘ同期信号、ｙ同
期信号に基づき画像メモリを走査するためのｘお
よびｙアドレスが求められ、他方アドレス演算回
路５０では、前記と同様のクロツク発生回路６０
からの画素クロツク、ｘ同期信号、ｙ同期信号
と、コントロールプロセツサ７０から与えられた
係数をもとに前記(1)式に基づくアドレスｉが求め
られる。

このようにして求められたアドレスによつて画
像メモリとデータメモリとがそれぞれアドレス指
定され、画像メモリ１０の内容とデータメモリ４
０の内容とが読出され、加算器３０に入力され
る。

なお、画像メモリ１０の内容は予め零にクリア
されているか、又は第１回目のスキヤンのときの
み累算を行わずデータメモリ４０からのデータを
加算器３０を通して直接画像メモリに書込むよう
に構成している。

加算器の出力データは再び画像メモリの前記読
出し時と同一なアドレスに書込まれる。

この書込みが終了した後クロツク発生回路から
は次のクロツクが発生し、続いて上記と同様の動
作が行われる。この様な動作の繰返しにより、画
像メモリを全面走査してデータの累算を行う。

上記ラスタスキヤン完了後、次のビユーについ
ても同様の動作を行い、しかして全ビユーに亙つ
て同様な累算書込みを行うことにより画像メモリ
１０に逆投影画像を作成することができる。

第５図はアドレス演算回路の一具体例を示す構
成図であり、特願昭58−74635号に記載の座標変
換回路と同様の構成である。同図において、ｄレ
ジスタ５１、ｅレジスタ５２およびｆレジスタ５
３には第４図のコントロールプロセツサからそれ
ぞれ係数ｄ，ｅと定数ｆがセツトされる。また、
ｇレジスタ５７およびｉレジスタ５８には加算器
５６の出力が保持される。

第１のデータセレクタ５４は、前記ｄレジスタ
５１からの出力ｄ，ｇレジスタ５７からの出力お
よび０入力の内のいずれか１つを選択し、第２の
データセレクタ５５は、前記ｅレジスタ５２から
の出力ｅ、ｉレジスタ５８の出力および前記ｆレ
ジスタ５３からの出力ｆの内のいずれか１つを選
択するものである。

更に詳しく説明すれば次の通りである。ラスタ
スキヤン方式によりクロツク（画像クロツクある
いはｘクロツクともいう）に対応して画素をｘ方
向に走査する場合、１行走査するごとにｘ同期信
号が発生し、１画像走査し終わるごとにｙ同期信
号が発生する。第１のデータセレクタ５４は、第
１の走査ラインのｘ同期信号時、および各走査ラ
インのｘ同期信号時の次のクロツク時に加算器５
６に「０」を出力し、第２の走査ライン以降のｘ
同期信号時にはｇレジスタ５７の値を出力し、そ
の他のタイミングではｄレジスタ５１の値ｄを出
力する。

他方、第２のデータセレクタ５５は、第１の走
査ラインのｘ同期信号時にｆレジスタ５３の値ｆ
を出力し、第２の走査ライン以降のｘ同期信号時
にはｅレジスタ５２の出力ｅを出力し、その他の
タイミングではｉレジスタ５８の値（これは１ク
ロツク以前の加算器５６の出力である）を出力す
る。

ｉレジスタ５８はｘクロツクに同期してその時
の加算器５６の出力値を保持し、ｇレジスタはｘ
同期信号に同期してその時の加算器５６の出力値
を保持する。

なお、データセレクタ５４と５５からなる部分
は選択手段と呼ばれる。

このような構成のアドレス演算回路によれば、
加算器５６の出力からは、座標（ｘ，ｙ）に対応
して、 ｉ（ｚ）＝dx＋ey＋ｆ で表わされる出力が得られる。すなわち、前記デ
ータメモリ４０に与えるアドレスｉが加算器５６
より得られる。

アドレス演算回路をこの様な構成とすれば、高
価な係数乗算器を必要とすることなく安価な構成
とすることができると共に、リアルタイムで座標
変換を行うことができるという利点がある。

なお、画像メモリの累算は１クロツクで行つて
いるが、複数のメモリが使用できれば、読出しと
書込みを交互に行つてもよい。

［発明の効果］ 以上説明したように、本発明によれば、簡単で
安価な構成により、逆投影データより逆投影画像
を容易に得ることができ、また、逆投影データを
画像メモリに逆投影するに際し、１ビユー当たり
１／３０又は1/60秒程度の１フレーム時間で処理する
ことができるので、高速化が実現できる。

【図面の簡単な説明】

第１図ないし第３図は本発明の原理を説明する
ための図、第４図は本発明の一実施例を示す構成
図、第５図はアドレス演算回路の一具体例を示す
構成図である。 １０…画像メモリ、２０…メモリ走査回路、３
０…加算器、４０…データメモリ、５０…アドレ
ス演算回路、６０…クロツク発生回路、７０…コ
ントロールプロセツサ。

Claims (1)

1. 【特許請求の範囲】 １ 規則的に角度を変えながら多数の方向から得
   た被検体の投影データを再び逆投影することによ
   つて被検体の断層像を求めるための逆投影装置で
   あつて、 ｘ―ｙ座標で表わされ、ラスタスキヤンにより
   走査される画像メモリと、 ラスタスキヤンを行うために必要な画像クロツ
   クとｘおよびｙ同期信号とを発生するクロツク発
   生回路と、 前記画像クロツクとｘおよびｙ同期信号を受け
   画像メモリを走査するためのアドレス信号を発生
   するメモリ走査回路と、 各部に必要な制御信号やデータを送出するコン
   トロールプロセツサと、 ビユーごとに前記コントロールプロセツサから
   与えられる１ビユー分の投影データを記憶するデ
   ータメモリと、 前記メモリ走査回路に与えられるのと同じ画像
   クロツクとｘおよびｙ同期信号、並びにコントロ
   ールプロセツサから与えられる係数を基にし、前
   記データメモリからデータを読み出す際のアドレ
   スを下記の関係式に基づいて求める回路であつ
   て、 係数ｄがセツトされたｄレジスタと、 定数ｆがセツトされたｆレジスタと、 係数ｅがセツトされたｅレジスタと、 ２つの入力値を加算する加算器と、 ｘ同期信号に同期してその時の前記加算器の
   出力値を保持するｇレジスタと、 画像クロツクに同期してその時の前記加算器
   の出力値を保持するｉレジスタと、 前記加算器に与える値を出力するものであつ
   て、第１の走査ラインのｘ同期信号時および各
   走査ラインのｘ同期信号時の次のクロツク時に
   は０を出力し、第２の走査ライン以降のｘ同期
   信号時には前記ｇレジスタの値を出力し、その
   他のタイミングでは前記ｄレジスタの値を出力
   する第１のデータセレクタと、 前記加算器に与える値を出力するものであつ
   て、第１の走査ラインのｘ同期信号時に前記ｆ
   レジスタの値を出力し、第２の走査ライン以降
   のｘ同期信号時には前記ｅレジスタの値を出力
   し、その他のタイミングでは前記ｉレジスタの
   保持値を出力する第２のデータセレクタ からなり、この加算器よりデータメモリに与える
   アドレスが求められるように構成されたアドレス
   演算回路と、 前記画像メモリから読出された内容と前記デー
   タメモリから読出されたデータとを加算し、再び
   画像メモリに入力する加算器 を具備し、画像メモリに被検体の逆投影像が得ら
   れるようにしたことを特徴とする逆投影装置。 記 ｉ＝dx＋ey＋ｆ ただし、ｉはデータメモリのアドレス ｘ，ｙは逆投影面のxy座標の成分 ｄ，ｅは係数 ｆは定数。