JPS62160551A - アドレス発生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 し産業上の利用分野〕 本発明は、例えば画像データのメモリアドレスと画像デ
ータの表示アドレスとの対応を変換して変換画像を得る
ように、原データの発生シーケンスを表すところのメモ
リアドレスと原データが記憶されているメモリからの読
出しアドレスの発生シーケンスとの対応を変換して、デ
ータ変換されたデータを得る為のアドレス発生装置に関
する。

［従来の技術］ 従来、２次元的拡がりを持つデータを加工するに際し、
例えば、表のように表示されたデータを行と列を入換え
て、新たな表を作る場合等は表内のデータのメモリ内の
記憶位置を直接人換える方法もあるが、記憶装置のアク
セスシーケンスを変える事によっても同じ効果が得られ
ることはよく知られている。このアクセスシーケンスの
問題は結局、記憶装置内でのアドレスをある座標系で表
した場合の座標系でのアドレス発生の問題になる。そし
て、このアドレス発生をする場合に、ソフトウェアで行
っていたのでは時間がかかり過ぎるため、ハードウェア
を用いて高速に行う事が多い。しかし従来のハードウェ
アのアドレス発生装置は複雑な構成であり、従って高価
であった。

例えば、２次元的拡がりを持つ代表例であるビットマツ
プ表示の表示装置では、アドレス発生を高速に行うため
に高速のＲＯＭ、及びＲＡＭ。

更にアドレス発生用の乗算器等を使用していた。

しかし、これらいずれの素子も高価なものであり、装置
も高価となった。

［発明が解決しようとする問題点］ 本発明は上記従来例の高価な素子、更には複雑な回路を
使わねばならないという問題点を改善すると同時に、高
速にアドレス発生するアドレス発生装置を提案するもの
である。

［問題点を解決するための手段］ 上記問題点を解決するために、例えば第１図に示す実施
例のアドレス発生装置は例えば標準論理ＩＣで構成でき
るようなアルゴリズムの下に構成されている。かかる第
１図の実施例の構成は、ｙ、方向のアドレスをもつカウ
ンタ２１と、２入力のセレクタであって、カウンタ２１
の出力を１入力とするセレクタ２２と、セレクタ２２の
出力及び所定量の第１のオフセット２６とを加算入力と
する加算器２３とを有し、加算器２３（又はラッチ２４
）の出力はセレクタ２２の他の１入力となり、カウンタ
２１がカウントアツプする時のみセレクタ２２はカウン
タ２１の出力を選び、加算器２３（又はラッチ２４）の
出力を発生アドレスとする構成となる。

［作用］ 上記第１図の構成において、該アドレス発生装置によっ
て発生されたアドレスは、カウンタ２１に保持された値
を初期値とし、第１のオフセット量を交差とする等差数
列となり、該アドレスから得られたデータ列は元のデー
タ列を回転したものとなる。

［実施例］ 以下、添付図面に従って、本発明に係る実施例を更に詳
細に説明する。

第２図は実施例であるアドレス発生装置を画像表示装置
に適用した場合を例としたシステムを説明する図である
。第２図の画像表示装置の概略は、ビデオ信号をＡ／Ｄ
変換器１でデジタルデータに直し、ゲート回路２を通し
てラスタースキャン方式にフレームメモリ３に記憶する
。フレームメモリ３に記憶された画像データは高速アド
レス発生器４により読み出されゲート回路２を介してビ
デオ信号としてＣＲＴ７へ表示される。この高速アドレ
ス発生器は本発明に係るアドレス発生を適用したアドレ
ス発生回路である。

ＣＲＴ７に例えば９０度回転させた画像を表示させるた
めには、高速アドレス発生器４は、水平同期信号、垂直
同期信号に同期させて、９０度回転させたフレームメモ
リ３のアドレスを発生させる。第３図にアドレス発生の
様子を示す。第３図は、例として５１２ｘ５１２ドツト
の表示画面に対応するフレームメモリ３内の各ドツトを
左上から順に“ｏ　”番地、“１”番地　・・・　とじ
た場合に、全体を９０度回転させた画像を得るには、Ｃ
ＲＴ７の通常のラスタスキャンに対して、第３図の右側
に示した如く、“０”、５１２”。

“１０２４”　・・・　“１”、５１３”、”１０２５
”　・・・　とアドレスを発生させればよい事を示して
いる。第３図をみてもわかるように、９０度変換後アド
レスの列は差“５１２”の等差数列であり、そして、そ
の各行毎の初期値はラスタスキャンのライン番号に対応
している。実施例のアドレス発生回路はこの単純な事実
に基づき、簡単な論理回路で実現される。

上記の事を一般的にして、９０度のアドレス発生をｉ行
、３列の拡がりを持つ２次元面での場合について考えて
みる。第４図はその扛子を示していて、ＣＲＴ７の表示
画面とフレームメモリ３の発生アドレスの対応を示して
いる。今、２行。

″０″列目め画素を基準にして９０度のアドレス発生を
行うと、第４図にも示すように９０度変換された部分内
の画素であって、同一ライン内にある隣り合う画素の対
応表示アドレス間の差はｊｌつまりアドレス発生が開始
する位置が、フレームメモリ３内のどこで始まろうとも
、隣り合う表示画素に対応するメモリアドレスの差はメ
モリの主走査方向の１ライン分の画素数という事になる
。

この事実に注目すると、任意の左端部分を中心にして９
０度アドレス発生しても、その基準位置が左端であるな
らば、その基準となる画素のアドレスを初期値として与
え、更に表示アドレスを１つ進める毎に、メモリアドレ
スは°ｊ°°だけ増やすようなアドレス発生方法にすれ
ば、一般的なアドレス発生回路が得られる。

そこで、上記の基準となる画素のアドレス値を与えるた
めに、第２図のＣＰＵ６はパラレルインターフェース５
を介して初期アドレスを設定するものである。

第５図に高速アドレス発生器４の機能構成例を示す。各
構成要素は、垂直／水平同期信号に同期して、フレーム
メモリ３の読み出し、書き込みを実行するスタートタイ
ミング回路１０、パラレルロードインターフェース５か
らの初期アドレスを受け、ラスタスキャンのラインに対
応するアドレスを発生する横方向アドレス設定部１里、
各ラインの°“０”番地をスキャンする時にアドレス切
り替えを行うアドレス切替え部１２、隣り合う画素間で
１ライン分の画素数を加算するアドレス加算部１３、発
生したアドレスをラッチしてアドレス切り替え部１２に
フィードバックしてパイプライン処理するラッチ部１４
、そして縦方向のアドレスカウタ１５等から構成される
。ラッチ部１４からは、９０度回転した１８ビツトのメ
モリアドレスが出力される。

上記の構成において、以下１例として５１２×５１２ド
ツトの表糸画像を９０度回転するためのアドレス発生器
について説明する。第１図に、高速アドレス発生器４の
スタートタイミング回路を除いた回路ブロック図を示す
。第６図はその具体的な回路図である。

第５図、第１図と第６図との対応について説明する。第
５図の横方向アドレス設定部１１は第１図のカウンタ２
１に又は第６図のカウンタ４３゜４４．４５に対応し、
第５図のアドレス切替部１２は第１図のセレクタ２２又
は第６図のセレクタ４６〜５０に対応し、第５図のアド
レス加算部１３は第１図の加算器２３に又は第６図の４
ビットフルアダー５１．５２，５３，５４．５５に対応
し、第５図のラッチ部１４は第１図のラッチ２４又は第
６図の８ビツトラツチに対応し、第５図の縦方向アドレ
スカウンタ１５は第１図のカウンタ２０又は第６図のカ
ウンタ５９，６０．６１に対応する。

第１図について説明する。カウンタ２０は１ライン分の
画素数（及び、ブランキングタイム）を計数するカウン
タである。５１２ｘ５１２の例では、ビデオクロックを
５１２個計数すると、カウンタ２１は１カウントアツプ
する。カウンタ２１は第４図に示したように、アドレス
発生を開始する初期表示アドレス値（ライン番号）をセ
ットし、実際にラスタスキャンが開始すると、その後は
各表示ラインの開始表示アドレスに対応するメモリアド
レスを保持する。即ち、カウンタ２１が１カウントアツ
プするのはカウンタ２０がビデオクロックによりカウン
トアツプしながら、ビデオクロックが５１２個入力した
時である。従ってカウンタ２１の出力は各表示ラインの
最初の画素に対応するメモリアドレスを保持する。前述
したように各表示ラインの先頭画素以外は主走査方向に
表示画素をスキャンすると、メモリアドレスで５１２ず
つ増える。この５１２（＝２９）の加算を、加算器２３
の加算器２３の２９の入力端子にフリップフロップ２５
の出力を入力する事によって行う。従って、表示ライン
の１ラインの途中をスキャンする時は、セレクタ２２は
ラッチ２４の出力を選び、表示ラインが変わる時のみカ
ウンタ２１の出力を選ぶようにすればよい。フリップフ
ロップ２５はセレクタ２２が上記の動作をするようにセ
ット、リセットする。

第６図について、第１図との未対応の部分について説明
する０図中のＦ１６１なる素子は４ビツトのクロック同
期式のカウンタであり、５１５７なる素子は２入力の４
ビツトのセレクタであり、端子ＳＥが“０”の時はＡ入
力を、“１”の時は８入力を選ぶ。端子ＳＲはＹ出力を
イネーブルする端子である。５２８３は４ビツトのフル
アダーである。５３７４は８ビツトのラッチである。

フリップフロップ４０は本アドレス発生装置の発生動作
が開始した事を保持するものである。１画面毎のアドレ
ス発生させるためにクロック入力に垂直同期信号が入力
する。フリップフロップ４０の出力はカウンタ４３〜４
５のカウントイネーブル（ＥＴ端子）に入力する。

フリップフロップ４１．４２は水平同期信号によりセッ
トされ、１ラインのアドレス発生を実行中である事を保
持する。フリップフロップ４２の正出力はビデオクロツ
タとともにゲート６４を介してラッチ５６〜５８及びカ
ウンタ５９〜６１のクロック入力となる。又、フリップ
フロップ４２の負出力はラッチ５６〜５８の出力コント
ロール（Ｏｃ端子）に入力し、ラッチの出力がイネーブ
ルされるべき時以外はその出力をハイインピーダンスに
する。又、フリップフロップ４２の正出力はフリップフ
ロップ６２のセット入力となって、フリップフロップ６
２がセットすると１ラインのアドレス発生中である事を
示すという説明は既に行った。

カウンタ４３〜４５のロードデータは前述したライン方
向のオフセット値である。

以上、説明した実施例のアドレス発生回路は、簡単なＴ
ＴＬ回路と少数の部品でサイクルタイム約５０ｍ５の高
速アドレス発生を行う事も可能である。

又、画像処理装置等に適用すると、画像を読み取るリー
ダが走査する方向と、出力するプリンタやディスプレイ
が走査する方向が９０度回転する事が必要な時、簡単な
ＴＴＬ回路構成で高速にメモリアドレスを発生する事も
できる。また、空間フィルターリングを行う画像処理に
於いて、−次元のデジタルコンボリューションを利用し
て一次元で処理した画像データをフレームメモリに記憶
し、９０度回転させメモリから読み出し、１／ＩＯ３以
内に２次元の空間フィルターリングを処理するために利
用する事も可能である。

［発明の効果］ 以上説明したように本発明によれば、簡単なアルゴリズ
ムに基すいたアドレス発生方法により、基本的な論理素
子のみで、容易にアドレス発生装置が得られ、簡単に元
のデータ列から回転したデータ列が得る事ができる。

【図面の簡単な説明】

第１図は本発明に係る１実施例の構成図、第２図は本発
明を画像表示に適用した場合の実施例の構成図、 第３図は表示画面に対応したメモリアドレスが画像回転
後に変化した様子を説明する図、第４図は画像回転を所
定のラインから開始した時のアドレス発生を説明する図
、 第５図は第２図の実施例におけるアドレス発生器の回路
ブロック図、 第６図は第１図の実施例のアドレス発生回路の詳細回路
図である。 図中、１・・−Ａ／Ｄ変換器、２・・・ゲート回路、３
・・・フレームメモリ、４・・・高速アドレス発生器、
５・・・パラレルロードインターフェース、６・・・Ｃ
ＰＵ。 ７・・・、８・・・、９・・・、１０　用スタートタイ
ミング回路、１１・・・横方向アドレス設定部、１２・
・・アドレス切り替え部、１３・・・アドレス加算部、
１４・・・ラッチ部、１５・・・縦方向アドレスカウン
タ、２０゜２１・・・カウンタ、２２・・・セレクタ、
２３・・・加算器、２４・・・ラッチ、２５・・・フリ
ップフロップ、２６・・・オフセットである。 第２図

Claims (4)

【特許請求の範囲】
1. （１）ｘ方向、ｙ方向の２次元的拡がりをもつデータ列
   であって、個々のデータには対応するアドレスが振り分
   けられており、該アドレスをランダムに発生する事ので
   きるアドレス発生装置において、該アドレス発生装置は
   ｙ方向のアドレスをもつカウンタと、２入力のセレクタ
   であって前記カウンタの出力を１入力とするセレクタと
   、該セレクタの出力及び所定量の第１のオフセットとを
   加算入力とする加算器とを有し、該加算器の出力は前記
   セレクタの他の１入力となり、前記カウンタがカウント
   アップする時のみ前記セレクタは前記カウンタの出力を
   選び、前記加算器の出力を発生されたアドレス出力とす
   る事により、該アドレス発生装置によって発生されたア
   ドレスから得られたデータ列は元のデータ列を回転した
   ものとなる事を特徴とするアドレス発生装置。
2. （２）第１のオフセット量は前記カウンタがカウントア
   ップする時は“０”であり、他の時はｘ方向のデータの
   個数に等しく、前記回転は９０度であることを特徴とす
   る特許請求の範囲第１項に記載のアドレス発生装置。
3. （３）前記カウンタは初期値である第２のオフセット値
   からカウントする事が出来る事により、元のデータ列の
   所定のｙ方向の位置からデータ列を回転する事を特徴と
   する特許請求の範囲第１項に記載のアドレス発生装置。
4. （４）元のデータ列のデータは画像データであって、前
   記回転画像データの回転である事を特徴とする特許請求
   の範囲第１項乃至第３項のいずれかに記載のアドレス発
   生装置。