JPH068992B2 - キャラクタ拡大・縮小表示装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はキャラクタ拡大・縮小表示装置に関する。よ
り特定的には、この発明は、たとえばＣＲＴディスプレ
イ等のようなラスタ走査タイプのディスプレイを用い
て、いわゆるテキスト方式によって各々がドットの集合
からなるキャラクタの寸法を拡大しまたは縮小できる、
キャラクタ拡大・縮小表示装置に関する。

〔従来技術〕

いわゆるテキスト方式においては、表示位置メモリおよ
びキャラクタメモリを用い、表示位置メモリには、ディ
スプレイのたとえば垂直ブランキング期間にディスプレ
イのキャラクタ単位の表示位置に対応するアドレスに表
示すべきキャラクタのキャラクタ指定データを書き込
み、表示期間にそれを読み出すことによってキャラクタ
メモリにキャラクタ指定データを与える。キャラクタメ
モリは各々がドットの集合からなるキャラクタのドット
データをストアし、キャラクタ指定データによってキャ
ラクタの種類が指定され、垂直アドレスの下位ビット
（たとえば３ビット）に応じて、当該キャラクタの１行
分のドットデータをビット並列に出力する。そして、こ
の１行分のドットデータがビット直列のビデオ信号に変
換され、ディスプレイ上にはドットの集合からなるキャ
ラクタが表示される。

一方、このようなテキスト方式に従ってディスプレイの
画面上に表示されたこの種のキャラクタの寸法を変化さ
せる装置として、たとえば昭和５５年（１９８０）１１
月１７日付で出願公告された特公昭５５−４５２２５号
公報に開示される技術が知られている。この第１の従来
技術は、ＶＣＯ（電圧制御形発振器）を用い、ＣＰＵか
らのデータに応じてそのＶＣＯの発振周波数を変化さ
せ、その発振出力に同期してアドレスカウンタをインク
リメントするようにしている。したがって、ＶＣＯの発
振周波数が高くなればなるほど画面上に表示される標体
が小さくなる。逆に、ＶＣＯの発振周期が長くなれば、
画面上の１つのアドレスが選択される時間が長くなり、
したがって、標体の大きさは大きくなる。このようにし
て、第１の従来技術では、ＶＣＯの発振周波数を変える
ことによって、表示される標体寸法を変化させている。
このような技術は、たとえばビデオゲーム装置等に有利
に利用される。

また、ディジタル技術を用いてラスタ走査ディスプレイ
の電子ビームの走査に応答して線画を所望の大きさの線
画に縮小して表示する装置が、昭和５５年９月２５日付
で公開された特開昭５５−１２４１８４号公報に開示さ
れている。この第２の従来技術では、線画を縮小演算す
る画像縮小回路を設け、その前段にビットマップ対応の
第１のビデオＲＡＭを設けている。画像縮小回路は、Ｃ
ＰＵから与えられる縮小率データに基づいて、第１のビ
デオＲＡＭに記憶されているビットマップ対応の線画の
画像データを縮小するように演算し、縮小された画像デ
ータを第２のビデオＲＡＭに書き込み、ディスプレイの
電子ビームの走査に同期して第２のビデオＲＡＭを読み
出すようにしている。

さらに、第３の従来技術として、同じく昭和５５年９月
２５日付で公開された特開昭５５−１２４１８４号公報
に開示されるような、座標変換装置がある。この第３の
従来技術は、第２の従来技術に加えて、画像の回転や拡
大をも可能にするものであり、第２の従来技術の画像縮
小回路に代えて、画像回転拡大縮小演算回路を設け、第
１のビデオＲＡＭから出力されかつ画像回転拡大縮小演
算回路によって演算された画像データを第２のビデオＲ
ＡＭに記憶し、ディスプレイの電子ビームの走査に同期
して第２のビデオＲＡＭを読み出すようにしたものであ
る。

〔発明が解決しようとする課題〕

前述の第１の従来技術では、ＶＣＯのようなアナログ的
な回路要素を用いるため、微妙な周波数の調整が必要で
ある。さらに、コンデンサを有する充放電回路を含むた
め、そのコンデンサ等の定数の調整が難しいばかりでな
く、大規模集積回路（ＬＳＩ）として構成することは困
難であった。さらに、ＶＣＯの周波数の変化率がそのま
ま拡大・縮小比率になっていて、そのＶＣＯの周波数の
変化率はあまり大きくないので、結果的に拡大・縮小比
率もあまり大きくすることができない。

ただし、第１の従来技術を大規模集積回路として構成す
るためにディジタル回路で構成することが考えられる。
たとえば、ＶＣＯに代えて基準発振器とプログラマブル
分周器とを用いてアドレスカウンタのためのクロック信
号を発生することが考えられる。すなわち、基準発振器
の出力をＣＰＵからの分周比に従って分周することによ
って、第１の従来技術と同じように周期の異なるカウン
ト入力を得ることができる。しかしながら、本件発明者
等の計算したところでは、上述の構成で第１の従来技術
と同等の性能を得るためには、基準発振器の周波数とし
ては３ＧHz以上が必要であるが、実際にはそのような発
振器は容易に入手できない。また、プログラマブル分周
器もその応答速度が３２５ピコ秒程度の高速のものが必
要であるが、現実にはそのような高速動作可能なプログ
ラマブル分周器はない。したがって、引用した従来技術
の考え方をそのまま利用してディジタル回路を構成する
ことはできない。

また、第２の従来技術では、ディジタル技術を利用して
いるため、第１の従来技術のような欠点はないものの、
ビデオＲＡＭを用いるいわゆるビットマップ方式の表示
装置であるため、本願が向けられるテキスト方式には適
用できない。すなわち、第２および第３の従来技術は第
１のビデオＲＡＭに書き込まれた線画の座標変換し、そ
の結果を第２のビデオＲＡＭに書き込むものであり、テ
キスト方式のキャラクタ表示装置に必要な表示位置メモ
リやキャラクタメモリを持たず、アドレス指定方法も全
く異なる。したがって、このようなビットマップ方式の
画像拡大・縮小技術をテキスト方式のキャラクタ表示装
置には使えない。しかも、このようなビットマップ方式
では、メモリ容量が増大するばかりでなく、ビットマッ
プ対応の画像データをそのまま縮小のために演算してい
るので、そのような表示データの変換に要する処理時間
が長くなり、高速処理ができず、テキスト方式のキャラ
クタ表示装置が利用されるビデオゲーム機等には使えな
い。なぜならば、ビデオゲーム機では、背景画像をスク
ロールさせる場合、背景画像データを短時間に書き換え
る必要があるが、ビットマップ方式だと書き換えるべき
画像データが極めて多いため、同じ速度のＣＰＵで処理
するならば、スクロール速度の大幅な低下となり、ゲー
ム性が損なわれる。

それゆえに、この発明の目的は、テキスト方式において
ドットの集合からなるキャラクタを拡大しまたは縮小し
て表示することができる、新規なキャラクタ拡大・縮小
表示装置を提供することである。

〔課題を解決するための手段〕

この発明は、簡単にいえば、垂直方向および水平方向に
それぞれ複数の画素を有するラスタ走査タイプのディス
プレイを用いてドットの集合からなるキャラクタを表示
する表示装置であって、複数ビットからなる垂直アドレ
スを発生する垂直アドレス発生手段、複数ビットからな
る水平アドレスを発生する水平アドレス発生手段、ディ
スプレイのキャラクタ単位の表示位置に対応するアドレ
スに表示すべきキャラクタの種類を指定するキャラクタ
指定データをストアし、垂直アドレスの上位ビットおよ
び水平アドレスの上位ビットが与えられることにより該
当アドレスにストアしているキャラクタ指定データを出
力する表示位置メモリ、表示できるキャラクタのドット
データをストアし、キャラクタ指定データによってキャ
ラクタの種類が指定されかつ垂直アドレスの下位ビット
によって当該キャラクタの垂直方向のドット位置が指定
されることにより、指定された種類のキャラクタの１行
分のドットデータを出力するキャラクタメモリ、および
キャラクタメモリからビット並列で出力された１行分の
ドットデータを水平アドレスの下位ビットに応じた水平
方向のドット位置となるビット直列のビデオ信号に変換
して出力する出力手段を備える表示装置において、 垂直方向のスタートアドレスに相関する垂直セットデー
タを入力する第１の入力手段、水平方向のスタートアド
レスに相関する水平セットデータを入力する第２の入力
手段、垂直方向のイメージサイズに相関する垂直演算デ
ータを入力する第３の入力手段、および水平方向のイメ
ージサイズに相関する水平演算データを入力する第４の
入力手段を備え、垂直アドレス発生手段は垂直セットデ
ータおよび垂直演算データに基づいてディスプレイのラ
スタ走査に関連するタイミングで垂直アドレスを計算
し、水平アドレス発生手段は水平セットデータおよび水
平演算データに基づいてディスプレイのラスタ走査に関
連するタイミングで水平アドレスを計算し、出力手段と
キャラクタメモリの協働作用により、垂直演算データお
よび水平演算データの少なくとも一方を変更して垂直方
向のドットおよび水平方向のドットの少なくとも一方を
繰り返しまたは飛び越すようにキャラクタのドットデー
タを出力することによって、キャラクタの垂直方向およ
び水平方向の少なくとも一方のイメージサイズを拡大ま
たは縮小して表示できるようにしたことを特徴とする、
キャラクタの拡大・縮小表示装置である。

〔作用〕

この発明のキャラクタ拡大・縮小表示装置は、垂直方向
および水平方向にそれぞれ複数の画素を有する、たとえ
ばＣＲＴのようなラスタ走査タイプのディスプレイを用
いて、各々が垂直方向および水平方向複数ドットの集合
からなるキャラクタを、原画像に対して、拡大または縮
小あるいは原寸での表示を可能にする。この発明のキャ
ラクタ拡大・縮小表示装置は、いわゆるテキスト方式の
表示装置であり、したがって、表示位置メモリおよびキ
ャラクタメモリを含む。

表示位置メモリは、実施例ではバッファＲＡＭ１４とし
て示され、ディスプレイのキャラクタ単位の表示位置に
対応するたとえば３２×３２のアドレス有し、たとえば
ＣＰＵによって、各アドレスにそれぞれ表示すべきキャ
ラクタの種類を指定するキャラクタ指定データが書き込
まれる。たとえば８ビットの垂直アドレスの上位たとえ
ば５ビットおよび８ビットの水平アドレスの上位たとえ
ば５ビットビットが与えられることにより、表示位置メ
モリの特定のアドレスが指定される。応じて、該当アド
レスにストアしているキャラクタ指定データが読み出さ
れ、キャラクタメモリの上位アドレスとして与えられ
る。

キャラクタメモリは、実施例ではキャラクタＲＯＭ１２
として示され、表示できるそれぞれのキャラクタのドッ
トデータをストアし、キャラクタ指定データによってキ
ャラクタの種類が指定されかつ垂直アドレスの下位たと
えば３ビットによって当該キャラクタの垂直方向のドッ
ト位置（行数）が指定されることにより、指定された種
類のキャラクタの１行分のドットデータをビット並列で
出力する。

実施例ではデコーダ３２で示される出力手段は、キャラ
クタメモリからビット並列で出力された各行分のドット
データを、水平アドレスの下位たとえば３ビットによっ
て指定される順序の水平方向のドット位置となるよう
に、ビット直列のビデオ信号に変換して出力する。

この発明はこのようなテキスト方式のキャラクタ表示装
置において、キャラクタのサイズを拡大しまたは縮小
し、もしくは原寸（等倍）で表示できるようにしたこと
を特徴とする、キャラクタ拡大・縮小表示装置である。

たとえば実施例のＣＰＵ２０を含む第１，第２，第３お
よび第４の入力手段が、それぞれ、垂直方向のスタート
アドレスに相関する垂直セットデータ，水平方向のスタ
ートアドレスに相関する水平セットデータ，垂直方向の
イメージサイズに相関する垂直演算データおよび水平方
向のイメージサイズに相関する水平演算データを入力す
る。

実施例では垂直ズームアドレス発生器１６として示され
る垂直アドレス発生手段は、この垂直セットデータおよ
び垂直演算データに基づいて、ディスプレイのラスタ走
査に関連するタイミング、たとえば水平ブランキング毎
に、垂直アドレスを計算する。また、水平アドレス発生
手段（実施例では、水平ズームアドレス発生器１８）
が、水平セットデータおよび水平演算データに基づい
て、ディスプレイのラスタ走査に関連するタイミング、
たとえば水平走査中に、水平アドレスを計算する。

垂直演算データを変更すると、垂直アドレスが歩進され
る状態が変化し、それによって垂直アドレスの下位ビッ
トにおいては、同じアドレスが繰り返され、あるいはス
キップ（ないし飛び越）される。そのため、キャラクタ
メモリから読み出すドットデータの垂直方向のドットが
重複しまたは飛び越され、したがって、キャラクタの垂
直方向のイメージサイズを拡大または縮小して表示でき
る。

同様にして、水平演算データを変更すると、水平アドレ
スが歩進される状態が変化し、それによって水平アドレ
スの下位ビットにおいては、同じアドレスが繰り返さ
れ、あるいはスキップないし飛び越される。そのため、
出力手段から出力するビデオ信号の水平方向のドットが
重複しまたは飛び越され、したがって、キャラクタの水
平方向のイメージサイズを拡大または縮小して表示でき
る。

また、垂直セットデータおよび水平セットデータの少な
くとも一方を変更すれば、表示キャラクタの垂直および
水平の少なくとも一方の出現位置が変更できる。

〔発明の効果〕

この発明は、いわゆるテキスト方式のキャラクタ表示装
置であるため、ビットマップ方式の第２および第３の従
来技術に比べて、メモリ容量が少なくて済むばかりでな
く、計算量が少なく、したがって、高速処理が可能であ
り、特にビデオゲーム機等に好適する。

さらに、この発明によれば、ディジタル回路によってキ
ャラクタサイズを簡単に拡大または縮小できるので、第
１の従来技術のような微妙な調整が不要となるばかりで
なく、極めて容易に大規模集積回路として構成すること
ができる。

さらに、与えられる演算データを適当に選ぶことによっ
て、キャラクタの拡大あるいは縮小の比率すなわち表示
寸法が自由に決められ、第１の従来技術のようにたとえ
ばＶＣＯのような他の回路定数によって制限を受けるこ
とが殆どない。

この発明の上述の目的およびその他の目的と特徴は図面
を参照して行なう以下の詳細な説明から一層明らかとな
ろう。

〔実施例〕

第１図はこの発明の一実施例を示すブロック図である。
この実施例の説明に先立って、その基本的な考え方を簡
単に説明する。一般に、ビデオゲーム装置のためのディ
スプレイとしては、ＣＲＴディスプレイのようなラスタ
走査タイプのものが用いられる。ＣＲＴディスプレイを
用いる場合、１画面は２５６×２５６ドットの画素ない
しピクセルに分割される。したがって、１画面上には、
８×８ドットからなるキャラクタを最大３２×３２（１
０２４）個まで表示することができる。そして、第１図
に示すようなキャラクタＲＯＭ１２およびバッファＲＡ
Ｍ１４を用いる回路構成とした場合、バッファＲＡＭ１
４は３２×３２のアドレスを有する。そして、このバッ
ファＲＡＭ１４の１つのアドレスが１つの８×８ドット
のキャラクタに相当する。すなわち、バッファＲＡＭ１
４のアドレスはディスプレイの画面上の位置に対応して
いる。画面上の或る位置に或るキャラクタを表示したけ
れば、相当するバッファＲＡＭ１４の１つのアドレスに
キャラクタＲＯＭ１２内にストアされているそのキャラ
クタのキャラクタ番号をストアする。そして、ディスプ
レイ上において８回の水平走査が行なわれる間バッファ
ＲＡＭ１４はその１つのアドレスが指定され、その間各
水平走査毎にキャラクタＲＯＭから１バイトずつドット
データが読み出される。したがって、この実施例の表示
装置は、ビットマップ方式ではなく、いわゆるテキスト
方式と呼ばれるものである。

そして、この実施例では、ＣＲＴディスプレイのような
ディスプレイを水平方向に最大１／４まで縮小できるよ
うに１０２４ドット、垂直方向に２５６ドットの画素に
分割する。ただし、飛び越し走査の場合は、垂直方向が
５１２ドットとなる。したがって、上述の一般的な場合
に比べて水平方向が４倍の数のドットに分割される。

一方、キャラクタＲＯＭ１２は、上述の場合と同じよう
に、８×８ビットに１つのキャラクタのドットデータを
ストアしている。バッファＲＡＭ１４も上述の場合と同
じように、３２×３２の容量を有し、それぞれのアドレ
スがディスプレイの画面上の位置に対応している。そし
て、この実施例では、等倍表示するためには、水平ズー
ムアドレス発生器１８からの水平アドレスを５０ナノ秒
毎に更新し、垂直ズームアドレス発生器１６からの垂直
アドレスを水平ブランキング期間に４回、垂直ブランキ
ング期間に２回ずつそれぞれ更新するようにしている。
すなわち、水平アドレスが５０ナノ秒毎に「１」だけイ
ンクリメントされるとすれば、ディスプレイの画面上に
表示される水平方向の寸法は従来のものに比べて１／４
（＝２５６／１０２４）に縮小される。一方、垂直アド
レスも１水平ブランキング期間に４回インクリメントさ
れるのであるから、そのインクリメントが「１」ずつで
あればディスプレイの画面上の垂直方向の寸法もまた１
／４となる。そこで、この実施例では、垂直ズームアド
レス発生器１６および水平ズームアドレス発生器１８に
よって、バッファＲＡＭ１４およびキャラクタＲＯＭ１
２に与える垂直アドレスおよび水平アドレス、すなわち
後述の加算データを適当に設定することによって、ディ
スプレイの画面上の垂直方向の走査線の数および水平方
向のドット寸法を変化する。

第１図を参照して、この実施例の可変イメージ表示装置
はＣＰＵ２０を含み、このＣＰＵ２０は、たとえばマイ
クロプロセッサあるいはマイクロコンピュータ等のディ
ジタルデータ処理装置からなる。もし、この回路がビデ
オゲーム装置に利用されるならば、ＣＰＵ２０には、た
とえばジョイスティックのような操作手段が接続され
る。ＣＰＵ２０は、そのような操作手段の操作に応じ
て、必要な計算をしてデータバス２２によってラッチ回
路２４にデータを与える。

ＣＰＵ２０からラッチ回路２４に与えられるデータは、
垂直セットデータ，水平セットデータおよび加算データ
である。垂直セットデータおよび水平セットデータは、
それぞれ、第２図に示すようなディスプレイの画面上の
垂直方向のスタートアドレスおよび水平方向のスタート
アドレスに相関する初期値データである。すなわち、Ｃ
ＰＵ２０は、このＣＰＵ２０に接続されるジョイスティ
ック等の操作手段（図示せず）の操作状態に応じて、或
るキャラクタないしピクチャをどの位置に表示するかを
決定し、それぞれのスタートアドレスを決定する。この
スタートアドレスに基づいて、ＣＰＵ２０は垂直および
水平の各セットデータを出力する。

ラッチ回路２４からの垂直セットデータは、９ビットの
データとして垂直ズームアドレス発生器１６に与えら
れ、加算データは１２ビットのデータとしてラッチ回路
２４を介して垂直ズームアドレス発生器１６および水平
ズームアドレス発生器１８に与えられる。水平セットデ
ータが１２ビットのデータとして水平ズームアドレス発
生器１８に与えられる。

なお、この実施例では、垂直方向および水平方向の拡大
・縮小倍率を同じにするように、垂直ズームアドレス発
生器１６および水平ズームアドレス発生器１８には同じ
加算データが与えられるようにしている。しかしなが
ら、これは垂直と水平とで異なるものを与えるようにし
てもよいことは勿論である。そうすれば、一層変化に富
んだ画像を表示することができる。

垂直ズームアドレス発生器１６からの垂直アドレスは、
たとえば８ビット（ただし、キャラクタＲＯＭ１２やバ
ッファＲＡＭ１４の容量に応じて変わる）のアドレスデ
ータとしてスイッチ回路２６の一方入力に与えられる。
この垂直アドレスの下位３ビットはキャラクタＲＯＭ１
２の行（１バイト）を指定するための信号としてこのキ
ャラクタＲＯＭ１２に与えられる。すなわち、この実施
例では、各キャラクタは８×８（＝６４）ドットからな
り、垂直アドレスの下位３ビットの状態によって、ドッ
トデータの行数を指定できる。たとえば、垂直アドレス
の下位３ビットが「０００」であったとすると或るキャ
ラクタの８×８ドットの最初の行が指定され、「００
１」であれば次の行が指定され、そして「１１１」であ
れば、最下行が指定される。

水平ズームアドレス発生器１８からの水平アドレスは、
８ビット（ただし、キャラクタＲＯＭ１２やバッファＲ
ＡＭ１４の容量に応じて変わる）のアドレスデータとし
てスイッチ回路２８の一方入力に与えられる。この水平
アドレスの下位３ビットは、遅延回路３０を通して、デ
コーダ３２の並列−直列変換のアドレス指定データとし
てこのデコーダ３２に与えられる。

デコーダ３２は、たとえば昭和５７年１月２５日付で出
願公開された特開昭５７−１１３９０号公報に開示され
る「並列−直列変換器４６２」と同様のデータラッチ付
の８−１デコーダでありラッチタイミング信号Ｌ１（１
キャラクタ分の水平アドレスが更新される毎に出力さ
れ、キャラクタＲＯＭ１２から出力される８ビットのデ
ータのロード許可信号）に応答して、キャラクタＲＯＭ
１２からの水平方向８ビット分のドットデータをラッチ
する。そして、上述のように、デコーダ３２のアドレス
指定データとして水平アドレスの下位３ビットが与えら
れる。１行分のドットデータは、キャラクタＲＯＭ１２
から８ビットのビット並列データとしてデコーダ３２に
ラッチされる。８ビットのドットデータの各ビットが、
水平アドレスの下位３ビットによって指定される順序
で、このデコーダ３２によってビット直列データに変換
され、ビデオ信号として出力される。たとえば、水平ア
ドレスの下位３ビットが「０００」であれば８ビットの
うち最左端のドットが出力され、「００１」であればそ
の次のドットが指定され、そして「１１１」であれば最
右端のドットが出力される。

スイッチ回路２６および２８のそれぞれの他方入力に
は、アドレスバス３４を介して、ＣＰＵ２０からのアド
レスデータが与えられる。

これらスイッチ回路２６および２８は、信号ＤＭＣＳ
（これは垂直ブランキング期間中のＤＭＡ：Direct mem
ory access期間信号である）によって、入力ＡまたはＢ
が切り換えらえる。たとえば信号ＤＭＣＳが「０」のと
き入力ＡすなわちＣＰＵ２０からのアドレスデータがバ
ッファＲＡＭ１４に書込アドレスとして与えられ、信号
ＤＭＣＳが「１」のときそれぞれのズームアドレス発生
器１６および１８からのアドレスデータが読出アドレス
としてバッファＲＡＭ１４およびキャラクタＲＯＭ１２
に与えられる。この信号ＤＭＣＳは、さらに、３状態バ
ッファ３６の制御信号として与えられる。この３状態バ
ッファ３６には、データバス２２を介して、ＣＰＵ２０
からデータが与えられ、このデータはバッファＲＡＭ１
４の各アドレスに対応する画面上の位置にキャラクタＲ
ＯＭ１２のどのキャラクタ番号のキャラクタを表示させ
るかを示すものである。したがって垂直ブランキング期
間中の信号ＤＭＣＳが「０」のとき、バッファＲＡＭ１
４には、３状態バッファ３６を通して、ＣＰＵ２０から
のキャラクタ番号データが、スイッチ回路２６および２
８をそれぞれ通して与えられるアドレスデータによって
指定されるアドレスに、書き込まれる。このときバッフ
ァＲＡＭ１４のそのアドレスには、そのキャラクタ番号
のキャラクタを何色で表示させるかというカラーコード
（カラーパレット）が併せて書き込まれる。

バッファＲＡＭ１４からのカラーコード信号は８ビット
の信号としてラッチ回路３８に与えられる。このラッチ
回路３８は、バッファＲＡＭ１４の１キャラクタを指定
する毎に出力されるラッチタイミング信号Ｌ２に応答し
てカラーコードをラッチする。また、キャラクタＲＯＭ
１２からの１バイトずつの表示データは、上述のよう
に、デコーダ３２に与えられる。したがって、このデコ
ーダ３２からはビデオ信号が得られ、ラッチ回路３８か
らはカラー信号が得られる。これらビデオ信号およびカ
ラー信号によって、ＣＲＴディスプレイのようなラスタ
走査タイプのディスプレイ（図示せず）が表示駆動され
る。

つぎに、第３図を参照して、垂直ズームアドレス発生器
１６について詳しく説明する。垂直ズームアドレス発生
器１６は、アドレスカウンタ１６１を含み、このアドレ
スカウンタ１６１はそのカウント入力ＩＮに与えられる
加算器１６２からのキャリ（桁上げ信号）Ｃｎを受けて
インクリメントされる。アドレスカウンタ１６１には、
ラッチ回路２４（第１図）からの垂直セットデータがビ
ット並列で与えられ、それがこのアドレスカウンタ１６
１の初期値としてセットされる。アドレスカウンタ１６
１は「２５６」をカウントするために９ビット構成とさ
れていて、その最上位ビットが、飛び越し走査のための
フィールドを切り換えるための垂直表示コントロール信
号として出力される。アドレスカウンタ１６１の残りの
８ビットは垂直ズームアドレスとしてスイッチ回路２６
（第１図）に与えらえる。アドレスカウンタ１６１の垂
直セットデータをロードを許可する信号を入力するため
の端子ＰＬには、垂直セットデータのロードを許可する
ための信号として信号ＥＣが与えられる。したがって、
アドレスカウンタ１６１には信号ＥＣに応答して上述の
初期値がプリセットされ、ラッチ回路１６３はそのリセ
ット端子Ｒに与えられる信号ＥＣ２に応答してリセット
される。

なお、信号ＥＣは、第４図に示すように、垂直ブランキ
ング期間（Ｖ−ＢＬ）に１回出力される信号である。ま
た、信号ＥＣ２は１フレーム毎（２フィールド毎）に出
力される信号であり、信号ＥＣが２回出力される毎に１
回出力される。ラッチ回路１６３のトリガ入力には、信
号ＣＮＴ４／ＣＮＴ２（信号ＣＮＴ４と信号ＣＮＴ２の
オア）が与えられる。この信号ＣＮＴ４は第４図に示す
ように水平ブランキング期間（Ｈ−ＢＬ）の信号ＨＷＤ
の期間に４回出力されるパルス信号であり、信号ＣＮＴ
２は上述の信号ＥＣの期間に２回出力されるパルス信号
である。なお、第４図中の記号「Ｈ−ＢＬ・Ｖ−ＢＬ」
は、負論理の水平ブランキング信号「Ｈ−ＢＬ」と負論
理の垂直ブランキング信号「Ｖ−ＢＬ」を並記したこと
を意味する。信号ＨＷＤは水平ブランキング期間に出力
され約１．２マイクロ秒持続するウインドウパルスであ
る。ラッチ回路１６３は、このようなラッチトリガ信号
ＣＮＴ４／ＣＮＴ２に応答して、加算器１６２からの加
算値出力端子Σからのデータをラッチし、そのラッチ出
力Ｑは、再び加算器１６２の一方入力Ｂに与えられる。
そして、この加算器１６２の他方入力Ａには、ラッチ回
路２４（第１図）からの加算データが与えられる。これ
ら加算器１６２およびラッチ回路１６３は、それぞれ、
１２ビット構成とされている。なお、ラッチ回路１６３
に第４図で示すような信号ＣＮＴ４／ＣＮＴ２を与え、
加算器１６２において水平ブランキング期間に４回、垂
直ブランキング期間に２回加算動作を行なわしめるの
は、画面のドット数の比が１０２４／２５６でかつ飛越
走査を行なっているためである。

第２図に示すような「自動車」の絵をディスプレイ上に
表示させるために、垂直スタートアドレスがたとえば
「１００」であるとすると、アドレスカウンタ１６１の
初期値としての垂直セットデータとしては、アドレスカ
ウンタ１６１が「１００」カウントして「２５６」にな
るような数値「１５６」が与えられる。また、加算デー
タをたとえば「０．２５」とすると、加算器１６２は、
４回カウント動作をしなければキャリＣｎが出力されな
い。なぜなら、加算器１６２では、（０．２５＋０），
（０．２５＋０．２５），（０．５＋０．２５），
（０．７５＋０．２５），（１．０＋０．２５），・・
・のような加算動作を行なうからである。したがって、
アドレスカウンタ１６１からの垂直ズームアドレスは、
加算データを「０．２５」とした場合、１水平ブランキ
ング期間に「１」だけ歩進され１垂直ブランキング期間
に「０．５」だけ歩進される。そして、次の垂直走査期
間では前の垂直走査期間に走査した水平走査線の間にラ
スタが入るようないわゆる飛越走査が行なわれる。１水
平ブランキング期間に垂直ズームアドレスが「１」イン
クリメントされるということは、一般的な場合と同じで
あり、したがって加算データを「０．２５」とした場合
はディスプレイの画面上に原寸の大きさ（等倍）でピク
チャないしキャラクタが表示される。すなわち、垂直ズ
ームアドレス発生器１６からの垂直アドレスの下位３ビ
ットがキャラクタＲＯＭ１２の下位アドレスとして与え
られていて、この下位アドレスが１水平走査毎に「１」
インクリメントされるので、キャラクタＲＯＭ１２のキ
ャラクタ（垂直アドレスの上位５ビットによってアドレ
スされたバッファＲＡＭ１４のアドレスのキャラクタ指
定データで指定されたキャラクタ）の１行分のドットデ
ータが１水平走査毎に１行ずつ順次読み出される。

もし加算データを「０．１５」とすると、垂直ズームア
ドレスは１．６（≒１．６６６６・・・・・）水平ブラ
ンキング期間経過しなければ「１」インクリメントされ
ず、したがって、ディスプレイ上では、垂直方向の寸法
が１．６倍されて表示される。すなわち、第１水平走査
では垂直アドレスの下位３ビットは「０００」であり、
そのとき指定されているキャラクタの最初の行のドット
データを表示する。そして、水平ブランキング期間の信
号ＣＮＴ４に応答して加算器１６２が４回加算を繰り返
すので、この場合、最初の水平ブランキング期間では、
加算器１６２は「０．６（＝０．１５×４）」を得る。
したがって、この加算器１６２からキャリ信号Ｃｎが出
ないので、アドレスカウンタ１６１はインクリメントさ
れることなく、その下位３ビットは「０００」のままで
ある。したがって、第２水平走査ではキャラクタＲＯＭ
１２からは、第１の水平走査と同じように、そのとき指
定されているキャラクタを表すドットデータのうち最初
の行のドットデータが読み出される。次の水平ブランキ
ング期間には、加算器１６２は「０．６＋０．１５×
４」の加算動作を行うので、キャリ信号Ｃｎが出力され
る。したがって、次の第３水平走査中には、垂直アドレ
スの下位３ビットが「００１」となり、次の行のドット
データが出力される。次の水平ブランキング期間には加
算器１６２は「１．２＋０．１５×４」の加算動作を行
い、「１．８」を得る。したがって、このときにもキャ
リ信号Ｃｎは得られないので、垂直アドレスの下位３ビ
ットは「００１」のままであり、次の第４水平走査中に
も第２行目のドットデータが出力される。次の水平ブラ
ンキング期間で加算器１６２が「２．４」を得るので、
キャリ信号Ｃｎがアドレスカウンタ１６１をインクリメ
ントし、垂直アドレスの下位３ビットは「０１０」に変
わる。このようにして、第１水平走査および第２水平走
査で第１行目のドットデータが出力され、第３水平走査
および第４水平走査で第２行目のドットデータが出力さ
れ、第５水平走査で第３行目のドットデータが出力され
るように、キャラクタの垂直方向ドットが繰り返し出力
されることによって、垂直方向のキャラクタサイズが拡
大されるのである。

また、もし加算データが「０．５」として与えられる
と、垂直ズームアドレスは１水平ブランキング期間に
「２」インクリメントされることになり、結果的にキャ
ラクタＲＯＭ１２の１行分のドットデータが間引かれる
ことになり、画面上のピクチャないしキャラクタサイズ
は０．５倍（＝１／２）となる。すなわち、第１水平走
査では垂直アドレスの下位３ビットは「０００」であ
り、そのキャラクタの最初の行のドットデータが表示さ
れる。そして、水平ブランキング期間の信号ＣＮＴ４に
応答して加算器１６２が４回加算を繰り返すので、この
場合、最初の水平ブランキング期間では、加算器１６２
は「２．０（＝０．５×４）」を得る。したがって、こ
の加算器１６２から２回キャリ信号Ｃｎが出力されるの
で、アドレスカウンタ１６１は２回インクリメントさ
れ、その下位３ビットが「０１０」となる。したがっ
て、キャラクタＲＯＭ１２からは、データのうち第３行
目のドットデータが読み出される。次の水平ブランキン
グ期間には、加算器１６２は「２．０＋０．５×４」の
加算動作を行うので、２回キャり信号Ｃｎが出力され
る。したがって、次の第３水平走査中には、垂直アドレ
スの下位３ビットが「１００」となり、第５行目のドッ
トデータが出力される。次の水平ブランキング期間には
加算器１６２は「４．０＋２．０」の加算動作を行い、
「６．０」を得る。したがって、このときにも２回キャ
リ信号Ｃｎが得られるので、垂直アドレスの下位３ビッ
トは「１１０」となる。したがって、次の第４水平走査
中には第７行目のドットデータが出力される。次の水平
ブランキング期間で加算器１６２が「８．０」を得るの
で、キャリ信号Ｃｎがアドレスカウンタ１６１を２回イ
ンクリメントするため、垂直アドレスの下位３ビットは
「０００」になってしまう。このようにして、第１水平
走査で第１行目のドットデータが出力され、第２水平走
査で第３行目のドットデータが出力され、第４水平走査
で第５行目のドットデータが出力され、第４水平走査で
第７行目のドットデータが出力されるように、キャラク
タの垂直方向ドットが飛び越して（間引かれて）出力さ
れることによって、垂直方向のキャラクタサイズが縮小
されるのである。

したがって、加算データを適当に選ぶことによって、デ
ィスプレイの画面上のピクチャないしキャラクタの垂直
方向の寸法を縮小し、拡大し、あるいは原寸のまま表示
し得るのである。

換言すれば、垂直アドレスが１水平ブランキング期間に
「１」インクリメントされるということは、キャラクタ
ＲＯＭ１２の垂直アドレスが１水平走査毎に変わるとい
うことであり、キャラクタＲＯＭ１２からのドットデー
タは、１水平走査毎に更新されていくことを意味する。
このようなドットデータの１水平走査毎の更新は一般的
な場合と同じであり、したがって垂直方向寸法が原寸の
ままとなるのである。

ところが、垂直アドレスが１水平ブランキング期間でも
「１」未満しか歩進されないとすれば、キャラクタＲＯ
Ｍ１２から１水平走査期間以上に亘って同じドットデー
タが出力されることになり、このことは結果的に表示さ
れるピクチャないしキャラクタの垂直方向の寸法を拡大
することになる。逆に、垂直アドレスが１水平ブランキ
ング期間で「１」以上歩進されるということは、キャラ
クタＲＯＭ１２からの表示データが飛び越された形とな
る。このことは、ディスプレイ上に表示されたピクチャ
ないしキャラクタの垂直方向の寸法が圧縮ないし縮小さ
れたことを意味する。

つぎに、第５図を参照して、水平ズームアドレス発生器
１８について詳しく説明する。この水平ズームアドレス
発生器１８も、アドレスカウンタ１８１を含み、このア
ドレスカウンタ１８１は「１０２３」までカウントでき
るように１０ビット構成とされている。アドレスカウン
タ１８１のカウント入力ＩＮには、加算器１８２からの
キャリＣｎが与えられる。アドレスカウンタ１８１の上
位２ビットすなわち９ビット目と１０ビット目の出力は
オア態様で取り出され、その信号が水平表示コントロー
ル信号として与えられる。この水平コントロール信号が
「０」なら水平表示のための動作を行うが、「１」なら
ば、アドレスカウンタ１８１にカウントされているアド
レスがバッファＲＡＭ１４に存在しないので、水平表示
のための動作を行わない。

ラッチ回路１８３は、２個のＤ−フリップフロップ１８
３ａと、この１組のＤ−フリップフロップ１８３ａと同
様のものを５個並列接続したラッチ回路部１８３ｂによ
って１２ビット構成とされ、ラッチのトリガ信号として
Ｔφを受ける。この信号Ｔφは５０ナノ秒（＝５１．２
マイクロ秒／１０２４）周期の信号である。ラッチ回路
１８３のラッチ出力Ｑは再び加算器１８２の一方入力に
与えられ、加算器１８２の他方入力にはラッチ回路２４
（第１図）からの加算データが与えられる。加算器１８
２の加算出力Σはラッチ回路１８３に与えられる。な
お、アドレスカウンタ１８１には、その初期値データと
して、ラッチ回路２４からの水平セットデータがセット
され、アドレスカウンタ１８１の出力は水平ズームアド
レスとして出力される。この上位５ビットが、スイッチ
回路２８を通してバッファＲＡＭ１４の水平アドレスと
して与えられる。また、下位３ビットがキャラクタＲＯ
Ｍ１２のドット選択データとして与えられる。

アドレスカウンタ１８１の水平セットデータのロードを
許可する信号を入力するための端子ＰＬおよびラッチ回
路１８３のリセット端子Ｒには、水平ウインドウパルス
ＨＷＤが与えられる。したがって、１水平走査毎に、ア
ドレスカウンタ１８１に水平セットデータがプリセット
され、ラッチ回路１８３がリセットされる。また、デコ
ーダ１８４は、水平走査毎に入力される出力許可信号Ｇ
が与えられたときのみ水平セットデータの小数点以下２
ビットに応じた出力を行う。

水平セットデータの小数点以下２ビットのデータは、デ
コーダ１８４に与えられ、このデコーダ１８４の出力
は、（２進数の）小数点以下１２桁の加算データをラッ
チするラッチ回路１８３の一部であり小数点以下２桁を
表す２ビットのフリップフロップ１８３ａのＲ／Ｓ入力
に与えられる。たとえばデコーダ１８４の２ビットがそ
れぞれ「１」であるとすれば、フリップフロップ１８３
ａからは小数点以下２桁の「０．７５」に相当するデー
タ「１１」として２つの端子１より信号が出力される。
この出力された信号によりラッチ回路１８３ａの小数点
以下１桁目と２桁目を示すビットがセットされ「１１」
になる。このように、小数点以下２桁の数字を用いるの
は、たとえば第６図に示すように、たとえば車の全体が
画面に表示されるのではなくその一部がまず表示されつ
いで段々全体が表示されるようにするとき、スムーズな
変化を得るためである。なお、この例では小数点以下２
ビットを利用したが、よりスムーズな変化を望めば、３
ビット以上が用いられてもよい。

第２図に示すような「自動車」のピクチャを表示すると
すれば、この場合の水平スタートアドレスはたとえば
「１００」となる。したがって、水平セットデータとし
ては、アドレスカウンタ１８１が「１００」カウントし
てリセットされ再びスタートするような数値「９２４」
を初期値データとして与える。そして、加算データとし
てラッチ回路２４（第１図）からたとえば「０．２５」
を与えるとすると、加算器１６２は５０ナノ秒毎の信号
Ｔφに応答して加算動作を行ない、２００ナノ秒毎にキ
ャリＣｎを出力する。したがって、アドレスカウンタ１
８１からの水平アドレスは２００ナノ秒毎に「１」イン
クリメントされる。このように、水平方向の１ドットが
２００ナノ秒ということは従来の水平方向を２５６分割
した場合と同じ水平方向の寸法となる。なぜなら、水平
走査期間５１．２マイクロ秒／２５６＝２００ナノ秒だ
からである。

もし加算データが「０．１」とされれば、アドレスカウ
ンタ１８１からの水平アドレスは５００ナノ秒毎に
「１」インクリメントされることになり、このことは加
算データが「０．２５」の場合に比べて、水平方向の寸
法が２．５倍（＝５００ナノ秒／２００ナノ秒）される
ことを意味する。すなわち、最初の信号Ｔφが与えられ
たタイミングで水平アドレスの下位３ビットは「００
０」であり、デコーダ３２からは、そのときラッチされ
ているキャラクタの１行分のドットデータのうち最左端
のドットを出力する。次の信号Ｔφが与えられたとき、
加算器１８２が「０．２（＝０．１＋０．１）」を得
る。したがって、この加算器１８２からキャリ信号Ｃｎ
が出ないので、アドレスカウンタ１８１はインクリメン
トされることなく、その下位３ビットは「０００」のま
まである。したがって、デコーダ３２からは最左端のド
ットが出力される。以後同様に、加算器１８２は５０ナ
ノ秒毎に「Σ＋０．１」を繰り返すので、信号Ｔφが１
０個与えられたとき、すなわち５００ナノ秒経過したと
き、加算器１８２が「１．０」を得て、キャリ信号Ｃｎ
を出力する。したがって、アドレスカウンタ１８１がイ
ンクリメントされ、水平アドレスの下位３ビットが「０
０１」となり、該当の行のドットデータのうち最左端の
次のドットがデコーダ３２から出力される。以後、同様
にして、再び５００ナノ秒経過すると、最左端から３番
目のドットがデコーダ３２から出力される。このように
して、５００ナノ秒毎に次のドットが出力されるという
ことは、１つのドットが５００ナノ秒間繰り返し出力さ
れるということであり、上述の原寸（等倍）表示の場合
に比べて、１つのドットが水平方向に２．５倍拡大され
るのである。

そして、最大拡大した場合、ディスプレイの全画面上に
１ドットだけ表示することも可能である。この場合は加
算データとして「０．００１」を与えればよい。すなわ
ち、加算器１８２の上から１０ビット目だけ「１」とす
るようにしておく。

また、加算データとして「０．５」を与えれば、アドレ
スカウンタ１８１は１００ナノ秒毎に「１」インクリメ
ントされることになり、この場合原寸（加算データが
０．２５のとき）に比べて水平方向の寸法が１／２倍
（＝１００ナノ秒／２００ナノ秒）とされる。すなわ
ち、最初の信号Ｔφが与えられたタイミングで水平アド
レスの下位３ビットは「０００」であり、デコーダ３２
からは、そのときラッチされているキャラクタの１行分
のドットデータのうち最左端のドットが出力される。そ
して、次の信号Ｔφが与えられると、加算器１８２は
「１．０（＝０．５＋０．５）」を得る。したがって、
この加算器１８２から１回キャリ信号Ｃｎが出力される
ので、アドレスカウンタ１８１は１回インクリメントさ
れ、水平アドレスの下位３ビットが「００１」となる。
したがって、デコーダ３２からはその行の最左端の次の
ドットが出力される。以後、同様に、信号Ｔφが２個与
えられる毎に、すなわち１００ナノ秒毎に、加算器１８
２から１回キャリ信号Ｃｎが出力される。したがって、
水平アドレスは１００ナノ秒毎にインクリメントされ
る。そのため、デコーダ３２からは１００ナノ秒毎に次
のドットが出力される。このようにして１００ナノ秒毎
に次のドットが出力されるということは、１つのドット
が１００ナノ秒間しか表示されないということであり、
前述の原寸（等倍）表示の場合に比べて、１つのドット
が水平方向に０．５倍に縮小されるのである。

もし、加算データとして「１．０」をロードすれば、す
なわち加算器の全ビットを「１」とすれば、ディスプレ
イの画面上に表示されるピクチャないしキャラクタは原
寸に比べて最小倍に縮小されたものとなる。

換言すれば、原寸で表示する場合、バッファＲＡＭ１４
の水平アドレスは２００ナノ秒（＝５１．２マイクロ秒
／２５６）毎に「１」インクリメントされる。換言すれ
ば、原寸で表示する場合、水平方向の１ドットの大きさ
は２００ナノ秒である。これに対して加算データを適当
に選択してその水平方向の１ドットが表示される時間を
長短することによって水平方向の寸法を拡大・縮小でき
るのである。

小数点以下２桁が「００」であれば、ディスプレイの画
面上には１ドットずつ表示される。ところが、何倍かに
拡大したときにも１ドットずつスタートアドレスが代わ
るとすれば、第６図に示すような一部から全体へ徐々に
画面上に表示する際の動きが滑らかではない。そこで、
第５図に示す水平ズームアドレス発生器１８では、水平
セットデータとして小数点以下２ビットを用いて１ドッ
トの１／４毎のスタートアドレスの変化を可能にしてい
る。たとえば、小数点以下２ビットが「０１」であれ
ば、「０．２５」となり、１ビットの１／４ドットを最
小単位としてスタートアドレスを変化させることができ
る。したがって、第６図に示すように徐々に全体を表示
していくような場合、その変化が非常にスムーズにな
る。

つぎに、この実施例を利用して第７図に示す傾斜したパ
ス(Path)を表示させるためのスタートアドレスないしセ
ットアドレスおよび水平加算データを発生する回路につ
いて説明する。第７図のようなパスを遠近図(Perspecti
ve view)として表示させる場合、水平走査毎にスタート
アドレスと加算データとをＣＰＵ２０（第１図）から出
力しなければならない。そこで、この実施例では、第９
図に示すようなＣＰＵインターフェース回路を用いる。
第９図は水平セットデータと加算データとを出力する回
路である。

この実施例では、ＣＰＵ２０（第１図）からは最初のラ
インｌ０（第８図）のスタートアドレス，加算データお
よびそれらの増分値ΔＳならびにΔＡ（第８図）を出力
するようにする。そして、インタフェース回路４０にお
いてこれらのデータを処理し、各ライン毎に水平セット
データと加算データとを出力できるようにする。

この第９図に示すインタフェース回路４０は、たとえば
第１図に示すラッチ回路２４に代えて用いられ得る。Ｃ
ＰＵデータバス２２からは、水平セットデータがラッチ
回路４２に与えられ、加算データがラッチ回路４４に与
えられる。ラッチ回路４２からの水平セットデータはス
イッチ回路４６の一方入力Ａに与えられ、ラッチ回路４
４からの加算データはスイッチ回路４８の一方入力Ａに
与えられる。ＣＰＵからは、データバス２２を介して、
ラッチ回路５０および５２に、それぞれ、データΔＳお
よびΔＡが与えられる。このラッチ回路５０の出力は加
算器５４の一方入力Ａとして与えられ、ラッチ回路５２
の出力は加算器５６の一方入力Ａとして与えられる。加
算器５４の他方入力Ｂにはラッチ回路５８からの出力が
与えられ、加算器５６の他方入力Ｂにはラッチ回路６０
からの出力が与えられる。加算器５４の合計出力Σはス
イッチ回路４６の他方入力Ｂに与えられ、加算器５６の
合計出力Σはスイッチ回路４８の他方入力Ｂに与えられ
る。スイッチ回路４６および４８は、それぞれ、垂直ブ
ランキング期間の信号Ｖ−ＢＬ（第４図）によって切り
換えられ、垂直ブランキング期間中に一方入力Ａを出力
するように構成されている。ラッチ回路５８のトリガ信
号としては、水平セットデータを変化させるときに出力
されるタイミング信号Ｌ３と水平ブランキング期間の信
号Ｈ−ＢＬとがオア態様で与えられ、ラッチ回路６０の
トリガ信号としては水平加算データを変化させるときに
出力されるタイミング信号Ｌ４と信号Ｈ−ＢＬとのオア
が与えられる。また、ＣＰＵ２０（第１図）は、垂直ブ
ランキング期間に加算タイミング信号ＡＤ１，ＡＤ２，
ＡＤ３およびＡＤ４を発生し、それぞれをラッチ回路４
２，５０，４４および５２のラッチタイミング信号とし
て与える。

ＣＰＵ２０からデータバス２２を介して水平セットデー
タ，ΔＳ，加算データおよびΔＡが与えられる。垂直ブ
ランキング期間中に信号ＡＤ１〜ＡＤ４が与えられるた
め、この期間中にラッチ回路４２には水平セットデータ
が、ラッチ回路５０にはセットデータの増分値ΔＳが、
ラッチ回路４４には加算データが、そしてラッチ回路５
２には加算データの増分値ΔＡがそれぞれラッチされ
る。その後、同じ垂直ブランキング期間に、スイッチ回
路４６および４８を介して、ラッチ回路４２にラッチさ
れたセットデータおよびラッチ４４にラッチされた加算
データが、ラッチ回路５８および６０にそれぞれ与えら
れる。そして、タイミング信号Ｌ１およびＬ２に応答し
てラッチ回路５８および６０がそれぞれ与えられたデー
タを取り込む。

垂直ブランキング期間が終了し、水平走査期間が始まる
と、各水平ブランキング期間毎に、ラッチ回路５８と加
算器５４とによって各ライン毎のセットデータが計算さ
れ、出力される。同様に、各水平ブランキング期間毎に
ラッチ回路６０と加算器５６とによって各ライン毎の加
算データが出力される。このような水平セットデータお
よび加算データは、したがって、各ライン毎に更新さ
れ、それらのデータが第１図および第５図に示す水平ズ
ームアドレス発生器１８に与えられる。

なお、垂直セットデータおよび加算データを得るための
回路は、第９図のラッチ回路５８に接続されているオア
回路の入力信号の１つであるＨ−ＢＬ信号をＶ−ＢＬ信
号に変えるだけで構成できる。しかしながら、第７図の
ように垂直方向のドット寸法が変化しないパスを表示す
る場合、垂直加算データについては、第９図の回路で得
られた水平加算データを４倍するだけで得られる。すな
わち、得られた水平加算データを水平ブランキング中に
４回加算、つまり２ビットシフトさせるだけである。な
ぜ水平加算データを４倍するのかを説明すると、この実
施例では、バッファＲＡＭ１４は水平ドットデータと垂
直ドットデータが等しく記憶するようになっている。そ
のため、水平画素１０２４ドット、垂直画素２５６ドッ
ト（１フィールド）をこのバッファＲＡＭ１４を使って
表示しようとすると、水平アドレスに比べて垂直アドレ
スが４倍（１０２４／２５６）の速さで加算されなけれ
ば表示できないからである。

そして、このインタフェース回路４０を用いて表示すべ
きパスに変化をつけたいときには、ＣＰＵから所望の垂
直ブランキング期間に加算タイミング信号ＡＤ１〜ＡＤ
４を発生し、ラッチ回路４２，５０，４４および５２の
内容を書き換えるだけでよい。このとき書き換えられる
データは、当然、ＣＰＵ２０（第１図）から与えられ
る。すなわち、ＣＰＵ２０は、そこに接続されたジョイ
スティック等の操作手段の操作に応じた角度でパスを変
化させるためには、その変化に必要なそれぞれのデータ
とタイミング信号ＡＤ１〜ＡＤ４を垂直ブランキング期
間に発生するだけでよい。そうすれば、第７図（Ａ）の
ようなパスだけでなく第７図（Ｂ）で示すように変化し
た遠近図法によるパスが表示される。

第３図，第５図および第９図を見れば判るように、加算
回路とラッチ回路の組み合わせによって必要なデータを
得るようにしているので、この組み合わせの基本回路を
たとえばカスタム仕様の大規模集積回路として構成して
おけば、たとえばビデオゲーム装置においてゲームの内
容が変わっても、同じ集積回路の組み合わせで必要な回
路を構成できるという利点がある。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック図である。 第２図はこの実施例の基本的な考え方を説明するための
ディスプレイの画面の一例を示す図解図である。 第３図は垂直ズームアドレス発生器の詳細なブロック図
である。 第４図は種々のタイミング信号を説明するタイミング図
である。 第５図は水平ズームアドレス発生器を詳細に示すブロッ
ク図である。 第６図は水平ズームアドレス発生器の説明のために用い
るディスプレイの画面の一例を示す図である。 第７図は遠近図法によるパスを表示したディスプレイの
画面の一例を示す図である。 第８図はこのような傾斜したパスを表示するに必要なデ
ータを説明するための図である。 第９図は第８図に従って各ライン毎に更新されたデータ
を出力するためのＣＰＵインタフェース回路を示すブロ
ック図である。 図において、１２はキャラクタＲＯＭ、１４はバッファ
ＲＡＭ、１６は垂直ズームアドレス発生器、１８は水平
ズームアドレス発生器、２０はＣＰＵを示す。

Claims (6)

【特許請求の範囲】
1. 【請求項１】垂直方向および水平方向にそれぞれ複数の
   画素を有するラスタ走査タイプのディスプレイを用いて
   ドットの集合からなるキャラクタを表示する表示装置で
   あって、 複数ビットからなる垂直アドレスを発生する垂直アドレ
   ス発生手段、 複数ビットからなる水平アドレスを発生する水平アドレ
   ス発生手段、 前記ディスプレイのキャラクタ単位の表示位置に対応す
   るアドレスに表示すべきキャラクタの種類を指定するキ
   ャラクタ指定データをストアし、前記垂直アドレスの上
   位ビットおよび前記水平アドレスの上位ビットが与えら
   れることにより該当アドレスにストアしているキャラク
   タ指定データを出力する表示位置メモリ、 表示できるキャラクタのドットデータをストアし、前記
   キャラクタ指定データによってキャラクタの種類が指定
   されかつ前記垂直アドレスの下位ビットによって当該キ
   ャラクタの垂直方向のドット位置が指定されることによ
   り、指定された種類のキャラクタの１行分のドットデー
   タを出力するキャラクタメモリ、および 前記キャラクタメモリからビット並列で出力された１行
   分のドットデータを前記水平アドレスの下位ビットに応
   じた水平方向のドット位置となるビット直列のビデオ信
   号に変換して出力する出力手段を備える表示装置におい
   て、 垂直方向のスタートアドレスに相関する垂直セットデー
   タを入力する第１の入力手段、 水平方向のスタートアドレスに相関する水平セットデー
   タを入力する第２の入力手段、 垂直方向のイメージサイズに相関する垂直演算データを
   入力する第３の入力手段、および 水平方向のイメージサイズに相関する水平演算データを
   入力する第４の入力手段を備え、 前記垂直アドレス発生手段は前記垂直セットデータおよ
   び前記垂直演算データに基づいて前記ディスプレイのラ
   スタ走査に関連するタイミングで前記垂直アドレスを計
   算し、前記水平アドレス発生手段は前記水平セットデー
   タおよび前記水平演算データに基づいて前記ディスプレ
   イのラスタ走査に関連するタイミングで前記水平アドレ
   スを計算し、 前記出力手段と前記キャラクタメモリの協働作用によ
   り、前記垂直演算データおよび前記水平演算データの少
   なくとも一方を変更して前記垂直方向のドットおよび前
   記水平方向のドットの少なくとも一方を繰り返しまたは
   飛び越すようにキャラクタのドットデータを出力するこ
   とによって、前記キャラクタの垂直方向および水平方向
   の少なくとも一方のイメージサイズを拡大または縮小し
   て表示できるようにしたことを特徴とする、キャラクタ
   の拡大・縮小表示装置。
2. 【請求項２】前記垂直アドレス発生手段および前記水平
   アドレス発生手段は、それぞれ、前記垂直セットデータ
   および水平セットデータが設定される垂直カウンタ手段
   および水平カウンタ手段を含み、前記垂直カウンタ手段
   および前記水平カウンタ手段は、それぞれ、前記垂直セ
   ットデータおよび前記水平セットデータから前記垂直演
   算データおよび前記水平演算データに従ってインクリメ
   ントされる、特許請求の範囲第１項記載のキャラクタ拡
   大・縮小表示装置。
3. 【請求項３】前記垂直演算データおよび前記水平演算デ
   ータはそれぞれ第１および第２の加算器の一方入力に与
   えられ、前記第１および第２の加算器の出力は該当のも
   のの他方入力に与えられ、前記第１および第２の加算器
   のキャリ信号によって前記垂直カウンタ手段および前記
   水平カウンタ手段がインクリメントされる、特許請求の
   範囲第２項記載のキャラクタ拡大・縮小表示装置。
4. 【請求項４】前記垂直カウンタ手段および前記水平カウ
   ンタ手段は、それぞれ、第１および第２のＮ進カウンタ
   を含み、前記第１および第２の入力手段は前記第１およ
   び第２のＮ進カウンタが前記垂直方向および前記水平方
   向のスタートアドレスの数値をカウントして再びリセッ
   トされるような数値を前記垂直セットデータおよび前記
   水平セットデータとして、それぞれ、設定する、特許請
   求の範囲第２項または第３項記載のキャラクタ拡大・縮
   小表示装置。
5. 【請求項５】前記第１ないし第４の入力手段の少なくと
   も１つはマイクロプロセサを含む、特許請求の範囲第１
   項ないし第４項のいずれかに記載のキャラクタ拡大・縮
   小表示装置。
6. 【請求項６】前記第１および第２の入力手段の少なくと
   も一方は前記ディスプレイのラスタ走査に関連するタイ
   ミングで前記垂直セットデータおよび前記水平セットデ
   ータの少なくとも一方を変更するようにした、特許請求
   の範囲第１項ないし第５項に記載のキャラクタ拡大・縮
   小表示装置。