JPH0766439B2 - 遠近図法表示装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は遠近図法表示装置に関する。より特定的に
は、この発明は、たとえばCRTディスプレイ等のような
ラスタ走査タイプのディスプレイを用いて、表示される
背景やテキストを傾斜してすなわち遠近図法によって表
示できる表示装置に関する。

〔従来技術〕

従来より、ディスプレイの画面上に遠近図法によりたと
えばパス（path）を表示させることができる表示装置が
提案されている。そのような表示装置の一例としては、
たとえば、1979年（昭和54年）９月25日付で特許された
アメリカ合衆国特許第4,169,272号に開示される装置が
ある。この引用した従来技術は、１画面分のスタートア
ドレス，エンドアドレスおよび加算データをROMに書き
込んでおき、それを順次呼び出してテキストないし背景
の表示のためのアドレスデータとして用いるようにして
いる。もし、パスが或る角度で固定されているときには
このような従来の方法によっても遠近図（perspective
view）によって表示することができる。

〔発明が解決しようとする課題〕

しかしながら、もしこの傾斜したパスがある角度で固定
されているときはこの１画面分のスタートアドレスと加
算データとをたとえばROM等に書き込んでおき、順次呼
び出せばそれをセットデータおよび加算データとして用
いることができるが、表示される角度や視点を変化させ
たい場合には、ROMのような固定データを用いることが
できず、CPUから各ライン毎にすなわち１水平ブランキ
ング期間毎にスタートアドレス（セットデータ）や加算
データを計算して出力しなければならない。ところが水
平ブランキング期間は通常13.8マイクロ秒と比較的短く
その期間内にすべてのデータを計算し出力することはCP
Uの負担が大きい。したがって専用のCPUを設けなけれ
ば、１つのCPUではその計算と他の制御たとえばゲーム
の進行等の両方を実行するということはできない。した
がって、CPUを２個用いなければならず、経済的ではな
い。

それゆえに、この発明の目的は、簡単かつ安価な回路構
成によって遠近図法に従ってイメージを表示できる、遠
近図法表示装置を提供することである。

〔課題を解決するための手段〕

この発明は、簡単にいえば、ラスタ走査ディスプレイ上
でイメージを遠近図法に従って表示する遠近図法表示装
置であって、表示イメージを発生するために読み出され
るべき表示データをストアするアドレス可能なメモリ手
段（12）、初期アドレスを付与する第１のデータ付与手
段（20）、アドレス増分値を与える第２のデータ付与手
段（20）、初期アドレスとアドレス増分値とをラスタ走
査ディスプレイの走査毎に加算して順次の水平スタート
アドレスデータを発生する水平スタートアドレス発生手
段（40）、初期加算データを付与する第３のデータ付与
手段（20）、加算データ増分値を与える第４のデータ付
与手段（20）、初期加算データと加算データ増分値とを
ラスタ走査ディスプレイの走査毎に加算して順次の水平
加算データを発生する水平加算データ発生手段（40）、
および水平スタートアドレスデータがプリセットされる
アドレスカウンタと水平加算データを累算してその結果
に応じてアドレスカウンタをインクリメントする加算器
とを含み、アドレスカウンタからメモリ手段のアドレス
を発生するアドレス手段（16,18）を備え、第１のデー
タ付与手段と、第３のデータ付与手段と、第２のデータ
付与手段および第４のデータ付与手段の少なくとも一方
とによってラスタ走査ディスプレイの表示に先立って初
期アドレスと、初期加算データと、アドレス増分値およ
び加算データ増分値の少なくとも１つとを設定すること
によって表示イメージを遠近図法表示するようにした、
遠近図法表示装置である。

〔作用〕

たとえばCPUのような第１のデータ付与手段が初期アド
レスを、そして同じような第２のデータ付与手段がアド
レス増分値をそれぞれ与え、同じくCPUのような第３の
データ付与手段および第４のデータ付与手段が初期加算
データおよび加算データ増分値を与える。水平スタート
アドレスデータ発生手段は、初期アドレスとアドレス増
分値とを順次加算して順次の水平スタートアドレスデー
タを発生し、また、水平加算データ発生手段は、初期加
算データと加算データ増分値とを順次加算して順次の水
平加算データを発生する。アドレス発生手段は、アドレ
スカウンタと加算器とを含む。

すなわち、水平スタートアドレスデータが水平ブランキ
ング中にアドレスカウンタにプリセットされる。一方、
水平加算データが加算器に与えられ、加算器は、その加
算データを累算する。そして、この加算器からたとえば
桁上げ信号が得られると、それに応答してアドレスカウ
ンタがインクリメントされる。

このようなアドレスカウンタから出力される水平アドレ
スに従って、たとえばキャラクタROMのようなメモリ手
段がアドレス指定される。したがって、たとえばCPUの
ような第１およぶ第３のデータ付与手段ならびに第２お
よび第４のデータ付与手段の少なくとも一方によってデ
ータを変更すれば、イメージを遠近図法に従って表示す
ることができる。

〔発明の効果〕

この発明によれば、たとえばCPUのような制御装置から
はスタートアドレス，加算データおよび増分値を発生す
るだけで順次のアドレスデータがつくられるので、表示
される角度や視点を変化させるような場合であっても、
CPUのような制御装置の負担は大幅に軽減される。した
がって、CPUは１つでもアドレスデータの計算と他の制
御たとえばゲームの進行との両方を実行することができ
る。さらに、与えるデータを適宜変更して設定すれば、
簡単に変化に富んだ遠近図が表示できる。

この発明の上述の目的およびその他の目的と特徴は図面
を参照して行なう以下の詳細な説明から一層明らかとな
ろう。

〔実施例〕

第１図はこの発明が適用できる表示装置の一例を示すブ
ロック図である。一般にビデオゲーム装置のためのディ
スプレイとしては、CRTディスプレイのようなラスタ走
査タイプのものが用いられる。CRTディスプレイを用い
る場合、１画面は256×256ドットの画素ないしピクセル
に分割される。したがって、１画面で、８×８ドットか
らなるキャラクタを32×32（1024）キャラクタ表示する
ことができる。そして、第１図に示すようなキャラクタ
ROM12およびバッファRAM14を用いる回路構成とした場
合、バッファRAM14は32×32のアドレスを有する。そし
て、このバッファRAM14の１つのアドレスが１つの８×
８ドットのキャラクタに相当する。すなわち、バッファ
RAM14のアドレスはディスプレイの画面上の位置に対応
している。画面上の或る位置に或るキャラクタを表示し
たければ、相当するバッファRAM14の１つのアドレスに
キャラクタROM12内にストアされているそのキャラクタ
のキャラクタ番号をストアする。そして、ディスプレイ
上において８回の水平走査が行なわれる間バッファRAM1
4のその１つのアドレスが指定され、その間各水平走査
毎にキャラクタROMから１バイトずつ表示データとして
読み出される。

ただし、以下に説明する実施例の表示装置には拡大・縮
小表示機能が付加されていて、そのために、CRTディス
プレイのようなディスプレイを水平方向に1024ドット、
垂直方向に256ドットの画素に分割する。ただし、飛び
越し走査の場合は、垂直方向が512ドットとなる。した
がって、従来の場合に比べて水平方向が４倍の数のドッ
トに分割される。一方、キャラクタROM12は、従来と同
じように、８×８ビットに１つのキャラクタの表示デー
タをストアしている。バッファRAM14も従来と同じよう
に、32×32の容量を有し、それぞれのアドレスがディス
プレイの画面上の位置に対応している。そして、この実
施例では、バッファRAM14の水平アドレスを50ナノ秒毎
に更新し、垂直アドレスを水平ブランキング期間に４
回、垂直ブランキング期間に２回ずつ更新するようにし
ている。したがって、バッファRAM14を水平アドレスが5
0ナノ秒毎に従来と同じような「１」だけインクリメン
トされるとすれば、ディスプレイの画面上に表示される
水平方向の寸法は従来のものに比べて1/4（＝256/102
4）に縮小される。一方垂直アドレスも１水平ブランキ
ング期間に４回インクリメントされるのであるから、そ
のインクリメントが従来と同じように「１」ずつであれ
ばディスプレイの画面上の垂直方向の寸法もまた1/4と
なる。そこで、この実施例では、垂直ズームアドレス発
生器16および水平ズームアドレス発生器18によって、バ
ッファRAM14の垂直アドレスおよび水平アドレスを適当
に設定することによって、ディスプレイの画面上の垂直
方向の走査線の数および水平方向のドット寸法を変化さ
せるようにする。

第１図を参照して、CPU20は、たとえばマイクロプロセ
ッサあるいはマイクロコンピュータ等のディジタルデー
タ処理装置からなる。もし、この回路がビデオゲーム装
置に利用されるならば、CPU20には、たとえばジョイス
ティックのような操作手段が接続される。CPU20は、そ
のような操作手段の操作に応じて、必要な計算をしてデ
ータバス22によってラッチ回路24にデータを与える。CP
U20からラッチ回路24に与えられるデータは、垂直セッ
トデータ，水平セットデータおよび加算データである。
垂直セットデータおよび水平セットデータは、それぞ
れ、第２図に示すようなディスプレイの画面上の垂直方
向のスタートアドレスおよび水平方向のスタートアドレ
スに相関する初期値データである。すなわち、CPU20
は、このCPU20に接続されるジョイスティック等の操作
手段（図示せず）の操作状態に応じて、或るキャラクタ
ないしピクチャをどの位置に表示するかを決定し、それ
ぞれのスタートアドレスを決定する。このスタートアド
レスに基づいて、CPU20はセットデータを出力する。

ラッチ回路24からの垂直セットデータは、９ビットのデ
ータとして垂直ズームアドレス発生器16に与えられ、加
算データは12ビットのデータとしてラッチ回路24を介し
て垂直ズームアドレス発生器16および水平ズームアドレ
ス発生器18に与えられる。水平セットデータが12ビット
のデータとして水平ズームアドレス発生器18に与えられ
る。

なお、この実施例では、垂直ズームアドレス発生器16お
よび水平ズームアドレス発生器18には同じ加算データが
与えられるようにしている。しかしながら、これは垂直
と水平とで異なるものを与えるようにしてもよいことは
勿論である。そうすれば、一層変化に富んだ画像を表示
することができる。

垂直ズームアドレス発生器16からの垂直アドレスは、た
とえば８ビット（ただし、キャラクタROM12やバッファR
AM14の容量に応じて変わる）のアドレスデータとしてス
イッチ回路26の一方入力に与えられる。この垂直アドレ
スの下位３ビットはキャラクタROM12の行（１バイト）
を指定するための信号としてこのキャラクタROM12に与
えられる。水平ズームアドレス発生器18からの水平アド
レスは、８ビット（ただし、キャラクタROM12やバッフ
ァROM14の容量に応じて変わる）のアドレスデータとし
てスイッチ回路28の一方入力に与えられる。この水平ア
ドレスの下位３ビットは、遅延回路30を通して、デコー
ダ32の並列−直列変換のアドレス指定データとしてこの
デコーダ32に与えられる。このデコーダ32は、データラ
ッチ付の８−１デコーダでありラッチタイミング信号L1
（１キャラクタ分の水平アドレスが更新される毎に出力
され、キャラクタROM12から出力される８ビットのデー
タのロード許可信号）に応答して、キャラクタROM12か
らの表示データの水平アドレス８ビット分をラッチす
る。スイッチ回路26および28のそれぞれの他方入力に
は、アドレスバス34を介して、CPU20からのアドレスデ
ータが与えられる。これらスイッチ回路26および28は、
信号DMCS（これは垂直ブランキング期間中のDMA:Direct
memory access期間信号である）によって、入力Ａまた
はＢが切り換えられる。たとえば信号DMCSが「０」のと
き入力ＡすなわちCPU20からのアドレスデータがバッフ
ァRAM14に与えられ、信号DMCSが「１」のときそれぞれ
のズームアドレス発生器16および18かのアドレスデータ
がバッファRAM14に与えられる。この信号DMCSは、さら
に、３状態バッファ36の制御信号として与えられる。こ
の３状態バッファ36には、データバス22を介して、CPU2
0からデータが与えられ、このデータはバッファRAM14の
各アドレスに対応する画面上の位置にキャラクタROM12
のどのキャラクタ番号のキャラクタを表示させるかを示
すものである。したがって垂直ブランキング期間中の信
号DMCSが「０」のとき、バッファRAM14には、３状態バ
ッファ36を通して、CPU20からのキャラクタ番号データ
が、スイッチ回路26および28をそれぞれ通して与えられ
るアドレスデータによって指定されるアドレスに、書き
込まれる。このときバッファRAM14のそのアドレスに
は、そのキャラクタ番号のキャラクタを何色で表示させ
るかというカラーコードが併せて書き込まれる。

ハッファRAM14からのカラーコード信号は８ビットの信
号としてラッチ回路38に与えられる。このラッチ回路38
は、バッファRAM14の１キャラクタを指定する毎に出力
されるラッチタイミング信号L2に応答してカラーコード
をラッチする。また、キャラクタROM12からの１バイト
ずつの表示データは、上述のように、デコーダ32に与え
られる。したがって、このデコーダ32からはビデオ信号
が得られ、ラッチ回路38からカラー信号が得られる。こ
れらビデオ信号およびカラー信号によって、CRTデイス
プレイのようなラスタ走査タイプのデイスプレイ（図示
せず）が表示駆動される。

つぎに、第３図の参照して、垂直ズームアドレス発生器
16について詳しく説明する。垂直ズームアドレス発生器
16は、アドレスカウンタ161を含み、このアドレスカウ
ンタ161はそのカウント入力INに与えられる加算器162か
らのキャリ（桁上げ信号）Cnを受けてインクリメントさ
れる。アドレスカウンタ161には、ラッチ回路24（第１
図）からの垂直セットデータがビット並列で与えられ、
それがこのアドレスカウンタ161の初期値としてセット
される。アドレスカウンタ161は「256」をカウントする
ために９ビット構成とされていて、その最上位ビット
が、飛び越し走査のためのフィールドを切り換えるため
の垂直表示コントロール信号として出力される。アドレ
スカウンタ161の残りの８ビットは垂直ズームアドレス
としてスイッチ回路26（第１図）に与えられる。アドレ
スカウンタ161の垂直セットデータのロードを許可する
信号を入力するための端子PLには、ラッチ回路163のリ
セット端子Ｒと同様に、垂直セットデータのロードを許
可するための信号として 信号EC2が与えられる。した
がって、アドレスカウンタ161には信号EC2に応答して上
述の初期値がプリセットされ、ラッチ回路163は信号EC2
に応答してリセットされる。

なお、信号ECは、第４図に示すように、垂直ブランキン
グ期間（Ｖ−BL）に１回出力される信号である。また、
信号EC2は１フレーム毎（２フィールド毎）に出力され
る信号であり、信号ECが２回出力される毎に１回出力さ
れる。ラッチ回路163のトリガ入力には、信号CNT4/CNT2
（信号CNT4と信号CNT2のオア）が与えられる。この信号
CNT4は第４図に示すように水平ブランキング期間（Ｈ−
BL）の信号HWDの期間に４回出力されるパルス信号であ
り、信号CNT2は上述の信号ECの期間に２回出力されるパ
ルス信号である。なお、第４図中の記号「Ｈ−BL・Ｖ−
BL」は、負論理の水平ブランキング信号「Ｈ−BL」と負
論理の垂直ブランキング信号「Ｖ−BL」を並記したこと
を意味する。信号HWDは水平ブランキング期間に出力さ
れ約1.2マイクロ秒持続するウインドウパルスである。
ラッチ回路163は、このようなラッチトリガ信号CNT4/CN
T2に応答して、加算器162からの加算値出力端子Σから
のデータをラッチし、そのラッチ出力Ｑは、再び加算器
162の一方入力Ｂに与えられる。そして、この加算器162
の他方入力Ａには、ラッチ回路24（第１図）からの加算
データが与えられる。これら加算器162およびタッチ回
路163は、それぞれ、12ビット構成とされている。な
お、ラッチ回路163に第４図で示すような信号CNT4/CNT2
を与え、加算器162において水平ブランキング期間に４
回、垂直ブランキング期間に２回加算動作を行なわしめ
るのは、画面のドット数の比が1024/256でかつ飛越走査
を行なっているためである。

第２図に示すような「自動車」の絵をディスプレイ上に
表示させるために、垂直スタートアドレスがたとえば
「100」であるとすると、アドレスカウンタ161の初期値
としての垂直セットデータとしては、アドレスカウンタ
161が「100」カウントして「256」になるような数値「1
56」が与えられる。また、加算データとたとえば「0.2
5」とすると、加算器162は、４回カウント動作をしなけ
ればキャリCnが出力されない。なぜなら、加算器162で
は、（0.25＋０），（0.25＋0.25），（0.5＋0.25），
（0.75＋0.25），（1.0＋0.25），・・・のような加算
動作を行なうからである。したがって、アドレスカウン
タ161からの垂直ズームアドレスは、加算データを「0.2
5」とした場合１水平ブランキング期間に「１」だけ歩
進され１垂直ブランキング期間に「0.5」だけ歩進され
る。そして、次の垂直走査期間では前の垂直走査期間に
走査した水平走査線の間にラスタが入るようないわゆる
飛越走査が行なわれる。１水平ブランキング期間に垂直
ズームアドレスが「１」インクリメントされるというこ
とは、従来のものと同じであり、したがって加算データ
を「0.25」とした場合はディスプレイの画面上に原寸の
大きさでピクチャないしキャラクタが表示される。もし
加算データを「0.15」とすると、垂直ズームアドレスは
1.6（≒1.6666・・・・・）水平ブランキング期間経過
しなければ「１」インクリメントされず、したがって、
ディスプレイ上では、垂直方向のドット寸法が1.6倍さ
れて表示される。またもし加算データが「0.5」として
与えられると、垂直ズームアドレスは１水平ブランキン
グ期間に「２」インクリメントされることになり、結果
的にバッファRAM14の水平走査が間引かれることにな
り、画面上のピクチャないしキャラクタサイズは0.5倍
（＝1/2）となる。したがって、加算データを適当に選
ぶことによって、ディスプレイの画面上のピクチャない
しキャラクタの垂直方向の寸法を縮小し，拡大し，原寸
のまま表示し得るのである。

より詳しく説明すると、垂直アドレスが１水平ブランキ
ング期間に「１」インクリメントされるということは、
バッファRAM14の垂直アドレスが１水平走査毎に変わる
ということであり、キャラクタROM12からの表示データ
は、１水平走査毎に更新されていくことを意味する。こ
のような表示データの１水平走査毎の更新は従来と同じ
であり、したがって垂直方向寸法が原寸のままとなるの
である。ところが、バッファRAM14の垂直アドレスが１
水平ブランキング期間でも「１」未満しか歩進されない
とすれば、キャラクタROM12から１水平走査期間以上に
亘って同じ表示データが出力されることになり、このこ
とは結果的に表示されるピクチャないしキャラクタの垂
直方向の寸法を拡大することになる。逆に、バッファRA
M14の垂直アドレスが１水平ブランキング期間で「１」
以上歩進されるということは、キャラクタROM12からの
表示データが飛び越された形となる。このことは、ディ
スプレイ上に表示されたピクチャないしキャラクタの垂
直方向の寸法が圧縮ないし縮小されたことを意味する。

つぎに、第５図の参照して、水平ズームアドレス発生器
18について詳しく説明する。この水平ズームアドレス発
生器18も、アドレスカウンタ181を含み、このアドレス
カウンタ181は「1023」までカウントできるように10ビ
ット構成とされている。アドレスカウンタ181のカウン
ト入力INには、加算器182からのキャリCnが与えられ
る。アドレスカウンタ181の上位２ビットすなわち９ビ
ット目と10ビット目の出力はオア態様で取り出され、そ
の信号が水平表示コントロール信号として与えられる。
この水平コントロール信号が「０」なら水平表示のため
の動作を行うが、「１」ならば、アドレスカウンタ181
にカウントされているアドレスがバッファRAM14に存在
しないので、水平表示のための動作を行わない。ラッチ
回路183は、２個のＤ−フリップフロップ183aと、この
１組のＤ−フリップフロップ183aと同様のものを５個並
列接続したラッチ回路部183bによって12ビット構成とさ
れ、ラッチのトリガ信号としてＴφを受ける。この信号
Ｔφは50ナノ秒（＝51.2マイクロ秒/1024）周期の信号
である。ラッチ回路183のラッチ出力Ｑは再び加算器182
の一方入力に与えられ、加算器182の他方入力にはラッ
チ回路24（第１図）からの加算データが与えられる。加
算器182の加算出力Σはラッチ回路183に与えられる。な
お、アドレスカウンタ181には、その初期値データとし
て、ラッチ回路24からの水平セットデータがセットさ
れ、アドレスカウンタ181の出力は水平ズームアドレス
として、スイッチ回路28を通してバッファRAM14の水平
アドレスとして与えられる。なお、アドレスカウンタ18
1の水平セットデータのロードを許可する信号を入力す
るための端子PLおよびラッチ回路183のリセット端子Ｒ
には、水平ウインドウパルスHWDが与えられる。したが
って、１水平走査毎に、アドレスカウンタ181に水平セ
ットデータがプリセットされ、ラッチ回路183がリセッ
トされる。また、デコーダ184は、水平走査毎に入力さ
れる出力許可信号Ｇが与えられたときのみ水平セットデ
ータの小数点以下２ビットに応じた出力を行う。

水平セットデータの小数点以下２ビットのデータは、デ
コーダ184に与えられ、このデコーダ184を出力は、（２
進数の）小数点以下12桁の加算データをラッチするラッ
チ回路183の一部であり小数点以下２桁を表す２ビット
のフリップフロップ183aのR/S入力に与えられる。たと
えばデコーダ184の２ビットがそれぞれ「１」であると
すれば、フリップフロップ183aからは小数点以下２桁の
「0.75」に相当するデータ「11」として２つの端子１よ
り信号が出力される。この出力された信号によりラッチ
回路183aの小数点以下１桁目と２桁目を示すビットがセ
ットされ「11」になる。このような、小数点以下２桁の
数字を用いるのは、たとえば第６図に示すように、たと
えば車の全体が画面に表示されるのではなくその一部が
まず表示されついで段々全体が表示されるようにすると
き、スムーズな変化を得るためである。なお、この例で
は小数点以下２ビットを利用したが、よりスムーズな変
化を望めば、３ビット以上が用いられてもよい。

第２図に示すような「自動車」のピクチャを表示すると
すれば、この場合の水平スタートアドレスはたとえば
「100」となる。したがって、水平セットデータとして
は、アドレスカウンタ181が「100」カウントしてリセッ
トされ再びスタートするような数値「924」を初期値デ
ータとして与える。そして、加算データとしてラッチ回
路24（第１図）からたとえば「0.25」を与えるとする
と、加算器162は50ナノ秒毎の信号Ｔφに応答して加算
動作を行ない、200ナノ秒毎にキャリCnを出力する。し
たがって、アドレスカウンタ181からの水平アドレスは2
00ナノ秒毎に「１」インクリメントされる。このよう
に、水平方向の１ドットが200ナノ秒ということは従来
の水平方向を256分割した場合と同じ水平方向の寸法と
なる。なぜなら、水平走査期間51.2マイクロ秒/256＝20
0ナノ秒だからである。もし加算データが「0.1」とされ
れば、アドレスカウンタ181からの水平アドレスは500ナ
ノ秒毎に「１」インクリメントされることになり、この
ことは加算データが「0.25」の場合に比べて、水平方向
の寸法が2.5倍（＝500ナノ秒/200ナノ秒）されることを
意味する。そして、最大拡大した場合、ディスプレイの
全画面上に１ドットだけ表示することも可能である。こ
の場合は加算データとして「0.001」を与えればよい。
すなわち、加算器182の上から10ビット目だけ「１」と
するようにしておく。また、加算データとして「0.5」
を与えれば、アドレスカウンタ181は100ナノ秒毎に
「１」インクリメントされることになり、この場合原寸
（加算データが0.25のとき）に比べて水平方向の寸法が
1/2倍（＝100ナノ秒/200ナノ秒）とされる。もし加算デ
ータとして「1.0」をストアすれば、すなわち加算器の
全ビットを「１」とすれば、ディスプレイの画面上に表
示されるピクチャないしキャラクタは原寸に比べて最小
倍に縮小されたものとなる。

より詳しく説明すると、原寸で表示する場合すなわち従
来と同じ大きさで表示する場合、バッファRAM14の水平
アドレスは200ナノ秒（＝51.2マイクロ秒/256）毎に
「１」インクリメントされる。換言すれば、原寸で表示
する場合水平方向の１ドットの大きさは200ナノ秒であ
る。これに対して加算データを適当に選択してその水平
方向の１ドットが表示される時間を長短することによっ
て水平方向の寸法を拡大・縮小できるのである。

小数点以下２桁が「00」であれば、ディスプレイの画面
上には１ドットずつ表示される。ところが何倍かに拡大
したときにも１ドットずつスタートアドレスが代わると
すれば、第６図に示すような一部から全体へ徐々に画面
上に表示する際の動きが滑らかではない。そこで、第５
図に示す水平ズームアドレス発生器18では、水平セット
データとして小数点以下２ビットを用いて１ドットの1/
4毎のスタートアドレスの変化を可能にしている。たと
えば小数点以下２ビットが「01」であれば、「0.25」と
なり、１ビットの1/4ドットを最小単位としてスタート
アドレスを変化させることができる。したがって、第６
図に示すように徐々に全体を表示していくような場合、
その変化が非常にスムーズになる。

つぎに、この発明の一実施例としての第７図に示す傾斜
したパス（Path）を表示させるためのスタートアドレス
ないしセットアドレスおよび水平加算データを発生する
回路について説明する。第７図のようなパスを遠近図
（Perspective view）として表示させる場合、水平走査
毎にスタートアドレスと加算データとをCPU20（第１
図）から出力しなければならない。そこで、この実施例
では、第９図に示すようなCPUインターフェース回路を
用いる。第９図は水平セットデータと加算データとを出
力する回路である。

この実施例では、CPU20（第１図）からは最初のラインl
0（第８図）のスタートアドレス，加算データおよびそ
れらの増分値ΔＳならびにΔＡ（第８図）を出力するよ
うにする。そして、インターフェース回路40においてこ
れらのデータを処理し、各ライン毎に水平セットデータ
と加算データとを出力できるようにする。

この第９図に示すインターフェース回路40は、たとえば
第１図に示すラッチ回路24に代えて用いられ得る。CPU
データバス22からは、水平セットデータがラッチ回路42
に与えられ、加算データがラッチ回路44に与えられる。
ラッチ回路42からの水平セットデータはスイッチ回路46
の一方入力Ａに与えられ、ラッチ回路44からの加算デー
タはスイッチ回路48の一方入力Ａに与えられる。CPUか
らは、データバス22を介して、ラッチ回路50および52
に、それぞれ、データΔＳおよびΔＡが与えられる。こ
のラッチ回路50の出力は加算器54の一方入力Ａとして与
えられ、ラッチ回路52の出力は加算器56の一方入力Ａと
して与えられる。加算器54の他方入力Ｂにはラッチ回路
58からの出力が与えられ、加算器56の他方入力Ｂにはラ
ッチ回路60からの出力が与えられる。加算器54の合計出
力Σはスイッチ回路46の他方入力Ｂに与えられ、加算器
56の合計出力Σはスイッチ回路48の他方入力Ｂに与えら
れる。スイッチ回路46および48は、それぞれ、垂直ブラ
ンキング期間の信号Ｖ−BL（第４図）によって切り換え
られ、垂直ブランキング期間中に一方入力Ａを出力する
ように構成されている。ラッチ回路58のトリガ信号とし
ては、水平セットデータを変化させるときに出力される
タイミング信号L3と水平ブランキング期間の信号Ｈ−BL
とがオア態様で与えられ、ラッチ回路60のトリガ信号と
しては水平加算データを変化させるときに出力されるタ
イミング信号L4と信号Ｈ−BLとのオアが与えられる。ま
た、CPU20（第１図）は、垂直ブランキング期間に加算
タイミング信号AD1,AD2,AD3およびAD4を発生し、それぞ
れをラッチ回路42,50,44および52のラッチタイミング信
号として与える。

CPU20からデータバス22を介して水平セットデータ，Δ
S,加算データおよびΔＡが与えられる。垂直ブランキン
グ期間中に信号AD1〜AD4が与えられるため、この期間中
にラッチ回路42には水平セットデータが、ラッチ回路50
にはセットデータの増分値ΔＳが、ラッチ回路44には加
算データが、そしてラッチ回路52には加算データの増分
値ΔＡがそれぞれラッチされる。その後、同じ垂直ブラ
ンキング期間に、スイッチ回路46および48を介して、ラ
ッチ回路42にラッチされたセットデータおよびラッチ44
にラッチされた加算データが、ラッチ回路58および60に
それぞれ与えられる。そして、タイミング信号L1および
L2に応答してラッチ回路58および60がそれぞれ与えられ
たデータを取り込む。

垂直ブランキング期間が終了し、水平走査期間が始まる
と、各水平ブランキング期間毎に、ラッチ回路58と加算
器54とによって各ライン毎のセットデータが計算され、
出力される。同様に、各水平ブランキング期間毎にラッ
チ回路60と加算器56とによって各ライン毎の加算データ
が出力される。このような水平セットデータおよび加算
データは、したがって、各ライン毎に更新され、それら
のデータが第１図および第５図に示す水平ズームアドレ
ス発生器18に与えられる。

なお、垂直セットデータおよび垂直加算データを得るた
めの回路は、第９図のラッチ回路58に接続されているオ
ア回路57の入力信号の１つであるＨ−BL信号をＶ−BL信
号（第９図にカッコ書きで記載）に変えるだけで構成で
きる。この場合、垂直加算データは、水平ブランキング
毎に更新されるので、ラッチ回路60に接続されているオ
ア回路59の入力信号の１つであるＨ−BL信号をそのまま
利用すればよい。しかしながら、第７図のように水平方
向のドット寸法と垂直方向のドット寸法との比が変化し
ないパスを表示する場合、垂直加算データについては、
第９図の回路で得られた水平加算データを４倍するだけ
で得られる。すなわち、得られた水平加算データを水平
ブランキング中に４回加算、つまり２ビットシフトさせ
るだけである。なぜ水平加算データを４倍するのかを説
明すると、この実施例では、バッファRAM14は水平ドッ
トデータと垂直ドットデータが等しく記憶するようにな
っている。そのため、水平画素1024ドット、垂直画素25
6ドット（１フィールド）をこのバッファRAM14を使って
表示しようとすると、水平アドレスに比べて垂直アドレ
スが４倍（1024/256）の速さで加算されなければ表示で
きないからである。

そして、このインタフェース回路40を用いて表示すべき
パスに変化をつけたいときには、CPUから所望の垂直ブ
ランキング期間に加算タイミング信号AD1〜AD4を発生
し、ラッチ回路42,50,44および52の内容を書き換えるだ
けでよい。このとき書き換えられるデータは、当然、CP
U20（第１図）から与えられる。すなわち、CPU20は、そ
こに接続されたジョイスティック等の操作手段の操作に
応じた角度でパスを変化させるためには、その変化に必
要なそれぞれのデータとタイミング信号AD1〜AD4を垂直
ブランキング期間に発生するだけでよい。そうすれば、
第７図（Ａ）のようなパスだけでなく第７図（Ｂ）で示
すように変化した遠近図法によるパスが表示される。

第３図，第５図および第９図を見れば判るように、加算
回路とラッチ回路の組み合わせによって必要なデータを
得るようにしているので、この組き合わせの基本回路を
たとえばカスタム仕様の大規模集積回路として構成して
おけば、たとえばビデオゲーム装置においてゲームの内
容が変わっても、同じ集積回路の組み合わせで必要な回
路を構成できるという利点がある。

【図面の簡単な説明】

第１図はこの発明が適用できる表示装置の一例を示すブ
ロック図である。 第２図はこの表示装置の基本的な考え方を説明するため
のディスプレイの画面の一例を示す図解図である。 第３図は垂直ズームアドレス発生器の詳細なブロック図
である。 第４図は種々のタイミング信号を説明するタイミング図
である。 第５図は水平ズームアドレス発生器を詳細に示すブロッ
ク図である。 第６図は水平ズームアドレス発生器の説明のために用い
るディスプレイの両面の一例を示す図である。 第７図は遠近図法によるパスを表示したディスプレイの
画面の一例を示す図である。 第８図はこのような傾斜したパスを表示するに必要なデ
ータを説明するための図である。 第９図は第８図に従って各ライン毎に更新されたデータ
を出力するための、この発明の一実施例としてのCPUイ
ンタフェース回路を示すブロック図である。 図において、12はキャラクタROM、14はバッファRAM、16
は垂直ズームアドレス発生器、18は水平ズームアドレス
発生器、20はCPU、40はCPUインタフェース回路を示す。

Claims (3)

【特許請求の範囲】
1. 【請求項１】ラスタ走査ディスプレイ上でイメージを遠
   心図法に従って表示する遠近図法表示装置であって、 表示イメージを発生するために読み出されるべき表示デ
   ータをストアするアドレス可能なメモリ手段（12）、 初期アドレスを与える第１のデータ付与手段（20）、 アドレス増分値を与える第２のデータ付与手段（20）、 前記初期アドレスと前記アドレス増分値とを前記ラスタ
   走査ディスプレイの走査毎に加算して順次の水平スター
   トアドレスデータを発生する水平スタートアドレス発生
   手段（40）、 初期加算データを与える第３のデータ付与手段（20）、 加算データ増分値を与える第４のデータ付与手段（2
   0）、 前記初期加算データと前記加算データ増分値とを前記ラ
   スタ走査ディスプレイの走査毎に加算して順次の水平加
   算データを発生する水平加算データ発生手段（40）、お
   よび 前記水平スタートアドレスデータがプリセットされるア
   ドレスカウンタと前記水平加算データを累算してその結
   果に応じて前記アドレスカウンタをインクリメントする
   加算器とを含み、前記アドレスカウンタから前記メモリ
   手段のアドレスを発生するアドレス手段（16,18）を備
   え、 前記第１のデータ付与手段と、前記第３のデータ付与手
   段と、前記第２のデータ付与手段および前記第４のデー
   タ付与手段の少なくとも一方とによって前記ラスタ走査
   ディスプレイの表示に先立って前記初期アドレスと、前
   記初期加算データと、前記アドレス増分値および前記加
   算データ増分値の少なくとも１つとを設定することによ
   って前記表示イメージを遠近図法表示するようにした、
   遠近図法表示装置。
2. 【請求項２】前記水平スタートアドレス発生手段はその
   一方入力に前記アドレス増分値が与えられる加算器およ
   び前記加算器からの加算結果を累積してその累積データ
   を前記加算器の他方入力に与える累積手段を含む、特許
   請求の範囲第１項記載の遠近図法表示装置。
3. 【請求項３】前記水平加算データ発生手段はその一方入
   力に前記加算データ増分値が与えられる加算器および前
   記加算聞からの加算結果を累積してその累積データを前
   記加算器の他方入力に与える累積手段を含む、特許請求
   の範囲第１項または第２項に記載の遠近図法表示装置。