JPH0443586B2 - - Google Patents
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- JPH0443586B2 JPH0443586B2 JP59215413A JP21541384A JPH0443586B2 JP H0443586 B2 JPH0443586 B2 JP H0443586B2 JP 59215413 A JP59215413 A JP 59215413A JP 21541384 A JP21541384 A JP 21541384A JP H0443586 B2 JPH0443586 B2 JP H0443586B2
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- Japan
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- horizontal
- memory
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- 238000010586 diagram Methods 0.000 description 17
- 238000004091 panning Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 5
- 238000009125 cardiac resynchronization therapy Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G1/00—Control arrangements or circuits, of interest only in connection with cathode-ray tube indicators; General aspects or details, e.g. selection emphasis on particular characters, dashed line or dotted line generation; Preprocessing of data
- G09G1/007—Circuits for displaying split screens
Landscapes
- Engineering & Computer Science (AREA)
- Radar, Positioning & Navigation (AREA)
- Remote Sensing (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Controls And Circuits For Display Device (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、計算機端末、マイクロコンピユータ
システムの表示等に用いるラスタースキヤン型グ
ラフイツク／キヤラツク表示装置に関するもので
ある。
システムの表示等に用いるラスタースキヤン型グ
ラフイツク／キヤラツク表示装置に関するもので
ある。
従来例の構成とその問題点
近年、計算機の普及、マイクロコンピユータの
普及により、その端末表示装置としてCRT等を
使用したラスタースキヤン型表示装置が普及して
来ている。
普及により、その端末表示装置としてCRT等を
使用したラスタースキヤン型表示装置が普及して
来ている。
以下、図面を説明しながら従来の表示装置につ
いて説明する。
いて説明する。
第１図は、従来の表示装置ブロツク図であり、
１は水平アドレスレジスタ、２は垂直プリセツト
レジスタ、３は垂直レジスタ、４はアドレス発生
回路、５は表示用メモリ、６はCRT等の表示器、
７は水平アドレスクロツク、８は垂直アドレスク
ロツク、９は垂直プリセツトクロツクである。
１は水平アドレスレジスタ、２は垂直プリセツト
レジスタ、３は垂直レジスタ、４はアドレス発生
回路、５は表示用メモリ、６はCRT等の表示器、
７は水平アドレスクロツク、８は垂直アドレスク
ロツク、９は垂直プリセツトクロツクである。
以上の様に構成されたアドレス発生回路を備え
た表示装置についてその動作を説明する。
た表示装置についてその動作を説明する。
CRT等を使用したラスタースキヤン型表示装
置では、表示画面左上より順次表示メモリアドレ
スを増加しつつ画面を表示する。従つて画面左上
では、水平アドレスレジスタ１は０に設定され、
垂直レジスタ３は垂直プリセツトクロツク９によ
り垂直プリセツトレジスタ２の値である表示スタ
ートアドレスに設定される。一水平期間中水平ア
ドレスレジスタは、所定のメモリ巾まで水平アド
レスクロツク７によりカウントされる。所定の数
に達し一水平期間を終わると水平アドレスレジス
タ１は再び０に設定され垂直アドレスレジスタ３
は、垂直アドレスクロツク８により１が加算され
る。この様にして順次走査され画面右下まで達す
ると再度垂直レジスタ３がプリセツトされ画面左
上より走査される。
置では、表示画面左上より順次表示メモリアドレ
スを増加しつつ画面を表示する。従つて画面左上
では、水平アドレスレジスタ１は０に設定され、
垂直レジスタ３は垂直プリセツトクロツク９によ
り垂直プリセツトレジスタ２の値である表示スタ
ートアドレスに設定される。一水平期間中水平ア
ドレスレジスタは、所定のメモリ巾まで水平アド
レスクロツク７によりカウントされる。所定の数
に達し一水平期間を終わると水平アドレスレジス
タ１は再び０に設定され垂直アドレスレジスタ３
は、垂直アドレスクロツク８により１が加算され
る。この様にして順次走査され画面右下まで達す
ると再度垂直レジスタ３がプリセツトされ画面左
上より走査される。
上記の様な構成においては、垂直プリセツトレ
ジスタ２にプリセツトする値を順次変える事によ
り表示画面を垂直方向にスクロールすることだけ
は、可能である。
ジスタ２にプリセツトする値を順次変える事によ
り表示画面を垂直方向にスクロールすることだけ
は、可能である。
しかしながら、大きな表示メモリを用いてその
一部を自由に表示するパニング表示や、画面分
割、分割された画面をグラフイツク／キヤラクタ
自由に設定する事、ウインドウ表示、など複雑な
表示が出来ないという問題点を有していた。
一部を自由に表示するパニング表示や、画面分
割、分割された画面をグラフイツク／キヤラクタ
自由に設定する事、ウインドウ表示、など複雑な
表示が出来ないという問題点を有していた。
発明の目的
本発明の目的は、パニング表示、画面分割、ウ
インドウ表示、分割された画面をグラフイツク／
キヤラクタ自由に設定する事、画面拡大表示など
複雑な画面表示制御機能を効果的に実施する事を
可能とするラスタースキヤン型表示装置を提供す
る事である。
インドウ表示、分割された画面をグラフイツク／
キヤラクタ自由に設定する事、画面拡大表示など
複雑な画面表示制御機能を効果的に実施する事を
可能とするラスタースキヤン型表示装置を提供す
る事である。
発明の構成
本発明の表示装置は、水平アドレスクロツクに
より加算する水平アドレスカウンタと、垂直アド
レスクロツクによりメモリの水平アドレス巾を加
算する垂直アドレスレジスタおよび垂直アドレス
加算器と、前記水平アドレスカウンタと前記垂直
アドレスレジスタの出力値を加算する相対アドレ
ス加算器と、水平分割位置を記憶する水平分割デ
ータメモリと、前記水平アドレスカウンタ出力と
前記水平分割データメモリ出力を比較する水平分
割比較器と、前記水平分割比較器の出力により加
算する水平分割カウンタを備え、この水平分割カ
ウンタの出力を前記水平分割データメモリのアド
レス入力となるよう構成し、表示スタートアドレ
ス用メモリを備え、前記水平分割カウンタの出力
を前記表示スタートアドレス用メモリのアドレス
入力となるよう構成し、前記相対アドレス加算器
出力と前記表示スタートアドレス用メモリの出力
を加算する絶対アドレス加算器を備え、この絶対
アドレス加算器の出力を表示メモリの読み出しア
ドレスとして発生するアドレス発生器を備えたも
のである。
より加算する水平アドレスカウンタと、垂直アド
レスクロツクによりメモリの水平アドレス巾を加
算する垂直アドレスレジスタおよび垂直アドレス
加算器と、前記水平アドレスカウンタと前記垂直
アドレスレジスタの出力値を加算する相対アドレ
ス加算器と、水平分割位置を記憶する水平分割デ
ータメモリと、前記水平アドレスカウンタ出力と
前記水平分割データメモリ出力を比較する水平分
割比較器と、前記水平分割比較器の出力により加
算する水平分割カウンタを備え、この水平分割カ
ウンタの出力を前記水平分割データメモリのアド
レス入力となるよう構成し、表示スタートアドレ
ス用メモリを備え、前記水平分割カウンタの出力
を前記表示スタートアドレス用メモリのアドレス
入力となるよう構成し、前記相対アドレス加算器
出力と前記表示スタートアドレス用メモリの出力
を加算する絶対アドレス加算器を備え、この絶対
アドレス加算器の出力を表示メモリの読み出しア
ドレスとして発生するアドレス発生器を備えたも
のである。
また、本発明の表示装置は、水平アドレスクロ
ツクにより加算する水平アドレスカウンタと、垂
直アドレスクロツクによりメモリの水平アドレス
巾を加算する垂直アドレスレジスタおよび垂直ア
ドレス加算器と、前記水平アドレスカウンタと前
記垂直アドレスレジスタの出力値を加算する相対
アドレス加算器と、垂直アドレスクロツクにより
加算する垂直アドレスカウンタと、垂直分割位置
を記憶する垂直分割データメモリと、前記垂直ア
ドレスカウンタ出力と前記垂直分割データメモリ
出力を比較する垂直分割比較器と、この垂直分割
比較器の出力により加算する垂直分割カウンタを
備え、この垂直分割カウンタの出力を前記垂直分
割データメモリのアドレス入力となるよう構成
し、表示スタートアドレス用メモリを備え、前記
垂直分割カウンタの出力を前記表示スタートアド
レス用メモリのアドレス入力となるよう構成し、
前記相対アドレス加算器出力と前記表示スタート
アドレス用メモリの出力を加算する絶対アドレス
加算器を備え、この絶対アドレス加算器の出力を
表示メモリの読み出しアドレスとして発生するア
ドレス発生器を備えたものである。
ツクにより加算する水平アドレスカウンタと、垂
直アドレスクロツクによりメモリの水平アドレス
巾を加算する垂直アドレスレジスタおよび垂直ア
ドレス加算器と、前記水平アドレスカウンタと前
記垂直アドレスレジスタの出力値を加算する相対
アドレス加算器と、垂直アドレスクロツクにより
加算する垂直アドレスカウンタと、垂直分割位置
を記憶する垂直分割データメモリと、前記垂直ア
ドレスカウンタ出力と前記垂直分割データメモリ
出力を比較する垂直分割比較器と、この垂直分割
比較器の出力により加算する垂直分割カウンタを
備え、この垂直分割カウンタの出力を前記垂直分
割データメモリのアドレス入力となるよう構成
し、表示スタートアドレス用メモリを備え、前記
垂直分割カウンタの出力を前記表示スタートアド
レス用メモリのアドレス入力となるよう構成し、
前記相対アドレス加算器出力と前記表示スタート
アドレス用メモリの出力を加算する絶対アドレス
加算器を備え、この絶対アドレス加算器の出力を
表示メモリの読み出しアドレスとして発生するア
ドレス発生器を備えたものである。
実施例の説明
以下本発明の一実施例について、図面を参照し
ながら説明する。
ながら説明する。
まず、パニングについて説明する。第２図は本
発明の一実施例における表示装置のパニング表示
を行なうためのアドレス発生回路のブロツク図で
ある。第２図において、２１は水平アドレスカウ
ンタ、２２は垂直アドレスレジスタ、２３は垂直
アドレス加算器、２４は相対アドレス加算器、２
５は絶対アドレス加算器、７は水平アドレスクロ
ツク、８は垂直アドレスクロツク、２７はメモリ
水平アドレス巾、２８は表示スタートアドレスで
ある。
発明の一実施例における表示装置のパニング表示
を行なうためのアドレス発生回路のブロツク図で
ある。第２図において、２１は水平アドレスカウ
ンタ、２２は垂直アドレスレジスタ、２３は垂直
アドレス加算器、２４は相対アドレス加算器、２
５は絶対アドレス加算器、７は水平アドレスクロ
ツク、８は垂直アドレスクロツク、２７はメモリ
水平アドレス巾、２８は表示スタートアドレスで
ある。
第３図は、本実施例における表示用メモリ上の
表示画面の位置を表わす概念図である。第３図に
おいて、３１は表示用メモリ、３２は表示画面、
２７はメモリ水平アドレス巾、２８は表示スター
トアドレスである。
表示画面の位置を表わす概念図である。第３図に
おいて、３１は表示用メモリ、３２は表示画面、
２７はメモリ水平アドレス巾、２８は表示スター
トアドレスである。
以上のように構成された本実施例の表示装置の
アドレス発生回路について以下その動作を説明す
る。まず画面左上端の初期状態では、水平アドレ
スカウンタ２１と垂直アドレスレジスタ２２は０
に設定されており、表示スタートアドレス２８が
絶対アドレス加算器２５の出力となりこれはアド
レス発生回路の出力となる。水平方向に走査を開
始すると、水平アドレスカウンタ２１は水平アド
レスクロツク７により１づつ加算されアドレス発
生回路の出力は１づつ加算される。水平走査を終
了し画面左端にもどると水平アドレスカウンタ２
１は再び０に設定され、垂直アドレスクロツク８
により垂直アドレスレジスタ２２にはメモリ水平
アドレス巾２７が垂直アドレス加算器２３を使つ
て加算される。従つてアドレス発生回路の出力
は、表示スタートアドレス２８の１ライン下のメ
モリアドレスとなる（第３図参照）。以下同様に
順次走査される。この時表示スタートアドレス２
８を適当に設定し直せば、表示画面は、表示用メ
モリ３１上の自由な位置に設定できる。
アドレス発生回路について以下その動作を説明す
る。まず画面左上端の初期状態では、水平アドレ
スカウンタ２１と垂直アドレスレジスタ２２は０
に設定されており、表示スタートアドレス２８が
絶対アドレス加算器２５の出力となりこれはアド
レス発生回路の出力となる。水平方向に走査を開
始すると、水平アドレスカウンタ２１は水平アド
レスクロツク７により１づつ加算されアドレス発
生回路の出力は１づつ加算される。水平走査を終
了し画面左端にもどると水平アドレスカウンタ２
１は再び０に設定され、垂直アドレスクロツク８
により垂直アドレスレジスタ２２にはメモリ水平
アドレス巾２７が垂直アドレス加算器２３を使つ
て加算される。従つてアドレス発生回路の出力
は、表示スタートアドレス２８の１ライン下のメ
モリアドレスとなる（第３図参照）。以下同様に
順次走査される。この時表示スタートアドレス２
８を適当に設定し直せば、表示画面は、表示用メ
モリ３１上の自由な位置に設定できる。
以上の様に本実施例によれば、第２図の様にア
ドレス発生回路を構成する事によりパニング表示
を実現する事が出来る。
ドレス発生回路を構成する事によりパニング表示
を実現する事が出来る。
次に、本発明の他の実施例について図面を参照
しながら説明する。第４図は、本発明の他の実施
例における表示装置のアドレス発生回路のブロツ
ク図である。第４図において、４１は水平分割比
較器、４２は水平分割カウンタ、４３は表示スタ
ートアドレス用メモリ、４４は水平分割データメ
モリ、２１は水平アドレスカウンタ、２２は垂直
アドレスレジスタ、２３は垂直アドレス加算器、
２４は相対アドレス加算器、２５は絶対アドレス
加算器、７は水平アドレスクロツク、８は垂直ア
ドレスクロツク、２７はメモリ水平アドレス巾で
ある。第５図は、本実施例における表示用メモリ
上の表示画面の位置を表わす概念図である。第５
図において、３１は表示用メモリ、３２は表示画
面、２７はメモリ水平アドレス巾、５１は表示ス
タートアドレス用メモリの０番地の値の示すとこ
ろ、５２は表示スタートアドレス用メモリの１番
地の値の示すところである。
しながら説明する。第４図は、本発明の他の実施
例における表示装置のアドレス発生回路のブロツ
ク図である。第４図において、４１は水平分割比
較器、４２は水平分割カウンタ、４３は表示スタ
ートアドレス用メモリ、４４は水平分割データメ
モリ、２１は水平アドレスカウンタ、２２は垂直
アドレスレジスタ、２３は垂直アドレス加算器、
２４は相対アドレス加算器、２５は絶対アドレス
加算器、７は水平アドレスクロツク、８は垂直ア
ドレスクロツク、２７はメモリ水平アドレス巾で
ある。第５図は、本実施例における表示用メモリ
上の表示画面の位置を表わす概念図である。第５
図において、３１は表示用メモリ、３２は表示画
面、２７はメモリ水平アドレス巾、５１は表示ス
タートアドレス用メモリの０番地の値の示すとこ
ろ、５２は表示スタートアドレス用メモリの１番
地の値の示すところである。
以上のように構成された本実施例の表示装置の
アドレス発生回路について以下その動作を説明す
る。まず画面左上端の初期状態では、水平アドレ
スカウンタ２１と垂直アドレスレジスタ２２と水
平分割カウンタ４２は０に設定されており、水平
分割データメモリ４４のアドレス入力は０であり
水平分割データメモリ４４の０番地には０でない
数（例えば３）が設定されているとすると、表示
スタートアドレス用メモリ４３の０番地の値が絶
対アドレス加算器２５の出力となりこれはアドレ
ス発生回路の出力となる。水平方向に走査を開始
すると、水平アドレスカウンタ２１は水平アドレ
スクロツク７により１ずつ加算されたアドレス発
生回路の出力は１づつ加算される。水平アドレス
カウンタ２１の値が３になると、水平分割データ
メモリ４４の値と水平アドレスカウンタ２１の値
が一致し、水平分割比較器４１から一致信号が出
力され水平分割カウンタ４２は１加算される。従
つて表示スタートアドレス用メモリ４３の１番地
の値と水平アドレスカウンタ２１の値（ここでは
３）が加算され絶対アドレス加算器２５の出力と
なる。一方、水平分割データメモリ４４のアドレ
ス入力は１であり、水平分割データメモリ４４の
１番地には０番地より大きい数（例えば６）が設
定されているとすると、水平アドレスカウンタ２
１の値が加算され６になると、水平分割データメ
モリ４４と表示スタートアドレス用メモリ４３の
アドレスは１進む。同様に一水平期間が終わるま
で進み、垂直アドレスクロツク８により垂直アド
レスレジスタ２２にメモリ水平アドレス巾２７が
加算され、水平分割カウンタ４２は０に設定さ
れ、２ライン目の走査がおこなわれる。同様に一
画面の走査が行なわれ、水平方向に分割した画面
が表示される（第５図参照）。水平分割データメ
モリ４４と表示スタートアドレス用メモリ４３の
値を適当に設定することにより、表示画面の各ブ
ロツクは表示メモリ上の自由な位置を表示でき
る。
アドレス発生回路について以下その動作を説明す
る。まず画面左上端の初期状態では、水平アドレ
スカウンタ２１と垂直アドレスレジスタ２２と水
平分割カウンタ４２は０に設定されており、水平
分割データメモリ４４のアドレス入力は０であり
水平分割データメモリ４４の０番地には０でない
数（例えば３）が設定されているとすると、表示
スタートアドレス用メモリ４３の０番地の値が絶
対アドレス加算器２５の出力となりこれはアドレ
ス発生回路の出力となる。水平方向に走査を開始
すると、水平アドレスカウンタ２１は水平アドレ
スクロツク７により１ずつ加算されたアドレス発
生回路の出力は１づつ加算される。水平アドレス
カウンタ２１の値が３になると、水平分割データ
メモリ４４の値と水平アドレスカウンタ２１の値
が一致し、水平分割比較器４１から一致信号が出
力され水平分割カウンタ４２は１加算される。従
つて表示スタートアドレス用メモリ４３の１番地
の値と水平アドレスカウンタ２１の値（ここでは
３）が加算され絶対アドレス加算器２５の出力と
なる。一方、水平分割データメモリ４４のアドレ
ス入力は１であり、水平分割データメモリ４４の
１番地には０番地より大きい数（例えば６）が設
定されているとすると、水平アドレスカウンタ２
１の値が加算され６になると、水平分割データメ
モリ４４と表示スタートアドレス用メモリ４３の
アドレスは１進む。同様に一水平期間が終わるま
で進み、垂直アドレスクロツク８により垂直アド
レスレジスタ２２にメモリ水平アドレス巾２７が
加算され、水平分割カウンタ４２は０に設定さ
れ、２ライン目の走査がおこなわれる。同様に一
画面の走査が行なわれ、水平方向に分割した画面
が表示される（第５図参照）。水平分割データメ
モリ４４と表示スタートアドレス用メモリ４３の
値を適当に設定することにより、表示画面の各ブ
ロツクは表示メモリ上の自由な位置を表示でき
る。
以上の様に本実施例によれば第４図の様にアド
レス発生回路を構成する事によりパニング表示と
同時に水平方向の画面分割を実現する事ができ
る。
レス発生回路を構成する事によりパニング表示と
同時に水平方向の画面分割を実現する事ができ
る。
次に、本発明の他の実施例について図面を参照
しながら説明する。第６図は、本発明の他の実施
例における表示装置のアドレス発生回路のブロツ
ク図である。第６図において、４３は表示スター
トアドレス用メモリ、２１は水平アドレスカウン
タ、２２は垂直アドレスレジスタ、２３は垂直ア
ドレス加算器、２４は相対アドレス加算器、２５
は絶対アドレス加算器、７は水平アドレスクロツ
ク、８は垂直アドレスクロツク、２７はメモリ水
平アドレス巾、６１は垂直分割データメモリ、６
２は垂直分割比較器、６３は垂直アドレスカウン
タ、６４は垂直分割カウンタである。
しながら説明する。第６図は、本発明の他の実施
例における表示装置のアドレス発生回路のブロツ
ク図である。第６図において、４３は表示スター
トアドレス用メモリ、２１は水平アドレスカウン
タ、２２は垂直アドレスレジスタ、２３は垂直ア
ドレス加算器、２４は相対アドレス加算器、２５
は絶対アドレス加算器、７は水平アドレスクロツ
ク、８は垂直アドレスクロツク、２７はメモリ水
平アドレス巾、６１は垂直分割データメモリ、６
２は垂直分割比較器、６３は垂直アドレスカウン
タ、６４は垂直分割カウンタである。
以上のように構成された本実施例の表示装置の
アドレス発生回路について以下その動作を説明す
る。本実施例では、垂直分割データメモリ６１の
値により、画面の垂直方向に画面が分割される。
前記水平分割と同様の動作を、垂直方向で行なう
ものであり詳しい説明は省略する。
アドレス発生回路について以下その動作を説明す
る。本実施例では、垂直分割データメモリ６１の
値により、画面の垂直方向に画面が分割される。
前記水平分割と同様の動作を、垂直方向で行なう
ものであり詳しい説明は省略する。
以上の様に本実施例によれば第６図の様にアド
レス発生回路を構成する事により、パニング表示
と同時に画面の垂直分割表示を実現する事ができ
る。
レス発生回路を構成する事により、パニング表示
と同時に画面の垂直分割表示を実現する事ができ
る。
又、前記水平分割と垂直分割を、同時に実施す
れば、表示画面は格子状に区切られウインドウ表
示も可能となる事は明らかである。
れば、表示画面は格子状に区切られウインドウ表
示も可能となる事は明らかである。
次に、本発明の他の実施例について図面を参照
しながら説明する。第７図は、本発明の他の実施
例における表示装置のアドレス発生回路のブロツ
ク図である。第７図において、４３は表示スター
トアドレス用メモリ、２１は水平アドレスカウン
タ、２２は垂直アドレスレジスタ、２３は垂直ア
ドレス加算器、２４は相対アドレス加算器、２５
は絶対アドレス加算器、７は水平アドレスクロツ
ク、８は垂直アドレスクロツク、２７はメモリ水
平アドレス巾、６１は垂直分割データメモリ、６
２は垂直分割比較器、６３は垂直アドレスカウン
タ、６４は垂直分割カウンタ、７１はラインカウ
ンタ、７２は垂直文字アドレス加算器、７３は垂
直文字アドレスレジスタ、７４はセレクタであ
る。
しながら説明する。第７図は、本発明の他の実施
例における表示装置のアドレス発生回路のブロツ
ク図である。第７図において、４３は表示スター
トアドレス用メモリ、２１は水平アドレスカウン
タ、２２は垂直アドレスレジスタ、２３は垂直ア
ドレス加算器、２４は相対アドレス加算器、２５
は絶対アドレス加算器、７は水平アドレスクロツ
ク、８は垂直アドレスクロツク、２７はメモリ水
平アドレス巾、６１は垂直分割データメモリ、６
２は垂直分割比較器、６３は垂直アドレスカウン
タ、６４は垂直分割カウンタ、７１はラインカウ
ンタ、７２は垂直文字アドレス加算器、７３は垂
直文字アドレスレジスタ、７４はセレクタであ
る。
以上のように構成された本実施例の表示装置の
アドレス発生回路について以下その動作を説明す
る。ラインカウンタ７１は、キヤラクタ表示の時
のキヤラクタのライン数を数えるもので通常カウ
ント出力はキヤラクタゼネレータROMのロウア
ドレス入力となる（図示せず）。本実施例では、
必要なラインカウントが終了した事を示す信号が
垂直文字アドレスレジスタ７３に出力され、垂直
文字アドレスレジスタ７３が加算される。この様
に構成すればキヤラクタ１行の間、同じメモリア
ドレスが出力されキヤラクタゼネレータを使つて
文字を表示する事ができる。このキヤラクタ用ア
ドレスと垂直アドレスレジスタ２２の出力のグラ
フイツクアドレスをセレクタ７４の入力とし、ど
ちらかの信号が出力としてを相対アドレス加算器
２４の入力となる。この時セレクタ７４の選択信
号（すなわちグラフイツク／キヤラクタ切り換え
信号）を表示スタートアドレス用メモリ４３に記
憶して置くようにすれば、画面の分割毎に（つま
り表示スタートアドレス毎に）グラフイツク／キ
ヤラクタを切り換える事ができる。
アドレス発生回路について以下その動作を説明す
る。ラインカウンタ７１は、キヤラクタ表示の時
のキヤラクタのライン数を数えるもので通常カウ
ント出力はキヤラクタゼネレータROMのロウア
ドレス入力となる（図示せず）。本実施例では、
必要なラインカウントが終了した事を示す信号が
垂直文字アドレスレジスタ７３に出力され、垂直
文字アドレスレジスタ７３が加算される。この様
に構成すればキヤラクタ１行の間、同じメモリア
ドレスが出力されキヤラクタゼネレータを使つて
文字を表示する事ができる。このキヤラクタ用ア
ドレスと垂直アドレスレジスタ２２の出力のグラ
フイツクアドレスをセレクタ７４の入力とし、ど
ちらかの信号が出力としてを相対アドレス加算器
２４の入力となる。この時セレクタ７４の選択信
号（すなわちグラフイツク／キヤラクタ切り換え
信号）を表示スタートアドレス用メモリ４３に記
憶して置くようにすれば、画面の分割毎に（つま
り表示スタートアドレス毎に）グラフイツク／キ
ヤラクタを切り換える事ができる。
以上の様に本実施例によれば第７図の様にアド
レス発生回路を構成する事により、分割された表
示画面の分割毎にグラフイツク／キヤラクタを自
由に設定する事を実現している。
レス発生回路を構成する事により、分割された表
示画面の分割毎にグラフイツク／キヤラクタを自
由に設定する事を実現している。
次に、本発明の他の実施例について図面を参照
しながら説明する。第８図は、本発明の他の実施
例における表示装置のアドレス発生回路のブロツ
ク図である。第８図において、４１は水平分割比
較器、４２は水平分割カウンタ、４３は表示スタ
ートアドレス用メモリ、４４は水平分割データメ
モリ、２１は水平アドレスカウンタ、２２は垂直
アドレスレジスタ、２３は垂直アドレス加算器、
２４は相対アドレス加算器、２５は絶対アドレス
加算器、７は水平アドレスクロツク、８は垂直ア
ドレスクロツク、２７はメモリ水平アドレス巾、
８１はブロツクメモリである。
しながら説明する。第８図は、本発明の他の実施
例における表示装置のアドレス発生回路のブロツ
ク図である。第８図において、４１は水平分割比
較器、４２は水平分割カウンタ、４３は表示スタ
ートアドレス用メモリ、４４は水平分割データメ
モリ、２１は水平アドレスカウンタ、２２は垂直
アドレスレジスタ、２３は垂直アドレス加算器、
２４は相対アドレス加算器、２５は絶対アドレス
加算器、７は水平アドレスクロツク、８は垂直ア
ドレスクロツク、２７はメモリ水平アドレス巾、
８１はブロツクメモリである。
以上のように構成された本実施例の表示装置の
アドレス発生回路について以下その動作を説明す
る。水平分割カウンタ４２の出力は、画面左端よ
り０から１づつ進む。これをブロツクメモリ８１
のアドレス入力とする。ブロツクメモリ８１に
は、表示スタートアドレス用メモリの番地を記憶
させておく。例えば分割した画面の２箇所で同じ
表示スタートアドレスを使用する時には、ブロツ
クメモリ８１に同じ値を記憶させておけば表示ス
タートアドレス用メモリ４３を節約でき、効率良
く画面分割を行なうことが出来る。水平分割と垂
直分割を同時に実施する事が出来るのは言うまで
もない。この時には、メモリの節約は顕著とな
る。
アドレス発生回路について以下その動作を説明す
る。水平分割カウンタ４２の出力は、画面左端よ
り０から１づつ進む。これをブロツクメモリ８１
のアドレス入力とする。ブロツクメモリ８１に
は、表示スタートアドレス用メモリの番地を記憶
させておく。例えば分割した画面の２箇所で同じ
表示スタートアドレスを使用する時には、ブロツ
クメモリ８１に同じ値を記憶させておけば表示ス
タートアドレス用メモリ４３を節約でき、効率良
く画面分割を行なうことが出来る。水平分割と垂
直分割を同時に実施する事が出来るのは言うまで
もない。この時には、メモリの節約は顕著とな
る。
以上の様に本実施例によれば第８図の様にアド
レス発生回路を構成する事により、画面分割を効
率良く実現している。
レス発生回路を構成する事により、画面分割を効
率良く実現している。
又、上記の各実施例では、水平アドレスクロツ
ク、垂直アドレスクロツクを分周（又は連続）し
て入力する事により拡大（又は縮小）表示が可能
な事は、アドレスの進み具合を考え合わせれば明
らかである。
ク、垂直アドレスクロツクを分周（又は連続）し
て入力する事により拡大（又は縮小）表示が可能
な事は、アドレスの進み具合を考え合わせれば明
らかである。
発明の効果
以上の説明から明らかな様に、本発明は水平ア
ドレスクロツクにより加算する水平アドレスカウ
ンタと、垂直アドレスクロツクによりメモリの水
平アドレス巾を加算する垂直アドレスレジスタ及
び垂直アドレス加算器と、水平アドレスカウンタ
と垂直アドレスレジスタの出力値を加算する相対
アドレス加算器と、相対アドレス加算器出力と表
示スタートアドレスを加算する絶対アドレス加算
器を備え、絶対アドレス加算器の出力を表示メモ
リの読み出しアドレスとして発生するアドレス発
生器を備える様に構成しているので、パニング表
示を実現するという優れた効果が得られる。
ドレスクロツクにより加算する水平アドレスカウ
ンタと、垂直アドレスクロツクによりメモリの水
平アドレス巾を加算する垂直アドレスレジスタ及
び垂直アドレス加算器と、水平アドレスカウンタ
と垂直アドレスレジスタの出力値を加算する相対
アドレス加算器と、相対アドレス加算器出力と表
示スタートアドレスを加算する絶対アドレス加算
器を備え、絶対アドレス加算器の出力を表示メモ
リの読み出しアドレスとして発生するアドレス発
生器を備える様に構成しているので、パニング表
示を実現するという優れた効果が得られる。
さらにアドレス発生器の水平部分を、水平アド
レスクロツクにより加算する水平アドレスカウン
タと、水平分割位置を記憶する水平分割データメ
モリと、水平アドレスカウンタ出力と水平分割デ
ータメモリ出力を比較する水平分割比較器と、水
平分割比較器の出力により加算する水平分割カウ
ンタを備え、水平分割カウンタの出力を水平分割
データメモリのアドレス入力となるよう構成し、
表示スタートアドレス用メモリを備え、水平分割
カウンタの出力を表示スタートアドレス用メモリ
のアドレス入力となるよう構成し、表示スタート
アドレス用メモリの出力を絶対アドレス加算器の
入力となるように構成にする事により、水平方向
の画面分割が可能になるという効果が得られる。
レスクロツクにより加算する水平アドレスカウン
タと、水平分割位置を記憶する水平分割データメ
モリと、水平アドレスカウンタ出力と水平分割デ
ータメモリ出力を比較する水平分割比較器と、水
平分割比較器の出力により加算する水平分割カウ
ンタを備え、水平分割カウンタの出力を水平分割
データメモリのアドレス入力となるよう構成し、
表示スタートアドレス用メモリを備え、水平分割
カウンタの出力を表示スタートアドレス用メモリ
のアドレス入力となるよう構成し、表示スタート
アドレス用メモリの出力を絶対アドレス加算器の
入力となるように構成にする事により、水平方向
の画面分割が可能になるという効果が得られる。
さらにアドレス発生器の垂直部分を、垂直アド
レスクロツクによりメモリの水平アドレス巾を加
算する垂直アドレスレジスタ及び垂直アドレス加
算器と、垂直アドレスクロツクにより加算する垂
直アドレスカウンタと、垂直分割位置を記憶する
垂直分割データメモリと、垂直アドレスカウンタ
出力と垂直分割データメモリ出力を比較する垂直
分割比較器と、垂直分割比較器の出力により加算
する垂直分割カウンタを備え、垂直分割カウンタ
の出力を垂直分割データメモリのアドレス入力と
なるよう構成し、表示スタートアドレス用メモリ
を備え、垂直分割カウンタの出力を表示スタート
アドレス用メモリのアドレス入力となるよう構成
し、表示スタートアドレス用メモリの出力を絶対
アドレス加算器の入力となるように構成にする事
により、垂直方向の画面分割が可能になるという
効果が得られる。
レスクロツクによりメモリの水平アドレス巾を加
算する垂直アドレスレジスタ及び垂直アドレス加
算器と、垂直アドレスクロツクにより加算する垂
直アドレスカウンタと、垂直分割位置を記憶する
垂直分割データメモリと、垂直アドレスカウンタ
出力と垂直分割データメモリ出力を比較する垂直
分割比較器と、垂直分割比較器の出力により加算
する垂直分割カウンタを備え、垂直分割カウンタ
の出力を垂直分割データメモリのアドレス入力と
なるよう構成し、表示スタートアドレス用メモリ
を備え、垂直分割カウンタの出力を表示スタート
アドレス用メモリのアドレス入力となるよう構成
し、表示スタートアドレス用メモリの出力を絶対
アドレス加算器の入力となるように構成にする事
により、垂直方向の画面分割が可能になるという
効果が得られる。
さらにアドレス発生器の垂直部分の一部を、垂
直アドレスクロツクをカウントするラインカウン
タと、垂直文字アドレスカウンタと、垂直文字ア
ドレス加算器を備え、ラインカウンタの出力によ
り水平アドレス巾を垂直文字アドレスレジスタに
加算するように構成し、垂直アドレスレジスタの
出力と垂直文字アドレスレジスタの出力を選択す
るセレクタを備え、表示スタートアドレス用メモ
リを備え、表示スタートアドレス用メモリに表示
スタートアドレスと共に前記セレクタのセレクト
信号を記憶するよう構成する事により、分割画面
毎にグラフイツク／キヤラクタを切り換える表示
が可能となるという効果が得られる。
直アドレスクロツクをカウントするラインカウン
タと、垂直文字アドレスカウンタと、垂直文字ア
ドレス加算器を備え、ラインカウンタの出力によ
り水平アドレス巾を垂直文字アドレスレジスタに
加算するように構成し、垂直アドレスレジスタの
出力と垂直文字アドレスレジスタの出力を選択す
るセレクタを備え、表示スタートアドレス用メモ
リを備え、表示スタートアドレス用メモリに表示
スタートアドレスと共に前記セレクタのセレクト
信号を記憶するよう構成する事により、分割画面
毎にグラフイツク／キヤラクタを切り換える表示
が可能となるという効果が得られる。
さらにアドレス発生器にどの表示スタートアド
レスメモリを使用するかを定めるブロツクメモリ
を備え、水平分割カウンタ又は垂直分割カウンタ
又は両方のカウンタの出力をブロツクメモリのア
ドレス入力とし、ブロツクメモリの出力を表示ス
タートアドレス用メモリのアドレス入力となるよ
う構成する事により、メモリを節約できるという
効果が得られる。
レスメモリを使用するかを定めるブロツクメモリ
を備え、水平分割カウンタ又は垂直分割カウンタ
又は両方のカウンタの出力をブロツクメモリのア
ドレス入力とし、ブロツクメモリの出力を表示ス
タートアドレス用メモリのアドレス入力となるよ
う構成する事により、メモリを節約できるという
効果が得られる。
さらにアドレス発生器を上記の様な構成にする
事により、表示画面の格子状の分割によるウイン
ドウ表示、拡大・縮小表示が可能となるという効
果が得られる。
事により、表示画面の格子状の分割によるウイン
ドウ表示、拡大・縮小表示が可能となるという効
果が得られる。
第１図は従来の表示装置のブロツク図、第２図
は本発明の一実施例における表示装置のアドレス
発生回路のブロツク図、第３図は本発明の一実施
例における表示装置のアドレス発生の様子を示す
概念図、第４図は本発明の一実施例における表示
装置のアドレス発生回路のブロツク図、第５図は
本発明の一実施例における表示装置のアドレス発
生の様子を示す概念図、第６図は本発明の一実施
例における表示装置のアドレス発生回路のブロツ
ク図、第７図は本発明の一実施例における表示装
置のアドレス発生回路のブロツク図、第８図は本
発明の一実施例における表示装置のアドレス発生
回路のブロツク図である。 １……水平アドレスレジスタ、２……垂直プリ
セツトレジスタ、３……垂直レジスタ、４……ア
ドレス発生回路、５……表示用メモリ、６……
CRT等の表示器、７……水平アドレスクロツク、
８……垂直アドレスクロツク、９……垂直プリセ
ツトクロツク、２１……水平アドレスカウンタ、
２２……垂直アドレスレジスタ、２３……垂直ア
ドレス加算器、２４……相対アドレス加算器、２
５……絶対アドレス加算器、２７……メモリ水平
アドレス巾、２８……表示スタートアドレス、３
１……表示用メモリ、３２……表示画面、４１…
…水平分割比較器、４２……水平分割カウンタ、
４３……表示スタートアドレス用メモリ、４４…
…水平分割データメモリ、５１……表示スタート
アドレス用メモリの０番地の値の示すところ、５
２……表示スタートアドレス用メモリの１番地の
値の示すところ、６１……垂直分割データメモ
リ、６２……垂直分割比較器、６３……垂直アド
レスカウンタ、６４……垂直アドレスカウンタ、
７１……ラインカウンタ、７２……垂直文字アド
レス加算器、７３……垂直文字アドレスレジス
タ、７４……セレクタ、８１……ブロツクメモ
リ。
は本発明の一実施例における表示装置のアドレス
発生回路のブロツク図、第３図は本発明の一実施
例における表示装置のアドレス発生の様子を示す
概念図、第４図は本発明の一実施例における表示
装置のアドレス発生回路のブロツク図、第５図は
本発明の一実施例における表示装置のアドレス発
生の様子を示す概念図、第６図は本発明の一実施
例における表示装置のアドレス発生回路のブロツ
ク図、第７図は本発明の一実施例における表示装
置のアドレス発生回路のブロツク図、第８図は本
発明の一実施例における表示装置のアドレス発生
回路のブロツク図である。 １……水平アドレスレジスタ、２……垂直プリ
セツトレジスタ、３……垂直レジスタ、４……ア
ドレス発生回路、５……表示用メモリ、６……
CRT等の表示器、７……水平アドレスクロツク、
８……垂直アドレスクロツク、９……垂直プリセ
ツトクロツク、２１……水平アドレスカウンタ、
２２……垂直アドレスレジスタ、２３……垂直ア
ドレス加算器、２４……相対アドレス加算器、２
５……絶対アドレス加算器、２７……メモリ水平
アドレス巾、２８……表示スタートアドレス、３
１……表示用メモリ、３２……表示画面、４１…
…水平分割比較器、４２……水平分割カウンタ、
４３……表示スタートアドレス用メモリ、４４…
…水平分割データメモリ、５１……表示スタート
アドレス用メモリの０番地の値の示すところ、５
２……表示スタートアドレス用メモリの１番地の
値の示すところ、６１……垂直分割データメモ
リ、６２……垂直分割比較器、６３……垂直アド
レスカウンタ、６４……垂直アドレスカウンタ、
７１……ラインカウンタ、７２……垂直文字アド
レス加算器、７３……垂直文字アドレスレジス
タ、７４……セレクタ、８１……ブロツクメモ
リ。
Claims (1)
- 【特許請求の範囲】 １ 水平アドレスクロツクにより加算する水平ア
ドレスカウンタと、垂直アドレスクロツクにより
メモリの水平アドレス巾を加算する垂直アドレス
レジスタおよび垂直アドレス加算器と、前記水平
アドレスカウンタと前記垂直アドレスレジスタの
出力値を加算する相対アドレス加算器と、水平分
割位置を記憶する水平分割データメモリと、前記
水平アドレスカウンタ出力と前記水平分割データ
メモリ出力を比較する水平分割比較器と、前記水
平分割比較器の出力により加算する水平分割カウ
ンタを備え、この水平分割カウンタの出力を前記
水平分割データメモリのアドレス入力となるよう
構成し、表示スタートアドレス用メモリを備え、
前記水平分割カウンタの出力を前記表示スタート
アドレス用メモリのアドレス入力となるよう構成
し、前記相対アドレス加算器出力と前記表示スタ
ートアドレス用メモリの出力を加算する絶対アド
レス加算器を備え、この絶対アドレス加算器の出
力を表示メモリの読み出しアドレスとして発生す
るアドレス発生器を備えた表示装置。 ２ 垂直アドレスクロツクをカウントするライン
カウンタと、垂直文字アドレスレジスタと、垂直
文字アドレス加算器を備え、前記ラインカウンタ
の出力により水平アドレス巾を垂直文字アドレス
レジスタに加算するように構成し、垂直アドレス
レジスタの出力と前記垂直文字アドレスレジスタ
の出力を選択するセレクタを備え、表示スタート
アドレス用メモリに、表示スタートアドレスと共
に前記セレクタのセレクト信号を記憶するよう構
成した事を特徴とする特許請求の範囲第１項記載
の表示装置。 ３ どの表示スタートアドレスメモリを使用する
かを定めるブロツクメモリを備え、水平分割カウ
ンタ又は垂直分割カウンタ又は両方のカウンタの
出力を前記ブロツクメモリのアドレス入力とし、
このブロツクメモリの出力を表示スタートアドレ
ス用メモリのアドレス入力となるよう構成した事
を特徴とする特許請求の範囲第１項又は第２項記
載の表示装置。 ４ 水平アドレスクロツクにより加算する水平ア
ドレスカウンタと、垂直アドレスクロツクにより
メモリの水平アドレス巾を加算する垂直アドレス
レジスタ及び垂直アドレス加算器と、前記水平ア
ドレスカウンタと前記垂直アドレスレジスタの出
力値を加算する相対アドレス加算器と、垂直アド
レスクロツクにより加算する垂直アドレスカウン
タと、垂直分割位置を記憶する垂直分割データメ
モリと、前記垂直アドレスカウンタ出力と前記垂
直分割データメモリ出力を比較する垂直分割比較
器と、この垂直分割比較器の出力により加算する
垂直分割カウンタを備え、この垂直分割カウンタ
の出力を前記垂直分割データメモリのアドレス入
力となるよう構成し、表示スタートアドレス用メ
モリを備え、前記垂直分割カウンタの出力を前記
表示スタートアドレス用メモリのアドレス入力と
なるよう構成し、前記相対アドレス加算器出力と
前記表示スタートアドレス用メモリの出力を加算
する絶対アドレス加算器を備え、この絶対アドレ
ス加算器の出力を表示メモリの読み出しアドレス
として発生するアドレス発生器を備えた表示装
置。 ５ 垂直アドレスクロツクをカウントするライン
カウンタと、垂直文字アドレスレジスタと、垂直
文字アドレス加算器を備え、前記ラインカウンタ
の出力により水平アドレス巾を垂直文字アドレス
レジスタに加算するように構成し、垂直アドレス
レジスタの出力と前記垂直文字アドレスレジスタ
の出力を選択するセレクタを備え、表示スタート
アドレス用メモリに、表示スタートアドレスと共
に前記セレクタのセレクト信号を記憶するよう構
成した事を特徴とする特許請求の範囲第４項記載
の表示装置。 ６ どの表示スタートアドレスメモリを使用する
かを定めるブロツクメモリを備え、水平分割カウ
ンタ又は垂直分割カウンタ又は両方のカウンタの
出力を前記ブロツクメモリのアドレス入力とし、
このブロツクメモリの出力を表示スタートアドレ
ス用メモリのアドレス入力となるよう構成した事
を特徴とする特許請求の範囲第４項又は第５項記
載の表示装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59215413A JPS6194087A (ja) | 1984-10-15 | 1984-10-15 | 表示装置 |
| US06/787,374 US4766427A (en) | 1984-10-15 | 1985-10-15 | Display apparatus with display screen splitting function |
| EP85307397A EP0178897B1 (en) | 1984-10-15 | 1985-10-15 | Display apparatus |
| DE8585307397T DE3585659D1 (de) | 1984-10-15 | 1985-10-15 | Anzeigegeraet. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59215413A JPS6194087A (ja) | 1984-10-15 | 1984-10-15 | 表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6194087A JPS6194087A (ja) | 1986-05-12 |
| JPH0443586B2 true JPH0443586B2 (ja) | 1992-07-17 |
Family
ID=16671913
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59215413A Granted JPS6194087A (ja) | 1984-10-15 | 1984-10-15 | 表示装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4766427A (ja) |
| EP (1) | EP0178897B1 (ja) |
| JP (1) | JPS6194087A (ja) |
| DE (1) | DE3585659D1 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5165016A (en) * | 1985-10-07 | 1992-11-17 | Casio Computer Co., Ltd. | Image data output apparatus with display range designation means |
| JPH0731496B2 (ja) * | 1986-07-25 | 1995-04-10 | 沖電気工業株式会社 | 画像表示制御装置 |
| JP2829958B2 (ja) * | 1988-01-27 | 1998-12-02 | ソニー株式会社 | タイトル画像挿入装置 |
| US5018076A (en) * | 1988-09-16 | 1991-05-21 | Chips And Technologies, Inc. | Method and circuitry for dual panel displays |
| EP0369188B1 (en) * | 1988-10-27 | 1995-12-27 | Texas Instruments Incorporated | Communications, information, maintenance diagnostic and training system |
| US5031119A (en) * | 1989-06-12 | 1991-07-09 | Tandy Corporation | Split screen keyboard emulator |
| DE69022891T2 (de) * | 1989-06-15 | 1996-05-15 | Matsushita Electric Ind Co Ltd | Gerät zur Kompensierung von Videosignalen. |
| US5150107A (en) * | 1989-08-22 | 1992-09-22 | Zilog, Inc. | System for controlling the display of images in a region of a screen |
| US5422654A (en) | 1991-10-17 | 1995-06-06 | Chips And Technologies, Inc. | Data stream converter with increased grey levels |
| JP2896006B2 (ja) * | 1992-01-16 | 1999-05-31 | 三菱電機株式会社 | 画面表示装置の制御方式 |
| JP3283607B2 (ja) * | 1993-02-19 | 2002-05-20 | 富士通株式会社 | 複数画面モード表示方法及びその装置 |
| JP3394067B2 (ja) * | 1993-04-13 | 2003-04-07 | 株式会社日立国際電気 | 画像発生装置 |
| JPH0757098A (ja) * | 1993-08-16 | 1995-03-03 | Ricoh Co Ltd | 画像データ記憶装置 |
| US5724063A (en) * | 1995-06-07 | 1998-03-03 | Seiko Epson Corporation | Computer system with dual-panel LCD display |
| TW347518B (en) | 1997-03-06 | 1998-12-11 | Samsung Electronics Co Ltd | Display screen split method of a computer system |
| US6563544B1 (en) | 1999-09-10 | 2003-05-13 | Intel Corporation | Combined vertical filter for graphic displays |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US31200A (en) * | 1861-01-22 | I H S White | Newspaper-file | |
| GB1532275A (en) * | 1976-01-28 | 1978-11-15 | Nat Res Dev | Apparatus for controlling raster-scan displays |
| US4317114A (en) * | 1980-05-12 | 1982-02-23 | Cromemco Inc. | Composite display device for combining image data and method |
| EP0059349B1 (en) * | 1981-02-23 | 1986-08-06 | Texas Instruments Incorporated | Display system with multiple scrolling regions |
| GB2130855B (en) * | 1982-11-03 | 1986-06-04 | Ferranti Plc | Information display system |
| US4780710A (en) * | 1983-07-08 | 1988-10-25 | Sharp Kabushiki Kaisha | Multiwindow display circuit |
-
1984
- 1984-10-15 JP JP59215413A patent/JPS6194087A/ja active Granted
-
1985
- 1985-10-15 DE DE8585307397T patent/DE3585659D1/de not_active Expired - Lifetime
- 1985-10-15 US US06/787,374 patent/US4766427A/en not_active Expired - Fee Related
- 1985-10-15 EP EP85307397A patent/EP0178897B1/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| EP0178897A3 (en) | 1990-01-17 |
| DE3585659D1 (de) | 1992-04-23 |
| US4766427A (en) | 1988-08-23 |
| EP0178897A2 (en) | 1986-04-23 |
| EP0178897B1 (en) | 1992-03-18 |
| JPS6194087A (ja) | 1986-05-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |