JP4044419B2 - 表示制御回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、表示制御回路に関し、特に、文字や記号等のキャラクタを表示画面上に表示させるオンスクリーンディスプレイ回路に用いて好適なものである。
【０００２】
【従来の技術】
テレビジョン受像機、モニター装置等の映像出力装置においては、例えば使用者が各種設定を行ったり、確認したりできるように、チャンネルや音量等の情報を表示画面上に表示するものがあった。この情報を表示画面上に表示する機能は、オンスクリーンディスプレイ（以下、「ＯＳＤ」と称す。）と呼ばれている。
【０００３】
上記ＯＳＤによる情報表示は、表示させる情報（文字、記号等）に係るキャラクタ画像を原画像に重ね合わせることで、原画像とともに各種情報が表示画面上に表示される。上記キャラクタ画像の画像データ（フォントデータ）は、ラスタフォント（ビットマップフォント）形式でフォントＲＯＭと呼ばれる記憶装置に保存されている。
【０００４】
ここで、キャラクタ画像の大きさを拡大して表示画面上に表示させるには、拡大したキャラクタ画像のフォントデータをフォントＲＯＭにそれぞれ保存しておく必要がある。しかし、同じ文字、記号等の使用したいすべての大きさのフォントデータをフォントＲＯＭにそれぞれ保存すると、膨大な記憶領域（メモリ領域）を要してしまう。そこで従来は、所定の大きさのフォントデータのみをフォントＲＯＭに保存して、例えば特許文献１に記載されているようにフォントデータをパラレルデータから表示するためのシリアルデータに変換するクロック信号の周波数を低くしたり、特許文献２に記載されているようにｎ倍周期でフォントデータを読み出すとともにｎ倍周期で選択出力するビットを変化させたりして、フォントデータに拡大処理を施し表示画面上にキャラクタ画像を拡大表示していた。
【０００５】
以下、フォントデータに拡大処理を施しキャラクタ画像を表示画面上に拡大表示させるための従来のＯＳＤ回路について説明する。
図８は、従来のＯＳＤ回路の構成例を示すブロック図である。
図８において、８１はメモリ読み出し制御部、８２はフォントＲＯＭ、８３はパス切換部、８４はパラレル−シリアル変換部、８５はフォント修飾部である。
【０００６】
図８に示したＯＳＤ回路は、フォントＲＯＭ８２内の任意の１つのキャラクタ画像を指定する文字コード信号ＣＨＲ及びキャラクタ画像の横方向の拡大率を指定する拡大率指定信号ＥＸＰが外部から入力され、指定されたキャラクタ画像のフォントデータに拡大処理を施す。さらに、外部から入力される文字修飾処理（拡大処理は除く。）を指定するコマンド信号ＣＭＤに応じて、拡大処理されたフォントデータに修飾処理（縁取り等）を施した後、原画像に重ね合わせて表示するための出力フォントデータＦＤＴとして出力する。
【０００７】
上述した従来のＯＳＤ回路の動作について、図９を用いて説明する。
図９は、上記図８に示したＯＳＤ回路の動作の一例を示すタイミングチャートである。なお、フォントＲＯＭ８２には、横２４ドット×縦３２ドットの領域に１つのキャラクタ画像を記録したフォントデータが、複数のキャラクタ画像についてそれぞれ保存されているとする。また、上記フォントデータにおいて、図示しない表示装置の表示動作における水平走査と同一方向の１つの行を「ラスタ」と称する。
【０００８】
表示画面上に表示させるキャラクタ画像（文字コード“００”）を指定する文字コード信号ＣＨＲがメモリ読み出し制御部８１に入力されると、メモリ読み出し制御部８１は、指定されたキャラクタ画像のフォントデータを読み出すためのフォントアドレスＡＤ（“００”）をフォントＲＯＭ８２に出力する。上記フォントアドレスＡＤは、フォントＲＯＭ８２において当該フォントデータが記憶保存されている領域の先頭アドレスである。
【０００９】
フォントＲＯＭ８２は、入力されたフォントアドレスＡＤに対応するフォントデータを２４ビット（１ラスタ）毎にパラレルフォントデータＤＴとしてパス切換部８３に順次出力する。ここで、パラレルフォントデータＤＴは、ＤＴ［０］〜ＤＴ［２３］の２４ビットであり、ＤＴ［２３］を最上位ビット（ＭＳＢ）、ＤＴ［０］を最下位ビット（ＬＳＢ）とする。
【００１０】
上記パラレルフォントデータＤＴは、拡大率指定信号ＥＸＰにより指定された拡大率に応じてパス切換部８３により伝達経路（データパス）が制御され、パラレルフォントデータＥＤＴとしてパラレル−シリアル変換部８４に出力される。パラレル−シリアル変換部８４は、メモリ読み出し制御部８１からのロードイネーブル信号ＬＥＮがハイレベル（以下、ハイレベルを“Ｈ”と記す。）のとき、パラレルフォントデータＥＤＴを取り込む。さらに、パラレル−シリアル変換部８４は、取り込んだパラレルフォントデータＥＤＴをパラレル−シリアル変換し、シリアルフォントデータＩＤＴとして出力する。
【００１１】
図１０は、拡大率“２”に対応した従来のパラレル−シリアル変換部８４の具体的な構成例を示す図である。パラレル−シリアル変換部８４は、図１０に示すようにクロック信号（ドットクロック信号）ＣＬＫに同期して動作する４８個のＤフリップフロップＣＦ０〜ＣＦ４７からなるシフトレジスタで構成されている。
【００１２】
ＤフリップフロップＣＦ０〜ＣＦ４７の入力端子Ｄは、セレクタＣＳ０〜ＣＳ４７の出力端子Ｘに接続されている。セレクタＣＳ０〜ＣＳ４７の一方の入力端子Ａは、パラレルフォントデータＥＤＴ［０］〜ＥＤＴ［４７］を供給するための信号線が接続され、他方の入力端子Ｂは、前段に接続されたＤフリップフロップＣＦ１〜ＣＦ４７の出力端子Ｑに接続される。また、セレクタＣＳ０〜ＣＳ４７の制御入力端子Ｓは、ロードイネーブル信号ＬＥＮを供給するための信号線が接続されている。
【００１３】
ここで、指定された拡大率が“１”の場合には、フォントＲＯＭ８２から出力される２４ビット（１ラスタ分）のパラレルフォントデータＤＴ［ｋ］（ｋは０〜２３、以下についても同様）が、シフトレジスタの下段側２４個のＤフリップフロップＣＦ０〜ＣＦ２３に対して供給される。つまり、パラレルフォントデータＤＴ［ｋ］がパラレルフォントデータＥＤＴ［ｋ］となるようにパス切換部８３によりデータの伝達経路が制御され、パラレル−シリアル変換部８４に供給される。このとき、シフトレジスタの上段側２４個のＤフリップフロップＣＦ２４〜ＣＦ４７は使用しない。
【００１４】
また、指定された拡大率が“２”の場合には、フォントＲＯＭ８２から出力される２４ビットのパラレルフォントデータＤＴ［ｋ］が、シフトレジスタの下段側から２つずつ順に供給され、シフトレジスタの４８個のＤフリップフロップＣＦ０〜ＣＦ４７に対して供給される。つまり、パラレルフォントデータＤＴ［ｋ］がパラレルフォントデータＥＤＴ［２ｋ］及びパラレルフォントデータＥＤＴ［２ｋ＋１］となるようにパス切換部８３によりデータの伝達経路が制御されてパラレル−シリアル変換部８４に供給される。
【００１５】
上記図１０に示したパラレル−シリアル変換部８４において、セレクタＣＳ０〜ＣＳ４７は、ロードイネーブル信号ＬＥＮが“Ｈ”のときには、パラレルフォントデータＥＤＴ［０］〜ＥＤＴ［４７］を選択し、ロードイネーブル信号ＬＥＮがロウレベル（以下、ロウレベルを“Ｌ”と記す。）のときには、前段に接続されたＤフリップフロップＣＦ０〜ＣＦ４７の出力を選択する。つまり、パラレル−シリアル変換部８４は、ロードイネーブル信号ＬＥＮが“Ｈ”のときに取り込んだパラレルフォントデータＥＤＴ［０］〜ＥＤＴ［４７］を、ロードイネーブル信号ＬＥＮが“Ｌ”のときにクロック信号ＣＬＫの１サイクル毎に１ビットずつシフトし、ＤフリップフロップＣＦ０の出力をシリアルフォントデータＩＤＴとして出力する。
【００１６】
したがって、上記図９に示したように指定された拡大率が“１”の場合には、パラレル−シリアル変換部８４は、フォントＲＯＭ８２から出力された値が“５５５５５５”であるパラレルフォントデータＤＴをパラレル−シリアル変換して、１サイクル毎に“１”→“０”→“１”→“０”→“１”→…とシリアルフォントデータＩＤＴを出力する（時刻Ｔ９１）。なお、パラレルフォントデータＤＴは１６進数表記で示しており、シリアルフォントデータＩＤＴは２進数表記で示している。
【００１７】
また、指定された拡大率が“２”の場合には、パラレル−シリアル変換部８４は、フォントＲＯＭ８２から出力された値が“５５５５５５”であるパラレルフォントデータＤＴをパラレル−シリアル変換して、１サイクル毎に“１”→“１”→“０”→“０”→“１”→…と２倍に拡大処理が施されたシリアルフォントデータＩＤＴを出力する（時刻Ｔ９２）。同様に、指定された拡大率が“２”であり、フォントＲＯＭ８２から出力された値が“３３３３３３”である場合には、パラレル−シリアル変換部８４は、１サイクル毎に“１”→“１”→“１”→“１”→“０”→…と２倍に拡大処理されたシリアルフォントデータＩＤＴを出力する（時刻Ｔ９３）。
【００１８】
上述のようにして出力されたシリアルフォントデータＩＤＴは、フォント修飾部８５に入力され、コマンド信号ＣＭＤにより指定された文字修飾処理（例えば、縁取り処理や着色処理等）が施された後、出力フォントデータＦＤＴとして外部に出力される。フォント修飾部８５は、コマンド信号ＣＭＤに応じた文字修飾処理を施すための図１１に示すような修飾処理回路を有している。
【００１９】
図１１に示した修飾処理回路は、指定された拡大率が“１”のときには、入力されるシリアルフォントデータＩＤＴをＤフリップフロップＰＦ０〜ＰＦ４に５ビット（５ドット）分取り込む。そして、通常時（拡大率“１”）の論理を用いてデコード回路１１１にて取り込んだデータを判別して修飾フォントデータＴＤＴ（例えば、縁取りデータ）を出力する。また、指定された拡大率が“２”のときには、５ビットを１０ビットに拡張し（シリアルフォントデータＩＤＴをＤフリップフロップＰＦ０〜ＰＦ９に取り込み）、さらにデコーダ回路１１１にて通常時の論理とは異なる２倍拡大時の論理を用いて上述と同様の処理を行い、修飾フォントデータＴＤＴを出力する。
【００２０】
【特許文献１】
特開昭６０−１２６６９１号公報
【特許文献２】
特開平１１−３３８４５４号公報
【００２１】
【発明が解決しようとする課題】
上述した従来のＯＳＤ回路では、フォントＲＯＭ８２から出力されたパラレルフォントデータＤＴは、指定された拡大率に応じてパス切換部８３にてデータの伝達経路を制御することにより拡大処理され、パラレル−シリアル変換部８４及びフォント修飾部８５に出力される。したがって、パラレル−シリアル変換部８４及びフォント修飾部８５は、対応可能な拡大率に応じて表示画面上に表示されるドット数と同じ数のフリップフロップ（記憶素子）を設けなければならなかった。例えばＯＳＤ回路において、横方向の拡大率“２”に対応できるようにするには、上記図１０、図１１に示したように通常時（拡大率“１”）の２倍の数のフリップフロップをパラレル−シリアル変換部８４及びフォント修飾部８５に設けなければならなかった。
【００２２】
つまり、従来のＯＳＤ回路は、横方向の拡大率が大きくなるのに伴って必要になるフリップフロップの数が増加して回路規模が著しく増加するとともに、製造後に対応可能な拡大率を大きくすることができず、製造する段階で対応可能な拡大率が決定されてしまうという問題があった。また、キャラクタ画像に対して文字修飾処理を施す修飾処理回路は、対応する拡大率にそれぞれ応じた論理を有するデコード回路を備えなければならなかった。
【００２３】
本発明は、このような問題に鑑みて成されたものであり、フォントデータの処理に用いる記憶素子を増加させることなく、フォントデータに係るキャラクタ画像を任意の倍率で横方向に拡大表示させることができるようにすることを目的とする。
【００２４】
【課題を解決するための手段】
本発明の表示制御回路は、原画像に重ね合わせて表示させるキャラクタ画像の画像データをパラレル−シリアル変換し出力するデータ変換部と、上記画像データのシフト動作を制御するためのシフトイネーブル信号を生成するシフトイネーブル信号生成部とを備える。上記データ変換部は、クロック信号に同期して動作し、ｎビット毎（ｎは２以上の整数）に並列して供給される画像データがそれぞれ入力可能なｎ個の記憶素子で構成されるシフトレジスタを有するとともに、シフトイネーブル信号に応じて上記記憶素子に、当該記憶素子の出力、又はｎビット毎に並列して供給される上記画像データもしくは前段に接続された上記記憶素子の出力を選択的にそれぞれ供給するｎ個の第１の選択部を有する。上記シフトイネーブル信号生成部は、上記キャラクタ画像に対する横方向の任意の拡大率ｍ（ｍは自然数）に応じて、上記クロック信号のｍ周期の期間中に、上記画像データを１回シフトさせるようなシフトイネーブル信号を生成する。
これにより、クロック信号のｍ周期の期間中は、画像データを１回だけシフトし、残りの期間は記憶素子に画像データが保持されるので、クロック信号のｍ周期の期間中に拡大率ｍ分の同じ画像データを出力することができるようになる。
【００２５】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。
なお、以下の説明において、同一の信号には同一の符号を付している。また、後述する図１に示すフォントＲＯＭ２には、キャラクタ画像の大きさによらず、同じ文字、記号を示すキャラクタ画像については、図２に示すような横２４ドット×縦３２ドットの領域に１つのキャラクタ画像が記録された１つのフォントデータのみがラスタフォント（ビットマップフォント）形式でそれぞれ保存されているとする。
【００２６】
図２は、フォントＲＯＭ２に保存されているフォントデータの一例を示す図である。フォントデータは、Ｘｉ列、Ｙｊ行の交差部分に配置されるドット毎に、データを有するか否か（色情報は含まない。）が、“１”（データ有り）あるいは“０”（データ無し）の１ビットデータでそれぞれ保存されている。なお、上記Ｘｉ列、Ｙｊ行において、ｉ及びｊは添え字であり、ｉ＝０〜２３の整数、ｊ＝０〜３１の整数である。また、保存されているフォントデータにおいて、図示しない表示装置の表示動作における水平走査と方向が同じであるキャラクタ画像内の１つの行（上記図２においては、各Ｙｊ行）を「ラスタ」と称する。
【００２７】
図１は、本発明の実施形態による表示制御回路を適用したオンスクリーンディスプレイ回路（以下、「ＯＳＤ回路」と称す。）の一構成例を示すブロック図である。
図１において、１はメモリ読み出し制御部、２はフォントＲＯＭ、３はイネーブル信号生成部、４はパラレル−シリアル変換部、５はフォント修飾部である。上記図１に示すように、文字コード信号ＣＨＲ、拡大率指定信号ＥＸＰ及びコマンド信号ＣＭＤが外部からＯＳＤ回路に入力され、これらの信号ＣＨＲ、ＥＸＰ、ＣＭＤに応じた出力フォントデータＦＤＴがＯＳＤ回路から外部に出力される。
【００２８】
ここで、文字コード信号ＣＨＲは、フォントＲＯＭ２にフォントデータが保存されている複数のキャラクタ画像の中から任意の１つのキャラクタ画像を指定する信号である。また、拡大率指定信号ＥＸＰは、キャラクタ画像の横方向の拡大率を指定する信号であり、コマンド信号ＣＭＤは、キャラクタ画像等に施す文字修飾処理（ただし、拡大処理は除く。）を指定する信号である。また、出力フォントデータＦＤＴは、原画像に重ね合わせて表示画面上に表示する画像の画像データである。
【００２９】
メモリ読み出し制御部１は、入力される文字コード信号ＣＨＲに応じて、フォントＲＯＭ２に保存されているフォントデータの読み出し動作を制御する。メモリ読み出し制御部１は、上記文字コード信号ＣＨＲにより指定されたキャラクタ画像のフォントデータを出力させる（読み出す）ためのフォントアドレスＡＤをフォントＲＯＭ２に出力する。また、メモリ読み出し制御部１は、フォントＲＯＭ２より出力されるフォントデータの取り込みを許可するロードイネーブル信号ＬＥＮをパラレル−シリアル変換部４に出力する。
【００３０】
フォントＲＯＭ２は、上記図２に示したようにそれぞれ構成された複数のフォントデータが記憶保存されている記憶装置である。フォントＲＯＭ２は、メモリ読み出し制御部１よりフォントアドレスＡＤが入力され、フォントデータをパラレルフォントデータＤＴとして１ラスタ毎に並列出力（パラレル出力）する。すなわち、フォントＲＯＭ２は、２４ビットで構成される１ラスタ分のフォントデータを並列にパラレルフォントデータＤＴとして順次出力する。
【００３１】
イネーブル信号生成部３は、拡大率指定信号ＥＸＰが入力され、当該拡大率指定信号ＥＸＰに応じて、パラレル−シリアル変換部４及びフォント修飾部５でのデータのシフト動作を制御するためのシフトイネーブル信号ＳＥＮを出力する。パラレル−シリアル変換部４は、フォントＲＯＭ２より出力されるパラレルフォントデータＤＴをシリアルフォントデータＩＤＴに変換（パラレル−シリアル変換）し出力する。
【００３２】
具体的には、パラレル−シリアル変換部４は、メモリ読み出し制御部１より入力されるロードイネーブル信号ＬＥＮに基づいて、フォントＲＯＭ２より出力されるパラレルフォントデータＤＴを内部のシフトレジスタに取り込む。さらに、パラレル−シリアル変換部４は、イネーブル信号生成部３より入力されるシフトイネーブル信号ＳＥＮを用いて、シフトレジスタに取り込んだパラレルフォントデータＤＴを１ビットずつシフトさせて出力することにより、シリアルフォントデータＩＤＴを出力する。
【００３３】
フォント修飾部５は、入力されるシリアルフォントデータＩＤＴに、例えば縁取りや着色や変形（文字や記号を斜体、イタリック体に変形する。）等の所定の文字修飾処理を施すための修飾処理回路を有する。フォント修飾部５は、コマンド信号ＣＭＤ、シリアルフォントデータＩＤＴ及びシフトイネーブル信号ＳＥＮが入力され、コマンド信号ＣＭＤにより指定される文字修飾処理をシリアルフォントデータＩＤＴに施す。フォント修飾部５は、文字修飾処理を施したシリアルフォントデータＩＤＴあるいは文字修飾処理により生成した修飾フォントデータＴＤＴとシリアルフォントデータＩＤＴとを合成したデータを出力フォントデータＦＤＴとして出力する。
【００３４】
次に、上記図１に示したイネーブル信号生成部３について詳細に説明する。
図３は、イネーブル信号生成部３の具体的な構成例を示す図であり、図４はイネーブル信号生成部３の動作例を示すタイミングチャートである。
図３において、３１はカウンタであり、クロック信号（ドットクロック信号）ＣＬＫ及びリセット信号ＲＳＴが入力され、カウンタ値ＣＮＴを出力する。３２はデコーダであり、拡大率指定信号ＥＸＰが入力されるとともに、カウンタ３１より出力されたカウンタ値ＣＮＴが入力され、シフトイネーブル信号ＳＥＮを出力する。
【００３５】
図４に示すようにカウンタ３１は、入力されるクロック信号ＣＬＫを用いて、当該クロック信号ＣＬＫの１サイクル（１周期）ＣＴ毎にカウンタ値ＣＮＴを１ずつインクリメント（増加）させて出力する。なお、リセット信号ＲＳＴが活性化された際には、カウンタ３１はカウンタ値ＣＮＴを初期値（例えば“０”）に設定する。
【００３６】
デコーダ３２は、カウンタ３１より供給されるカウンタ値ＣＮＴをデコードする。さらに、デコーダ３２は、デコードしたカウンタ値ＣＮＴが拡大率指定信号ＥＸＰにより指定される拡大率に応じた所定の条件を満足するときには、信号レベルを“Ｈ”にして（活性化して）シフトイネーブル信号ＳＥＮを出力する。一方、デコーダ３２は、デコードしたカウンタ値ＣＮＴが所定の条件を満足しないときには、信号レベルを“Ｌ”にして（非活性化して）シフトイネーブル信号ＳＥＮを出力する。
【００３７】
具体的には、図４に示すように拡大率指定信号ＥＸＰにより指定された拡大率が“１”の場合（図４において、時刻Ｔ４１から時刻Ｔ４２まで）には、デコーダ３２は、カウンタ値ＣＮＴにはかかわらず、出力するシフトイネーブル信号ＳＥＮの信号レベルを常に“Ｈ”にする。
【００３８】
拡大率指定信号ＥＸＰにより指定された拡大率が“２”の場合（時刻Ｔ４２から時刻Ｔ４３まで）には、デコーダ３２は、デコードしたカウンタ値ＣＮＴの最下位ビットの値（バイナリー値）が“０”のとき、出力するシフトイネーブル信号ＳＥＮの信号レベルを“Ｈ”にする。一方、そうでないときには、デコーダ３２は、出力するシフトイネーブル信号ＳＥＮの信号レベルを“Ｌ”にする。
【００３９】
同様に、拡大率指定信号ＥＸＰにより指定された拡大率が“４”の場合（時刻Ｔ４３以降）には、デコーダ３２は、デコードしたカウンタ値ＣＮＴの下位２ビットの値（バイナリー値）が“００”のとき、出力するシフトイネーブル信号ＳＥＮの信号レベルを“Ｈ”にする。そうでないときには、デコーダ３２は、出力するシフトイネーブル信号ＳＥＮの信号レベルを“Ｌ”にする。
【００４０】
以上の動作をまとめると、イネーブル信号生成部３は、拡大率指定信号ＥＸＰにより拡大率ｐ（ｐは自然数）が指定されたとき、クロック信号ＣＬＫにおけるｐサイクルの期間のうち、はじめの１サイクルの期間だけ、出力するシフトイネーブル信号ＳＥＮの信号レベルを“Ｈ”にし、他の期間は“Ｌ”にする。つまり、イネーブル信号生成部３は、フォントデータにおける１ドットについて、指定された拡大率ｐの値と同じ回数（ｐサイクル期間）だけ同じデータが繰り返されるように、ｐサイクル期間に１回だけフォントデータをシフトさせる、１サイクル期間だけ“Ｈ”になるシフトイネーブル信号ＳＥＮを生成し出力する。
【００４１】
次に、上記図１に示したパラレル−シリアル変換部４について詳細に説明する。
図５は、パラレル−シリアル変換部４の具体的な構成例を示す図である。
図５において、ＦＦ０〜ＦＦ２３は記憶素子であるとともにシフトレジスタを構成するＤフリップフロップ、ＦＳ０〜ＦＳ２３及びＩＳ０〜ＩＳ２２はセレクタ、ＩＳ２３は論理積演算回路（ＡＮＤ回路）である。なお、本実施形態においては、図５に示すようにＤフリップフロップの数は、ＯＳＤ回路が対応する拡大率にかかわらず固定の数であり、２４個（フォントデータの１ラスタ分）である。
【００４２】
セレクタＦＳ０〜ＦＳ２３は、制御入力端子Ｓに供給される信号が“Ｈ”のときには、入力端子Ｂに供給される信号を出力端子Ｘより出力し、“Ｌ”のときには、入力端子Ａに供給される信号を出力端子Ｘより出力する。一方、セレクタＩＳ０〜ＩＳ２２は、制御入力端子Ｓに供給される信号が“Ｈ”のときには、入力端子Ａに供給される信号を出力端子Ｘより出力し、“Ｌ”のときには、入力端子Ｂに供給される信号を出力端子Ｘより出力する。
なお、以下の説明では、説明の便宜上、ＡＮＤ回路ＩＳ２３をセレクタと称す。
【００４３】
セレクタＦＳｍ（ｍは添え字であり、ｍ＝０〜２３、以下についても同様）の入力端子Ａは、ＤフリップフロップＦＦｍの出力端子Ｑに接続され、セレクタＦＳｍの入力端子Ｂは、セレクタＩＳｍの出力端子Ｘに接続される。セレクタＦＳｍの制御入力端子Ｓは、シフトイネーブル信号ＳＥＮが供給される信号線に接続され、セレクタＦＳｍの出力端子Ｘは、ＤフリップフロップＦＦｍの入力端子Ｄに接続される。
【００４４】
ＤフリップフロップＦＦｍのクロック入力端子ＣＫは、クロック信号（ドットクロック信号）ＣＬＫが供給される信号線に接続され、リセット入力端子ＣＬは、Ｄフリップフロップ等を初期化するためのリセット信号ＲＳＴが供給される信号線に接続される。したがって、ＤフリップフロップＦＦｍは、クロック信号ＣＬＫに同期して動作する。
【００４５】
また、セレクタＩＳｍの入力端子Ａは、パラレルフォントデータＤＴ［ｍ］が供給される信号線に接続され、セレクタＩＳｍの入力端子Ｂは、セレクタＦＳ（ｍ＋１）の入力端子ＡとＤフリップフロップＦＦ（ｍ＋１）の出力端子Ｑとの相互接続点に接続される。なお、パラレルフォントデータＤＴ［ｍ］は、上記図２に示したＸｍ列のフォントデータにそれぞれ対応するパラレルフォントデータＤＴ（２４ビット）の中の１ビットを示し、パラレルフォントデータＤＴ［２３］が最上位ビット（ＭＳＢ）、パラレルフォントデータＤＴ［０］が最下位ビット（ＬＳＢ）である。
【００４６】
セレクタＩＳｍの制御入力端子Ｓは、ロードイネーブル信号ＬＥＮが供給される信号線に接続される。ただし、セレクタ（ＡＮＤ回路）ＩＳ２３の入力端子の一方は、パラレルフォントデータＤＴ［２３］が供給される信号線に接続され、入力端子の他方は、ロードイネーブル信号ＬＥＮが供給される信号線に接続される。
また、セレクタＦＳ０の入力端子ＡとＤフリップフロップＦＦ０の出力端子Ｑとの相互接続点は、シリアルフォントデータＩＤＴを供給するための信号線に接続される。
【００４７】
上述のように構成することで、ロードイネーブル信号ＬＥＮが“Ｈ”かつシフトイネーブル信号ＳＥＮが“Ｈ”のときには、ＤフリップフロップＦＦｍにはパラレルフォントデータＤＴ［ｍ］が入力される。ロードイネーブル信号ＬＥＮが“Ｌ”かつシフトイネーブル信号ＳＥＮが“Ｈ”のときには、ＤフリップフロップＦＦｍには、ＤフリップフロップＦＦ（ｍ＋１）の出力（ただし、ＤフリップフロップＦＦ２３には“Ｌ”の信号）が入力される。つまり、このときＤフリップフロップＦＦ０〜ＦＦ２３は、データを１ビットずつシフトする。
また、シフトイネーブル信号ＳＥＮが“Ｌ”のときには、シフトイネーブル信号ＳＥＮの信号レベルにかかわらず、ＤフリップフロップＦＦｍは値を保持する。
【００４８】
次に、上記図１に示したフォント修飾部５について詳細に説明する。
図６は、フォント修飾部５が有する修飾処理回路の一例を示す構成図である。図６において、ＴＦ０〜ＴＦ４は記憶素子であるとともにシフトレジスタを構成するＤフリップフロップ、ＴＳ０〜ＴＳ４はセレクタ、６１はデコーダである。セレクタＴＳ０〜ＴＳ２３は、制御入力端子Ｓに供給される信号が“Ｈ”のときには、入力端子Ｂに供給される信号を出力端子Ｘより出力し、“Ｌ”のときには、入力端子Ａに供給される信号を出力端子Ｘより出力する。
【００４９】
デコーダ６１は、入力されるデータを用いて、当該修飾処理回路で施す文字修飾処理に応じた所定の論理での演算処理を行い、修飾フォントデータＴＤＴを出力する。なお、デコーダ６１より出力される修飾フォントデータＴＤＴは、デコーダ６１内部にて上記図３と同様にしてデコードされ出力される。また、デコーダ６１にて行われる演算処理の所定の論理は、指定される拡大率にかかわらず同じ論理である。
【００５０】
セレクタＴＳｎ（ｎは添え字であり、ｎ＝０〜４、以下についても同様）の出力端子Ｘは、ＤフリップフロップＴＦｎの入力端子Ｄに接続され、ＤフリップフロップＴＦｎの出力端子Ｑは、セレクタＴＳｎの入力端子Ａに接続される。セレクタＴＳｎの入力端子Ｂは、セレクタＴＳ（ｎ＋１）の入力端子ＡとＤフリップフロップＴＦ（ｎ＋１）の出力端子Ｑとの相互接続点に接続され、セレクタＴＳｎの制御入力端子Ｓは、シフトイネーブル信号ＳＥＮが供給される信号線に接続される。ただし、セレクタＴＳ４の入力端子Ｂは、シリアルフォントデータＩＤＴが供給される信号線に接続される。
【００５１】
ＤフリップフロップＴＦｎのクロック入力端子ＣＫは、クロック信号（ドットクロック信号）ＣＬＫが供給される信号線に接続され、リセット入力端子ＣＬは、Ｄフリップフロップ等を初期化するためのリセット信号ＲＳＴが供給される信号線に接続される。したがって、ＤフリップフロップＴＦｎは、クロック信号ＣＬＫに同期して動作する。
デコーダ６１の複数の入力端子は、セレクタＴＳｎの入力端子ＡとＤフリップフロップＴＦｎの出力端子Ｑとの相互接続点にそれぞれ接続され、出力端子は修飾フォントデータＴＤＴを供給するための信号線に接続される。
【００５２】
上述のように構成することで、シフトイネーブル信号ＳＥＮが“Ｈ”のときには、ＤフリップフロップＴＦｎには、ＤフリップフロップＴＦ（ｎ＋１）の出力（ただし、ＤフリップフロップＴＦ４にはシリアルフォントデータＩＤＴ）が入力される。また、シフトイネーブル信号ＳＥＮが“Ｌ”のときには、ＤフリップフロップＴＦｎは値を保持する。
【００５３】
次に、上記図１に示したＯＳＤ回路の動作について説明する。
図７は、上記図１に示したＯＳＤ回路の動作の一例を示すタイミングチャートである。なお、図７に示すタイミングチャートは、外部から入力される文字コード信号ＣＨＲに応じて、パラレル−シリアル変換部４よりシリアルフォントデータＩＤＴが出力されるまでの動作を示している。
【００５４】
メモリ読み出し制御部１は、表示画面上に表示させるキャラクタ画像（文字コード“００”）を指定する文字コード信号ＣＨＲが入力されると、文字コード“００”に対応するフォントアドレスＡＤ（“００”）をフォントＲＯＭ２に出力する。上記フォントアドレスＡＤは、フォントＲＯＭ２において文字コード“００”に対応するフォントデータが記憶保存されている領域の先頭アドレスである。
【００５５】
フォントＲＯＭ２は、入力されたフォントアドレスＡＤにより指定されるフォントデータを２４ビット（１ラスタ）毎にパラレルフォントデータＤＴとしてパラレル−シリアル変換部４に順次出力する。なお、本実施形態においては、フォントデータが保存されている領域の先頭アドレスをフォントアドレスＡＤにより指定することで、フォントデータを１ラスタ毎にフォントＲＯＭ２から読み出すことが可能である。
【００５６】
また、メモリ読み出し制御部１は、フォントアドレスＡＤを出力して所定の期間が経過した後、ロードイネーブル信号ＬＥＮを“Ｈ”にする。ここで、イネーブル信号生成部３は、入力される拡大率指定信号ＥＸＰにより指定される拡大率が“１”であるので、常に“Ｈ”であるシフトイネーブル信号ＳＥＮを出力している。
【００５７】
したがって、ロードイネーブル信号ＬＥＮが“Ｈ”であるとともに、シフトイネーブル信号ＳＥＮが“Ｈ”である時刻Ｔ７１において、パラレル−シリアル変換部４は、パラレルフォントデータＤＴ（１６進数表記で値“５５５５５５”）を内部に備えるシフトレジスタ（ＤフリップフロップＦＦ０〜ＦＦ２３）に取り込む。また、時刻Ｔ７１において、メモリ読み出し制御部１は、ロードイネーブル信号ＬＥＮを“Ｌ”にする。
【００５８】
続いて、パラレル−シリアル変換部４は、ロードイネーブル信号ＬＥＮが“Ｌ”であるとともにシフトイネーブル信号ＳＥＮが“Ｈ”であるので、取り込んだパラレルフォントデータＤＴをクロック信号ＣＬＫのクロックサイクル毎に１ビットずつシフトさせる。具体的には、パラレル−シリアル変換部４内部のシフトレジスタにて、それぞれのＤフリップフロップに対し、前段に接続されたＤフリップフロップの出力がクロック信号ＣＬＫに同期して入力される。
【００５９】
これにより、パラレル−シリアル変換部４は、取り込んだパラレルフォントデータＤＴ（値“５５５５５５”）をパラレル−シリアル変換し、クロック信号ＣＬＫの１サイクル毎に“１”→“０”→“１”→“０”→“１”→…のようにパラレルフォントデータＤＴの各ビットの値をシリアルフォントデータＩＤＴとして順次出力する。
【００６０】
また、拡大率指定信号ＥＸＰにより指定される拡大率が“２”になると（時刻Ｔ７２）、イネーブル信号生成部３は、クロック信号ＣＬＫの２サイクルの中ではじめの１サイクルだけ“Ｈ”になるシフトイネーブル信号ＳＥＮを出力する。
【００６１】
このとき、パラレル−シリアル変換部４は、ロードイネーブル信号ＬＥＮが“Ｌ”であるので、シフトイネーブル信号ＳＥＮが“Ｈ”のときには、パラレルフォントデータＤＴをクロック信号ＣＬＫに同期して１ビットシフトさせる。一方、シフトイネーブル信号ＳＥＮが“Ｌ”のときには、パラレルフォントデータＤＴをシフトさせずにシフトレジスタに保持させる。
【００６２】
具体的には、ロードイネーブル信号ＬＥＮが“Ｌ”かつシフトイネーブル信号ＳＥＮが“Ｈ”のときには、パラレル−シリアル変換部４にてそれぞれのＤフリップフロップに対し、前段に接続されたＤフリップフロップの出力がクロック信号ＣＬＫに同期して入力される。一方、ロードイネーブル信号ＬＥＮが“Ｌ”かつシフトイネーブル信号ＳＥＮが“Ｌ”のときには、それぞれのＤフリップフロップに対し、自らの出力がクロック信号ＣＬＫに同期して入力され値が保持される。
【００６３】
したがって、パラレル−シリアル変換部４は、パラレルフォントデータＤＴ（値“５５５５５５”）をパラレル−シリアル変換し、クロック信号ＣＬＫの１サイクル毎に“１”→“１”→“０”→“０”→“１”→…のようにシリアルフォントデータＩＤＴとしてパラレルフォントデータＤＴの各ビットの値を２回ずつ繰り返して順次出力する。
【００６４】
そして、１ラスタ分のパラレルフォントデータＤＴに対する処理が終了し、ロードイネーブル信号ＬＥＮが再び“Ｈ”になる時刻Ｔ７３において、パラレル−シリアル変換部４は、フォントＲＯＭ２より出力される次の１ラスタのパラレルフォントデータＤＴを内部のシフトレジスタに取り込む。さらに、パラレル−シリアル変換部４は、上述した動作と同様の動作を行い、取り込んだパラレルフォントデータＤＴをパラレル−シリアル変換し、シリアルフォントデータＩＤＴとして出力する。
【００６５】
上述のようなパラレル−シリアル変換が施されたシリアルフォントデータＩＤＴは、フォント修飾部５に入力され、コマンド信号ＣＭＤにより指定された文字修飾処理がフォント修飾部５にて施される。本実施形態において、フォント修飾部５が有する修飾処理回路は、上記図６に示したように構成されている。
【００６６】
したがって、シフトイネーブル信号ＳＥＮが“Ｈ”のときには、修飾処理回路内のＤフリップフロップに対して、前段に接続されたＤフリップフロップの出力が入力されることによりシリアルフォントデータＩＤＴを１ビットずつシフトする。一方、シフトイネーブル信号ＳＥＮが“Ｌ”のときには、修飾処理回路内のＤフリップフロップは、値をそれぞれ保持する。
【００６７】
つまり、フォント修飾部５が有する修飾処理回路は、例えば拡大率が“２”の場合には、シフトイネーブル信号ＳＥＮに応じて、入力されるシリアルフォントデータＩＤＴの２ビット毎に１回だけシフト動作を行う。これにより、指定された拡大率にかかわらず、フォントＲＯＭ２に保存されているフォントデータと同じ状態（拡大処理が施されていない状態）でのデータがデコーダ６１に入力される。
【００６８】
デコーダ６１は、入力されたデータを判別して修飾フォントデータＴＤＴ（例えば、縁取りデータ）を出力する。ここで、拡大率にはかかわらず拡大処理が施されていない状態でのデータがデコーダ６１には入力されるので、デコーダ６１は、通常時（拡大率“１”）の論理を備えるだけで（デコーダ６１の論理を変更することなく）文字修飾処理に応じた演算処理を拡大処理されたシリアルフォントデータＩＤＴに対して行うことができる。なお、修飾処理回路より出力されるデータはクロック信号ＣＬＫに応じて出力されるため、修飾処理回路より出力されるデータ量と修飾処理回路に入力されるデータ量とは等価である。
【００６９】
以上のようにして、フォント修飾部５は、文字修飾処理を施したシリアルフォントデータＩＤＴあるいは文字修飾処理により生成した修飾フォントデータＴＤＴとシリアルフォントデータＩＤＴとを合成したデータを出力フォントデータＦＤＴとして出力する。そして、出力フォントデータＦＤＴは、図示しない合成部により原画像の画像データと合成され、出力フォントデータに係るキャラクタ画像が原画像に重ね合わされて表示装置（例えば、テレビジョン受像機、モニター装置、ディジタルカメラやディジタルビデオの表示装置等）に表示される。
【００７０】
以上、詳しく説明したように本実施形態によれば、指定された拡大率ｐに応じて、クロック信号ＣＬＫのｐサイクル期間のうち、はじめの１サイクルの期間だけ“Ｈ”になり、他の期間は“Ｌ”になるシフトイネーブル信号をイネーブル信号生成部３にて生成し、フォントＲＯＭ２より２４ビット（１ラスタ）毎に出力されるパラレルフォントデータＤＴを、２４個のＤフリップフロップＦＦ０〜ＦＦ２４で構成されたシフトレジスタを有するパラレル−シリアル変換部４にてパラレル−シリアル変換する際、上記シフトイネーブル信号に基づいてｐサイクル期間に１回だけパラレルフォントデータＤＴをシフトする。
【００７１】
これにより、クロック信号ＣＬＫのｐサイクル期間は、ＤフリップフロップＦＦ０〜ＦＦ２４により１回だけデータがシフトされ、残りの期間はデータが保持されるので、拡大率ｐに対応するｐサイクル期間はシリアルフォントデータＩＤＴとして同じデータを出力することができる。したがって、対応する拡大率にはかかわらず、通常時（拡大率１）の場合（１ラスタ分）と同じ数のＤフリップフロップＦＦ０〜ＦＦ２４により、フォントＲＯＭ２より出力されるパラレルフォントデータＤＴに指定された拡大率ｐに応じた拡大処理を施し、シリアルフォントデータＩＤＴとして出力することができる。
【００７２】
また、通常時（拡大率１）のみに対応した回路に対して、ＤフリップフロップＦＦ０〜ＦＦ２４に対応するセレクタＦＳ０〜ＦＳ２３を新たに設けるだけで良いので、回路規模の増加を抑制することができる。さらに、クロック信号ＣＬＫのｐサイクル期間は、ＤフリップフロップＦＦ０〜ＦＦ２４により１回だけデータをシフトし、残りの期間はデータを保持するので、ｐサイクル期間中のＤフリップフロップＦＦ０〜ＦＦ２４での出力データが変化する回数を従来の方法よりも減少させることができ、ＯＳＤ回路の消費電力を削減することができる。
【００７３】
また、カウンタ３１にてクロック信号ＣＬＫのサイクル数をカウントし、カウンタ３１より供給されるカウンタ値ＣＮＴが指定された拡大率に応じた条件を満足するか否かの判別結果に基づいてシフトイネーブル信号を生成する。これにより、本実施形態では、奇数倍を含む任意の倍率でキャラクタ画像を横方向に拡大する、つまりパラレルフォントデータＤＴに任意の倍率での拡大処理を施しシリアルフォントデータＩＤＴとして出力することができる。また、拡大率に応じた条件を満足するか否かの判別結果に基づいてシフトイネーブル信号を生成するようにしているので、製造後であってもＯＳＤ回路が対応可能な拡大率を容易に変更することができる。
【００７４】
なお、上述した本実施形態では、カウンタ３１に２ビットのインクリメントカウンタを用いているが、本発明はこれに限らず、対応する拡大率以上の値をカウンタ値として保持可能であれば、任意のビットのインクリメントカウンタを適用することができる。また、インクリメントカウンタに限らず、カウンタ値ＣＮＴを１ずつデクリメント（減少）させるデクリメントカウンタであっても良い。また、カウンタ３１には、カウンタ値ＣＮＴを初期化するリセット信号ＲＳＴを入力しているが、カウンタ３１のみリセット信号ＲＳＴとは異なる初期化用の信号を入力するようにすると、カウンタ３１のみを独立して任意の時点で初期化することができ、より任意の倍率に対応することが容易になる。
【００７５】
また、本実施形態では、フォントＲＯＭ２に保存されているフォントデータは、横２４ドット×縦３２ドットの領域に１つのキャラクタ画像が記録されたフォントデータを一例として示したが、本発明はこれに限らず、フォントデータのサイズは任意である。
【００７６】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明の諸態様を付記として以下に示す。
【００７７】
（付記１）原画像とは異なるキャラクタ画像を上記原画像に重ね合わせて表示装置に表示させるための表示制御回路であって、
クロック信号に同期して動作するとともに、ｎビット毎（ｎは２以上の整数）に並列して供給される上記キャラクタ画像の画像データがそれぞれ入力可能なｎ個の記憶素子で構成されるシフトレジスタを有し、上記画像データをパラレル−シリアル変換し出力するデータ変換部と、
上記キャラクタ画像に対する横方向の任意の拡大率ｍ（ｍは自然数）に応じて、上記クロック信号のｍ周期の期間中に、上記データ変換部にて上記画像データのシフト動作を１回実行させるシフトイネーブル信号を生成するシフトイネーブル信号生成部とを備えることを特徴とする表示制御回路。（１）
（付記２）上記シフトイネーブル信号生成部は、上記クロック信号のｍ周期の期間中に１周期の期間だけ上記シフトイネーブル信号を活性化し、
上記データ変換部は、上記シフトイネーブル信号が活性化されたときに、上記画像データを１ビットずつシフトすることを特徴とする付記１に記載の表示制御回路。（２）
（付記３）上記シフトイネーブル信号生成部は、上記クロック信号の１周期毎にカウンタ値を１ずつ増加させるカウンタ部と、
上記カウンタ部より供給されるカウンタ値に基づいて、上記シフトイネーブル信号を活性化する判別部とを備えることを特徴とする付記２に記載の表示制御回路。（３）
（付記４）上記シフトイネーブル信号生成部は、上記クロック信号の１周期毎にカウンタ値を１ずつ減少させるカウンタ部と、
上記カウンタ部より供給されるカウンタ値に基づいて、上記シフトイネーブル信号を活性化する判別部とを備えることを特徴とする付記２に記載の表示制御回路。
（付記５）上記判別部は、上記カウンタ値が上記拡大率に応じた条件を満足するか否かを判別し、判別結果に従い上記シフトイネーブル信号を活性化することを特徴とする付記３又は４に記載の表示制御回路。
（付記６）上記データ変換部は、上記シフトイネーブル信号に応じて上記記憶素子に、当該記憶素子の出力、又はｎビット毎に並列して供給される上記画像データもしくは前段に接続された上記記憶素子の出力を選択的にそれぞれ供給するｎ個の第１の選択部をさらに備えることを特徴とする付記１〜５の何れか１項に記載の表示制御回路。（４）
（付記７）上記データ変換部は、ｎビット毎に並列して供給される上記画像データ又は前段に接続された上記記憶素子の出力を選択的にそれぞれ出力するｎ個の第２の選択部をさらに備えることを特徴とする付記６に記載の表示制御回路。
（付記８）上記キャラクタ画像の画像データを複数記憶し、入力される画像指定信号に応じた上記画像データをｎビット毎に並列して出力する記憶部をさらに備えることを特徴とする付記１〜７の何れか１項に記載の表示制御回路。（５）
（付記９）上記記憶部は、上記画像データを１ラスタ毎に並列して出力することを特徴とする付記８に記載の表示制御回路。
（付記１０）上記データ変換部より出力されるシリアルな画像データに修飾処理を施す修飾部をさらに備えることを特徴とする付記１〜９の何れか１項に記載の表示制御回路。（６）
（付記１１）上記修飾部は、上記拡大率ｍに依存しない固定の数の記憶素子で構成されるシフトレジスタと、上記記憶素子の出力に基づいて上記シリアルな画像データに修飾処理を施す修飾処理部とを有することを特徴とする付記１０に記載の表示制御回路。（７）
（付記１２）上記修飾部は、シフトイネーブル信号に応じて上記記憶素子に、当該記憶素子の出力、又は前段に接続された上記記憶素子の出力もしくは上記シリアルな画像データを選択的にそれぞれ供給するｎ個の選択部をさらに備えることを特徴とする付記１１の何れか１項に記載の表示制御回路。
（付記１３）上記修飾処理部は、上記記憶素子の出力を用いて、上記拡大率ｍにかかわらず同じ論理での演算処理を行い、上記画像データに修飾処理を施すことを特徴とする付記１１または１２に記載の表示制御回路。
（付記１４）上記修飾処理は、縁取り処理、着色処理及び変形処理の少なくとも１つの処理であることを特徴とする付記１０〜１３の何れか１項に記載の表示制御回路。
（付記１５）原画像とは異なるキャラクタ画像を上記原画像に重ね合わせて表示装置に表示させるための表示制御回路であって、
クロック信号に同期して動作するとともに、ｎビット毎（ｎは２以上の整数）に並列して供給される上記キャラクタ画像の画像データがそれぞれ供給可能なｎ個の記憶素子と、
上記記憶素子にそれぞれ対応し、上記ｎ個の記憶素子による上記画像データのシフト動作を制御するシフトイネーブル信号に応じて出力信号を切り換えるｎ個の第１の選択回路とを備え、
上記第１の選択回路の第１の入力端子が、当該第１の選択回路に対応する上記記憶素子の出力端子に対して接続され、上記第１の選択回路の第２の入力端子が、当該記憶素子の前段に接続された記憶素子の出力端子に対して接続され、上記第１の選択回路の出力端子が当該第１の選択回路に対応する上記記憶素子の入力端子に対して接続されていることを特徴とする表示制御回路。（８）
（付記１６）上記記憶素子にそれぞれ対応するｎ個の第２の選択回路をさらに備え、
上記第２の選択回路の第１の入力端子が、上記画像データが供給される信号線に対して接続され、上記第２の選択回路の第２の入力端子が、対応する上記記憶素子の前段に接続された記憶素子の出力端子に対して接続され、上記第２の選択回路の出力端子が上記第１の選択回路の第２の入力端子に対して接続されていることを特徴とする付記１４に記載の表示制御回路。（９）
（付記１７）上記クロック信号の１周期毎にカウンタ値を１ずつ変化させるカウンタ回路と、
上記カウンタ回路より供給されるカウンタ値に基づいて、上記シフトイネーブル信号を活性化する判別回路とをさらに備えることを特徴とする付記１５又は１６に記載の表示制御回路。
（付記１８）原画像とは異なるキャラクタ画像を上記原画像に重ね合わせて表示装置に表示させるための表示制御方法であって、
ｎビット毎（ｎは２以上の整数）に並列して供給される上記キャラクタ画像の画像データをクロック信号に同期して動作するｎ個の記憶素子で構成されるシフトレジスタに入力し、
上記キャラクタ画像に対する横方向の任意の拡大率ｍ（ｍは自然数）に応じて、上記クロック信号のｍ周期の期間中に、上記入力された画像データのシフト動作を１回実行させるシフトイネーブル信号を生成し、
上記生成されたシフトイネーブル信号により上記入力された画像データをパラレル−シリアル変換し出力することを特徴とする表示制御方法。（１０）
（付記１９）上記シフトイネーブル信号は、上記クロック信号のｍ周期の期間中に１周期の期間だけ活性化され、
上記シフトイネーブル信号が活性化されたときに、上記画像データを１ビットずつシフトすることを特徴とする付記１８に記載の表示制御方法。
【００７８】
【発明の効果】
以上、説明したように本発明によれば、キャラクタ画像に対する横方向の任意の拡大率ｍ（ｍは自然数）に応じたシフトイネーブル信号を生成し、クロック信号に同期して動作するｎ個（ｎは２以上の整数）の記憶素子で構成されるシフトレジスタを有するデータ変換部にて、ｎビット毎に並列して供給されるキャラクタ画像の画像データを、上記シフトイネーブル信号に基づいて上記クロック信号のｍ周期の期間中に１回だけシフトさせるようにして、上記画像データをパラレル−シリアル変換し出力する。
【００７９】
これにより、クロック信号のｍ周期の期間においては、画像データが１回だけシフトされ、残りの期間は記憶素子に画像データが保持されるので、拡大率ｍ分だけ繰り返して同じ画像データを出力することができる。したがって、画像データの処理に用いる記憶素子を増加させることなく、拡大率ｍに応じた拡大処理を施した画像データを出力することができ、キャラクタ画像を任意の倍率で横方向に拡大表示させることができる。
【図面の簡単な説明】
【図１】本実施形態によるオンスクリーンディスプレイ回路の一構成例を示すブロック図である。
【図２】フォントデータの一例を示す図である。
【図３】本実施形態におけるイネーブル信号生成部の具体的な構成例を示す図である。
【図４】シフトイネーブル信号生成動作の一例を示すタイミングチャートである。
【図５】本実施形態におけるパラレル−シリアル変換部の具体的な構成例を示す図である。
【図６】本実施形態におけるフォント修飾部が有する修飾処理回路の構成例を示す図である。
【図７】本実施形態によるオンスクリーンディスプレイ回路の動作の一例を示すタイミングチャートである。
【図８】従来のオンスクリーンディスプレイ回路の構成を示すブロック図である。
【図９】従来のオンスクリーンディスプレイ回路の動作の一例を示すタイミングチャートである。
【図１０】従来のオンスクリーンディスプレイ回路におけるパラレル−シリアル変換部の具体的な構成例を示す図である。
【図１１】従来のオンスクリーンディスプレイ回路における修飾処理回路の構成例を示す図である。
【符号の説明】
１ メモリ読み出し制御部
２ フォントＲＯＭ
３ イネーブル信号生成部
４ パラレル−シリアル変換部
５ フォント修飾部
３１ カウンタ
３２ デコーダ
【発明の属する技術分野】
本発明は、表示制御回路に関し、特に、文字や記号等のキャラクタを表示画面上に表示させるオンスクリーンディスプレイ回路に用いて好適なものである。
【０００２】
【従来の技術】
テレビジョン受像機、モニター装置等の映像出力装置においては、例えば使用者が各種設定を行ったり、確認したりできるように、チャンネルや音量等の情報を表示画面上に表示するものがあった。この情報を表示画面上に表示する機能は、オンスクリーンディスプレイ（以下、「ＯＳＤ」と称す。）と呼ばれている。
【０００３】
上記ＯＳＤによる情報表示は、表示させる情報（文字、記号等）に係るキャラクタ画像を原画像に重ね合わせることで、原画像とともに各種情報が表示画面上に表示される。上記キャラクタ画像の画像データ（フォントデータ）は、ラスタフォント（ビットマップフォント）形式でフォントＲＯＭと呼ばれる記憶装置に保存されている。
【０００４】
ここで、キャラクタ画像の大きさを拡大して表示画面上に表示させるには、拡大したキャラクタ画像のフォントデータをフォントＲＯＭにそれぞれ保存しておく必要がある。しかし、同じ文字、記号等の使用したいすべての大きさのフォントデータをフォントＲＯＭにそれぞれ保存すると、膨大な記憶領域（メモリ領域）を要してしまう。そこで従来は、所定の大きさのフォントデータのみをフォントＲＯＭに保存して、例えば特許文献１に記載されているようにフォントデータをパラレルデータから表示するためのシリアルデータに変換するクロック信号の周波数を低くしたり、特許文献２に記載されているようにｎ倍周期でフォントデータを読み出すとともにｎ倍周期で選択出力するビットを変化させたりして、フォントデータに拡大処理を施し表示画面上にキャラクタ画像を拡大表示していた。
【０００５】
以下、フォントデータに拡大処理を施しキャラクタ画像を表示画面上に拡大表示させるための従来のＯＳＤ回路について説明する。
図８は、従来のＯＳＤ回路の構成例を示すブロック図である。
図８において、８１はメモリ読み出し制御部、８２はフォントＲＯＭ、８３はパス切換部、８４はパラレル−シリアル変換部、８５はフォント修飾部である。
【０００６】
図８に示したＯＳＤ回路は、フォントＲＯＭ８２内の任意の１つのキャラクタ画像を指定する文字コード信号ＣＨＲ及びキャラクタ画像の横方向の拡大率を指定する拡大率指定信号ＥＸＰが外部から入力され、指定されたキャラクタ画像のフォントデータに拡大処理を施す。さらに、外部から入力される文字修飾処理（拡大処理は除く。）を指定するコマンド信号ＣＭＤに応じて、拡大処理されたフォントデータに修飾処理（縁取り等）を施した後、原画像に重ね合わせて表示するための出力フォントデータＦＤＴとして出力する。
【０００７】
上述した従来のＯＳＤ回路の動作について、図９を用いて説明する。
図９は、上記図８に示したＯＳＤ回路の動作の一例を示すタイミングチャートである。なお、フォントＲＯＭ８２には、横２４ドット×縦３２ドットの領域に１つのキャラクタ画像を記録したフォントデータが、複数のキャラクタ画像についてそれぞれ保存されているとする。また、上記フォントデータにおいて、図示しない表示装置の表示動作における水平走査と同一方向の１つの行を「ラスタ」と称する。
【０００８】
表示画面上に表示させるキャラクタ画像（文字コード“００”）を指定する文字コード信号ＣＨＲがメモリ読み出し制御部８１に入力されると、メモリ読み出し制御部８１は、指定されたキャラクタ画像のフォントデータを読み出すためのフォントアドレスＡＤ（“００”）をフォントＲＯＭ８２に出力する。上記フォントアドレスＡＤは、フォントＲＯＭ８２において当該フォントデータが記憶保存されている領域の先頭アドレスである。
【０００９】
フォントＲＯＭ８２は、入力されたフォントアドレスＡＤに対応するフォントデータを２４ビット（１ラスタ）毎にパラレルフォントデータＤＴとしてパス切換部８３に順次出力する。ここで、パラレルフォントデータＤＴは、ＤＴ［０］〜ＤＴ［２３］の２４ビットであり、ＤＴ［２３］を最上位ビット（ＭＳＢ）、ＤＴ［０］を最下位ビット（ＬＳＢ）とする。
【００１０】
上記パラレルフォントデータＤＴは、拡大率指定信号ＥＸＰにより指定された拡大率に応じてパス切換部８３により伝達経路（データパス）が制御され、パラレルフォントデータＥＤＴとしてパラレル−シリアル変換部８４に出力される。パラレル−シリアル変換部８４は、メモリ読み出し制御部８１からのロードイネーブル信号ＬＥＮがハイレベル（以下、ハイレベルを“Ｈ”と記す。）のとき、パラレルフォントデータＥＤＴを取り込む。さらに、パラレル−シリアル変換部８４は、取り込んだパラレルフォントデータＥＤＴをパラレル−シリアル変換し、シリアルフォントデータＩＤＴとして出力する。
【００１１】
図１０は、拡大率“２”に対応した従来のパラレル−シリアル変換部８４の具体的な構成例を示す図である。パラレル−シリアル変換部８４は、図１０に示すようにクロック信号（ドットクロック信号）ＣＬＫに同期して動作する４８個のＤフリップフロップＣＦ０〜ＣＦ４７からなるシフトレジスタで構成されている。
【００１２】
ＤフリップフロップＣＦ０〜ＣＦ４７の入力端子Ｄは、セレクタＣＳ０〜ＣＳ４７の出力端子Ｘに接続されている。セレクタＣＳ０〜ＣＳ４７の一方の入力端子Ａは、パラレルフォントデータＥＤＴ［０］〜ＥＤＴ［４７］を供給するための信号線が接続され、他方の入力端子Ｂは、前段に接続されたＤフリップフロップＣＦ１〜ＣＦ４７の出力端子Ｑに接続される。また、セレクタＣＳ０〜ＣＳ４７の制御入力端子Ｓは、ロードイネーブル信号ＬＥＮを供給するための信号線が接続されている。
【００１３】
ここで、指定された拡大率が“１”の場合には、フォントＲＯＭ８２から出力される２４ビット（１ラスタ分）のパラレルフォントデータＤＴ［ｋ］（ｋは０〜２３、以下についても同様）が、シフトレジスタの下段側２４個のＤフリップフロップＣＦ０〜ＣＦ２３に対して供給される。つまり、パラレルフォントデータＤＴ［ｋ］がパラレルフォントデータＥＤＴ［ｋ］となるようにパス切換部８３によりデータの伝達経路が制御され、パラレル−シリアル変換部８４に供給される。このとき、シフトレジスタの上段側２４個のＤフリップフロップＣＦ２４〜ＣＦ４７は使用しない。
【００１４】
また、指定された拡大率が“２”の場合には、フォントＲＯＭ８２から出力される２４ビットのパラレルフォントデータＤＴ［ｋ］が、シフトレジスタの下段側から２つずつ順に供給され、シフトレジスタの４８個のＤフリップフロップＣＦ０〜ＣＦ４７に対して供給される。つまり、パラレルフォントデータＤＴ［ｋ］がパラレルフォントデータＥＤＴ［２ｋ］及びパラレルフォントデータＥＤＴ［２ｋ＋１］となるようにパス切換部８３によりデータの伝達経路が制御されてパラレル−シリアル変換部８４に供給される。
【００１５】
上記図１０に示したパラレル−シリアル変換部８４において、セレクタＣＳ０〜ＣＳ４７は、ロードイネーブル信号ＬＥＮが“Ｈ”のときには、パラレルフォントデータＥＤＴ［０］〜ＥＤＴ［４７］を選択し、ロードイネーブル信号ＬＥＮがロウレベル（以下、ロウレベルを“Ｌ”と記す。）のときには、前段に接続されたＤフリップフロップＣＦ０〜ＣＦ４７の出力を選択する。つまり、パラレル−シリアル変換部８４は、ロードイネーブル信号ＬＥＮが“Ｈ”のときに取り込んだパラレルフォントデータＥＤＴ［０］〜ＥＤＴ［４７］を、ロードイネーブル信号ＬＥＮが“Ｌ”のときにクロック信号ＣＬＫの１サイクル毎に１ビットずつシフトし、ＤフリップフロップＣＦ０の出力をシリアルフォントデータＩＤＴとして出力する。
【００１６】
したがって、上記図９に示したように指定された拡大率が“１”の場合には、パラレル−シリアル変換部８４は、フォントＲＯＭ８２から出力された値が“５５５５５５”であるパラレルフォントデータＤＴをパラレル−シリアル変換して、１サイクル毎に“１”→“０”→“１”→“０”→“１”→…とシリアルフォントデータＩＤＴを出力する（時刻Ｔ９１）。なお、パラレルフォントデータＤＴは１６進数表記で示しており、シリアルフォントデータＩＤＴは２進数表記で示している。
【００１７】
また、指定された拡大率が“２”の場合には、パラレル−シリアル変換部８４は、フォントＲＯＭ８２から出力された値が“５５５５５５”であるパラレルフォントデータＤＴをパラレル−シリアル変換して、１サイクル毎に“１”→“１”→“０”→“０”→“１”→…と２倍に拡大処理が施されたシリアルフォントデータＩＤＴを出力する（時刻Ｔ９２）。同様に、指定された拡大率が“２”であり、フォントＲＯＭ８２から出力された値が“３３３３３３”である場合には、パラレル−シリアル変換部８４は、１サイクル毎に“１”→“１”→“１”→“１”→“０”→…と２倍に拡大処理されたシリアルフォントデータＩＤＴを出力する（時刻Ｔ９３）。
【００１８】
上述のようにして出力されたシリアルフォントデータＩＤＴは、フォント修飾部８５に入力され、コマンド信号ＣＭＤにより指定された文字修飾処理（例えば、縁取り処理や着色処理等）が施された後、出力フォントデータＦＤＴとして外部に出力される。フォント修飾部８５は、コマンド信号ＣＭＤに応じた文字修飾処理を施すための図１１に示すような修飾処理回路を有している。
【００１９】
図１１に示した修飾処理回路は、指定された拡大率が“１”のときには、入力されるシリアルフォントデータＩＤＴをＤフリップフロップＰＦ０〜ＰＦ４に５ビット（５ドット）分取り込む。そして、通常時（拡大率“１”）の論理を用いてデコード回路１１１にて取り込んだデータを判別して修飾フォントデータＴＤＴ（例えば、縁取りデータ）を出力する。また、指定された拡大率が“２”のときには、５ビットを１０ビットに拡張し（シリアルフォントデータＩＤＴをＤフリップフロップＰＦ０〜ＰＦ９に取り込み）、さらにデコーダ回路１１１にて通常時の論理とは異なる２倍拡大時の論理を用いて上述と同様の処理を行い、修飾フォントデータＴＤＴを出力する。
【００２０】
【特許文献１】
特開昭６０−１２６６９１号公報
【特許文献２】
特開平１１−３３８４５４号公報
【００２１】
【発明が解決しようとする課題】
上述した従来のＯＳＤ回路では、フォントＲＯＭ８２から出力されたパラレルフォントデータＤＴは、指定された拡大率に応じてパス切換部８３にてデータの伝達経路を制御することにより拡大処理され、パラレル−シリアル変換部８４及びフォント修飾部８５に出力される。したがって、パラレル−シリアル変換部８４及びフォント修飾部８５は、対応可能な拡大率に応じて表示画面上に表示されるドット数と同じ数のフリップフロップ（記憶素子）を設けなければならなかった。例えばＯＳＤ回路において、横方向の拡大率“２”に対応できるようにするには、上記図１０、図１１に示したように通常時（拡大率“１”）の２倍の数のフリップフロップをパラレル−シリアル変換部８４及びフォント修飾部８５に設けなければならなかった。
【００２２】
つまり、従来のＯＳＤ回路は、横方向の拡大率が大きくなるのに伴って必要になるフリップフロップの数が増加して回路規模が著しく増加するとともに、製造後に対応可能な拡大率を大きくすることができず、製造する段階で対応可能な拡大率が決定されてしまうという問題があった。また、キャラクタ画像に対して文字修飾処理を施す修飾処理回路は、対応する拡大率にそれぞれ応じた論理を有するデコード回路を備えなければならなかった。
【００２３】
本発明は、このような問題に鑑みて成されたものであり、フォントデータの処理に用いる記憶素子を増加させることなく、フォントデータに係るキャラクタ画像を任意の倍率で横方向に拡大表示させることができるようにすることを目的とする。
【００２４】
【課題を解決するための手段】
本発明の表示制御回路は、原画像に重ね合わせて表示させるキャラクタ画像の画像データをパラレル−シリアル変換し出力するデータ変換部と、上記画像データのシフト動作を制御するためのシフトイネーブル信号を生成するシフトイネーブル信号生成部とを備える。上記データ変換部は、クロック信号に同期して動作し、ｎビット毎（ｎは２以上の整数）に並列して供給される画像データがそれぞれ入力可能なｎ個の記憶素子で構成されるシフトレジスタを有するとともに、シフトイネーブル信号に応じて上記記憶素子に、当該記憶素子の出力、又はｎビット毎に並列して供給される上記画像データもしくは前段に接続された上記記憶素子の出力を選択的にそれぞれ供給するｎ個の第１の選択部を有する。上記シフトイネーブル信号生成部は、上記キャラクタ画像に対する横方向の任意の拡大率ｍ（ｍは自然数）に応じて、上記クロック信号のｍ周期の期間中に、上記画像データを１回シフトさせるようなシフトイネーブル信号を生成する。
これにより、クロック信号のｍ周期の期間中は、画像データを１回だけシフトし、残りの期間は記憶素子に画像データが保持されるので、クロック信号のｍ周期の期間中に拡大率ｍ分の同じ画像データを出力することができるようになる。
【００２５】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。
なお、以下の説明において、同一の信号には同一の符号を付している。また、後述する図１に示すフォントＲＯＭ２には、キャラクタ画像の大きさによらず、同じ文字、記号を示すキャラクタ画像については、図２に示すような横２４ドット×縦３２ドットの領域に１つのキャラクタ画像が記録された１つのフォントデータのみがラスタフォント（ビットマップフォント）形式でそれぞれ保存されているとする。
【００２６】
図２は、フォントＲＯＭ２に保存されているフォントデータの一例を示す図である。フォントデータは、Ｘｉ列、Ｙｊ行の交差部分に配置されるドット毎に、データを有するか否か（色情報は含まない。）が、“１”（データ有り）あるいは“０”（データ無し）の１ビットデータでそれぞれ保存されている。なお、上記Ｘｉ列、Ｙｊ行において、ｉ及びｊは添え字であり、ｉ＝０〜２３の整数、ｊ＝０〜３１の整数である。また、保存されているフォントデータにおいて、図示しない表示装置の表示動作における水平走査と方向が同じであるキャラクタ画像内の１つの行（上記図２においては、各Ｙｊ行）を「ラスタ」と称する。
【００２７】
図１は、本発明の実施形態による表示制御回路を適用したオンスクリーンディスプレイ回路（以下、「ＯＳＤ回路」と称す。）の一構成例を示すブロック図である。
図１において、１はメモリ読み出し制御部、２はフォントＲＯＭ、３はイネーブル信号生成部、４はパラレル−シリアル変換部、５はフォント修飾部である。上記図１に示すように、文字コード信号ＣＨＲ、拡大率指定信号ＥＸＰ及びコマンド信号ＣＭＤが外部からＯＳＤ回路に入力され、これらの信号ＣＨＲ、ＥＸＰ、ＣＭＤに応じた出力フォントデータＦＤＴがＯＳＤ回路から外部に出力される。
【００２８】
ここで、文字コード信号ＣＨＲは、フォントＲＯＭ２にフォントデータが保存されている複数のキャラクタ画像の中から任意の１つのキャラクタ画像を指定する信号である。また、拡大率指定信号ＥＸＰは、キャラクタ画像の横方向の拡大率を指定する信号であり、コマンド信号ＣＭＤは、キャラクタ画像等に施す文字修飾処理（ただし、拡大処理は除く。）を指定する信号である。また、出力フォントデータＦＤＴは、原画像に重ね合わせて表示画面上に表示する画像の画像データである。
【００２９】
メモリ読み出し制御部１は、入力される文字コード信号ＣＨＲに応じて、フォントＲＯＭ２に保存されているフォントデータの読み出し動作を制御する。メモリ読み出し制御部１は、上記文字コード信号ＣＨＲにより指定されたキャラクタ画像のフォントデータを出力させる（読み出す）ためのフォントアドレスＡＤをフォントＲＯＭ２に出力する。また、メモリ読み出し制御部１は、フォントＲＯＭ２より出力されるフォントデータの取り込みを許可するロードイネーブル信号ＬＥＮをパラレル−シリアル変換部４に出力する。
【００３０】
フォントＲＯＭ２は、上記図２に示したようにそれぞれ構成された複数のフォントデータが記憶保存されている記憶装置である。フォントＲＯＭ２は、メモリ読み出し制御部１よりフォントアドレスＡＤが入力され、フォントデータをパラレルフォントデータＤＴとして１ラスタ毎に並列出力（パラレル出力）する。すなわち、フォントＲＯＭ２は、２４ビットで構成される１ラスタ分のフォントデータを並列にパラレルフォントデータＤＴとして順次出力する。
【００３１】
イネーブル信号生成部３は、拡大率指定信号ＥＸＰが入力され、当該拡大率指定信号ＥＸＰに応じて、パラレル−シリアル変換部４及びフォント修飾部５でのデータのシフト動作を制御するためのシフトイネーブル信号ＳＥＮを出力する。パラレル−シリアル変換部４は、フォントＲＯＭ２より出力されるパラレルフォントデータＤＴをシリアルフォントデータＩＤＴに変換（パラレル−シリアル変換）し出力する。
【００３２】
具体的には、パラレル−シリアル変換部４は、メモリ読み出し制御部１より入力されるロードイネーブル信号ＬＥＮに基づいて、フォントＲＯＭ２より出力されるパラレルフォントデータＤＴを内部のシフトレジスタに取り込む。さらに、パラレル−シリアル変換部４は、イネーブル信号生成部３より入力されるシフトイネーブル信号ＳＥＮを用いて、シフトレジスタに取り込んだパラレルフォントデータＤＴを１ビットずつシフトさせて出力することにより、シリアルフォントデータＩＤＴを出力する。
【００３３】
フォント修飾部５は、入力されるシリアルフォントデータＩＤＴに、例えば縁取りや着色や変形（文字や記号を斜体、イタリック体に変形する。）等の所定の文字修飾処理を施すための修飾処理回路を有する。フォント修飾部５は、コマンド信号ＣＭＤ、シリアルフォントデータＩＤＴ及びシフトイネーブル信号ＳＥＮが入力され、コマンド信号ＣＭＤにより指定される文字修飾処理をシリアルフォントデータＩＤＴに施す。フォント修飾部５は、文字修飾処理を施したシリアルフォントデータＩＤＴあるいは文字修飾処理により生成した修飾フォントデータＴＤＴとシリアルフォントデータＩＤＴとを合成したデータを出力フォントデータＦＤＴとして出力する。
【００３４】
次に、上記図１に示したイネーブル信号生成部３について詳細に説明する。
図３は、イネーブル信号生成部３の具体的な構成例を示す図であり、図４はイネーブル信号生成部３の動作例を示すタイミングチャートである。
図３において、３１はカウンタであり、クロック信号（ドットクロック信号）ＣＬＫ及びリセット信号ＲＳＴが入力され、カウンタ値ＣＮＴを出力する。３２はデコーダであり、拡大率指定信号ＥＸＰが入力されるとともに、カウンタ３１より出力されたカウンタ値ＣＮＴが入力され、シフトイネーブル信号ＳＥＮを出力する。
【００３５】
図４に示すようにカウンタ３１は、入力されるクロック信号ＣＬＫを用いて、当該クロック信号ＣＬＫの１サイクル（１周期）ＣＴ毎にカウンタ値ＣＮＴを１ずつインクリメント（増加）させて出力する。なお、リセット信号ＲＳＴが活性化された際には、カウンタ３１はカウンタ値ＣＮＴを初期値（例えば“０”）に設定する。
【００３６】
デコーダ３２は、カウンタ３１より供給されるカウンタ値ＣＮＴをデコードする。さらに、デコーダ３２は、デコードしたカウンタ値ＣＮＴが拡大率指定信号ＥＸＰにより指定される拡大率に応じた所定の条件を満足するときには、信号レベルを“Ｈ”にして（活性化して）シフトイネーブル信号ＳＥＮを出力する。一方、デコーダ３２は、デコードしたカウンタ値ＣＮＴが所定の条件を満足しないときには、信号レベルを“Ｌ”にして（非活性化して）シフトイネーブル信号ＳＥＮを出力する。
【００３７】
具体的には、図４に示すように拡大率指定信号ＥＸＰにより指定された拡大率が“１”の場合（図４において、時刻Ｔ４１から時刻Ｔ４２まで）には、デコーダ３２は、カウンタ値ＣＮＴにはかかわらず、出力するシフトイネーブル信号ＳＥＮの信号レベルを常に“Ｈ”にする。
【００３８】
拡大率指定信号ＥＸＰにより指定された拡大率が“２”の場合（時刻Ｔ４２から時刻Ｔ４３まで）には、デコーダ３２は、デコードしたカウンタ値ＣＮＴの最下位ビットの値（バイナリー値）が“０”のとき、出力するシフトイネーブル信号ＳＥＮの信号レベルを“Ｈ”にする。一方、そうでないときには、デコーダ３２は、出力するシフトイネーブル信号ＳＥＮの信号レベルを“Ｌ”にする。
【００３９】
同様に、拡大率指定信号ＥＸＰにより指定された拡大率が“４”の場合（時刻Ｔ４３以降）には、デコーダ３２は、デコードしたカウンタ値ＣＮＴの下位２ビットの値（バイナリー値）が“００”のとき、出力するシフトイネーブル信号ＳＥＮの信号レベルを“Ｈ”にする。そうでないときには、デコーダ３２は、出力するシフトイネーブル信号ＳＥＮの信号レベルを“Ｌ”にする。
【００４０】
以上の動作をまとめると、イネーブル信号生成部３は、拡大率指定信号ＥＸＰにより拡大率ｐ（ｐは自然数）が指定されたとき、クロック信号ＣＬＫにおけるｐサイクルの期間のうち、はじめの１サイクルの期間だけ、出力するシフトイネーブル信号ＳＥＮの信号レベルを“Ｈ”にし、他の期間は“Ｌ”にする。つまり、イネーブル信号生成部３は、フォントデータにおける１ドットについて、指定された拡大率ｐの値と同じ回数（ｐサイクル期間）だけ同じデータが繰り返されるように、ｐサイクル期間に１回だけフォントデータをシフトさせる、１サイクル期間だけ“Ｈ”になるシフトイネーブル信号ＳＥＮを生成し出力する。
【００４１】
次に、上記図１に示したパラレル−シリアル変換部４について詳細に説明する。
図５は、パラレル−シリアル変換部４の具体的な構成例を示す図である。
図５において、ＦＦ０〜ＦＦ２３は記憶素子であるとともにシフトレジスタを構成するＤフリップフロップ、ＦＳ０〜ＦＳ２３及びＩＳ０〜ＩＳ２２はセレクタ、ＩＳ２３は論理積演算回路（ＡＮＤ回路）である。なお、本実施形態においては、図５に示すようにＤフリップフロップの数は、ＯＳＤ回路が対応する拡大率にかかわらず固定の数であり、２４個（フォントデータの１ラスタ分）である。
【００４２】
セレクタＦＳ０〜ＦＳ２３は、制御入力端子Ｓに供給される信号が“Ｈ”のときには、入力端子Ｂに供給される信号を出力端子Ｘより出力し、“Ｌ”のときには、入力端子Ａに供給される信号を出力端子Ｘより出力する。一方、セレクタＩＳ０〜ＩＳ２２は、制御入力端子Ｓに供給される信号が“Ｈ”のときには、入力端子Ａに供給される信号を出力端子Ｘより出力し、“Ｌ”のときには、入力端子Ｂに供給される信号を出力端子Ｘより出力する。
なお、以下の説明では、説明の便宜上、ＡＮＤ回路ＩＳ２３をセレクタと称す。
【００４３】
セレクタＦＳｍ（ｍは添え字であり、ｍ＝０〜２３、以下についても同様）の入力端子Ａは、ＤフリップフロップＦＦｍの出力端子Ｑに接続され、セレクタＦＳｍの入力端子Ｂは、セレクタＩＳｍの出力端子Ｘに接続される。セレクタＦＳｍの制御入力端子Ｓは、シフトイネーブル信号ＳＥＮが供給される信号線に接続され、セレクタＦＳｍの出力端子Ｘは、ＤフリップフロップＦＦｍの入力端子Ｄに接続される。
【００４４】
ＤフリップフロップＦＦｍのクロック入力端子ＣＫは、クロック信号（ドットクロック信号）ＣＬＫが供給される信号線に接続され、リセット入力端子ＣＬは、Ｄフリップフロップ等を初期化するためのリセット信号ＲＳＴが供給される信号線に接続される。したがって、ＤフリップフロップＦＦｍは、クロック信号ＣＬＫに同期して動作する。
【００４５】
また、セレクタＩＳｍの入力端子Ａは、パラレルフォントデータＤＴ［ｍ］が供給される信号線に接続され、セレクタＩＳｍの入力端子Ｂは、セレクタＦＳ（ｍ＋１）の入力端子ＡとＤフリップフロップＦＦ（ｍ＋１）の出力端子Ｑとの相互接続点に接続される。なお、パラレルフォントデータＤＴ［ｍ］は、上記図２に示したＸｍ列のフォントデータにそれぞれ対応するパラレルフォントデータＤＴ（２４ビット）の中の１ビットを示し、パラレルフォントデータＤＴ［２３］が最上位ビット（ＭＳＢ）、パラレルフォントデータＤＴ［０］が最下位ビット（ＬＳＢ）である。
【００４６】
セレクタＩＳｍの制御入力端子Ｓは、ロードイネーブル信号ＬＥＮが供給される信号線に接続される。ただし、セレクタ（ＡＮＤ回路）ＩＳ２３の入力端子の一方は、パラレルフォントデータＤＴ［２３］が供給される信号線に接続され、入力端子の他方は、ロードイネーブル信号ＬＥＮが供給される信号線に接続される。
また、セレクタＦＳ０の入力端子ＡとＤフリップフロップＦＦ０の出力端子Ｑとの相互接続点は、シリアルフォントデータＩＤＴを供給するための信号線に接続される。
【００４７】
上述のように構成することで、ロードイネーブル信号ＬＥＮが“Ｈ”かつシフトイネーブル信号ＳＥＮが“Ｈ”のときには、ＤフリップフロップＦＦｍにはパラレルフォントデータＤＴ［ｍ］が入力される。ロードイネーブル信号ＬＥＮが“Ｌ”かつシフトイネーブル信号ＳＥＮが“Ｈ”のときには、ＤフリップフロップＦＦｍには、ＤフリップフロップＦＦ（ｍ＋１）の出力（ただし、ＤフリップフロップＦＦ２３には“Ｌ”の信号）が入力される。つまり、このときＤフリップフロップＦＦ０〜ＦＦ２３は、データを１ビットずつシフトする。
また、シフトイネーブル信号ＳＥＮが“Ｌ”のときには、シフトイネーブル信号ＳＥＮの信号レベルにかかわらず、ＤフリップフロップＦＦｍは値を保持する。
【００４８】
次に、上記図１に示したフォント修飾部５について詳細に説明する。
図６は、フォント修飾部５が有する修飾処理回路の一例を示す構成図である。図６において、ＴＦ０〜ＴＦ４は記憶素子であるとともにシフトレジスタを構成するＤフリップフロップ、ＴＳ０〜ＴＳ４はセレクタ、６１はデコーダである。セレクタＴＳ０〜ＴＳ２３は、制御入力端子Ｓに供給される信号が“Ｈ”のときには、入力端子Ｂに供給される信号を出力端子Ｘより出力し、“Ｌ”のときには、入力端子Ａに供給される信号を出力端子Ｘより出力する。
【００４９】
デコーダ６１は、入力されるデータを用いて、当該修飾処理回路で施す文字修飾処理に応じた所定の論理での演算処理を行い、修飾フォントデータＴＤＴを出力する。なお、デコーダ６１より出力される修飾フォントデータＴＤＴは、デコーダ６１内部にて上記図３と同様にしてデコードされ出力される。また、デコーダ６１にて行われる演算処理の所定の論理は、指定される拡大率にかかわらず同じ論理である。
【００５０】
セレクタＴＳｎ（ｎは添え字であり、ｎ＝０〜４、以下についても同様）の出力端子Ｘは、ＤフリップフロップＴＦｎの入力端子Ｄに接続され、ＤフリップフロップＴＦｎの出力端子Ｑは、セレクタＴＳｎの入力端子Ａに接続される。セレクタＴＳｎの入力端子Ｂは、セレクタＴＳ（ｎ＋１）の入力端子ＡとＤフリップフロップＴＦ（ｎ＋１）の出力端子Ｑとの相互接続点に接続され、セレクタＴＳｎの制御入力端子Ｓは、シフトイネーブル信号ＳＥＮが供給される信号線に接続される。ただし、セレクタＴＳ４の入力端子Ｂは、シリアルフォントデータＩＤＴが供給される信号線に接続される。
【００５１】
ＤフリップフロップＴＦｎのクロック入力端子ＣＫは、クロック信号（ドットクロック信号）ＣＬＫが供給される信号線に接続され、リセット入力端子ＣＬは、Ｄフリップフロップ等を初期化するためのリセット信号ＲＳＴが供給される信号線に接続される。したがって、ＤフリップフロップＴＦｎは、クロック信号ＣＬＫに同期して動作する。
デコーダ６１の複数の入力端子は、セレクタＴＳｎの入力端子ＡとＤフリップフロップＴＦｎの出力端子Ｑとの相互接続点にそれぞれ接続され、出力端子は修飾フォントデータＴＤＴを供給するための信号線に接続される。
【００５２】
上述のように構成することで、シフトイネーブル信号ＳＥＮが“Ｈ”のときには、ＤフリップフロップＴＦｎには、ＤフリップフロップＴＦ（ｎ＋１）の出力（ただし、ＤフリップフロップＴＦ４にはシリアルフォントデータＩＤＴ）が入力される。また、シフトイネーブル信号ＳＥＮが“Ｌ”のときには、ＤフリップフロップＴＦｎは値を保持する。
【００５３】
次に、上記図１に示したＯＳＤ回路の動作について説明する。
図７は、上記図１に示したＯＳＤ回路の動作の一例を示すタイミングチャートである。なお、図７に示すタイミングチャートは、外部から入力される文字コード信号ＣＨＲに応じて、パラレル−シリアル変換部４よりシリアルフォントデータＩＤＴが出力されるまでの動作を示している。
【００５４】
メモリ読み出し制御部１は、表示画面上に表示させるキャラクタ画像（文字コード“００”）を指定する文字コード信号ＣＨＲが入力されると、文字コード“００”に対応するフォントアドレスＡＤ（“００”）をフォントＲＯＭ２に出力する。上記フォントアドレスＡＤは、フォントＲＯＭ２において文字コード“００”に対応するフォントデータが記憶保存されている領域の先頭アドレスである。
【００５５】
フォントＲＯＭ２は、入力されたフォントアドレスＡＤにより指定されるフォントデータを２４ビット（１ラスタ）毎にパラレルフォントデータＤＴとしてパラレル−シリアル変換部４に順次出力する。なお、本実施形態においては、フォントデータが保存されている領域の先頭アドレスをフォントアドレスＡＤにより指定することで、フォントデータを１ラスタ毎にフォントＲＯＭ２から読み出すことが可能である。
【００５６】
また、メモリ読み出し制御部１は、フォントアドレスＡＤを出力して所定の期間が経過した後、ロードイネーブル信号ＬＥＮを“Ｈ”にする。ここで、イネーブル信号生成部３は、入力される拡大率指定信号ＥＸＰにより指定される拡大率が“１”であるので、常に“Ｈ”であるシフトイネーブル信号ＳＥＮを出力している。
【００５７】
したがって、ロードイネーブル信号ＬＥＮが“Ｈ”であるとともに、シフトイネーブル信号ＳＥＮが“Ｈ”である時刻Ｔ７１において、パラレル−シリアル変換部４は、パラレルフォントデータＤＴ（１６進数表記で値“５５５５５５”）を内部に備えるシフトレジスタ（ＤフリップフロップＦＦ０〜ＦＦ２３）に取り込む。また、時刻Ｔ７１において、メモリ読み出し制御部１は、ロードイネーブル信号ＬＥＮを“Ｌ”にする。
【００５８】
続いて、パラレル−シリアル変換部４は、ロードイネーブル信号ＬＥＮが“Ｌ”であるとともにシフトイネーブル信号ＳＥＮが“Ｈ”であるので、取り込んだパラレルフォントデータＤＴをクロック信号ＣＬＫのクロックサイクル毎に１ビットずつシフトさせる。具体的には、パラレル−シリアル変換部４内部のシフトレジスタにて、それぞれのＤフリップフロップに対し、前段に接続されたＤフリップフロップの出力がクロック信号ＣＬＫに同期して入力される。
【００５９】
これにより、パラレル−シリアル変換部４は、取り込んだパラレルフォントデータＤＴ（値“５５５５５５”）をパラレル−シリアル変換し、クロック信号ＣＬＫの１サイクル毎に“１”→“０”→“１”→“０”→“１”→…のようにパラレルフォントデータＤＴの各ビットの値をシリアルフォントデータＩＤＴとして順次出力する。
【００６０】
また、拡大率指定信号ＥＸＰにより指定される拡大率が“２”になると（時刻Ｔ７２）、イネーブル信号生成部３は、クロック信号ＣＬＫの２サイクルの中ではじめの１サイクルだけ“Ｈ”になるシフトイネーブル信号ＳＥＮを出力する。
【００６１】
このとき、パラレル−シリアル変換部４は、ロードイネーブル信号ＬＥＮが“Ｌ”であるので、シフトイネーブル信号ＳＥＮが“Ｈ”のときには、パラレルフォントデータＤＴをクロック信号ＣＬＫに同期して１ビットシフトさせる。一方、シフトイネーブル信号ＳＥＮが“Ｌ”のときには、パラレルフォントデータＤＴをシフトさせずにシフトレジスタに保持させる。
【００６２】
具体的には、ロードイネーブル信号ＬＥＮが“Ｌ”かつシフトイネーブル信号ＳＥＮが“Ｈ”のときには、パラレル−シリアル変換部４にてそれぞれのＤフリップフロップに対し、前段に接続されたＤフリップフロップの出力がクロック信号ＣＬＫに同期して入力される。一方、ロードイネーブル信号ＬＥＮが“Ｌ”かつシフトイネーブル信号ＳＥＮが“Ｌ”のときには、それぞれのＤフリップフロップに対し、自らの出力がクロック信号ＣＬＫに同期して入力され値が保持される。
【００６３】
したがって、パラレル−シリアル変換部４は、パラレルフォントデータＤＴ（値“５５５５５５”）をパラレル−シリアル変換し、クロック信号ＣＬＫの１サイクル毎に“１”→“１”→“０”→“０”→“１”→…のようにシリアルフォントデータＩＤＴとしてパラレルフォントデータＤＴの各ビットの値を２回ずつ繰り返して順次出力する。
【００６４】
そして、１ラスタ分のパラレルフォントデータＤＴに対する処理が終了し、ロードイネーブル信号ＬＥＮが再び“Ｈ”になる時刻Ｔ７３において、パラレル−シリアル変換部４は、フォントＲＯＭ２より出力される次の１ラスタのパラレルフォントデータＤＴを内部のシフトレジスタに取り込む。さらに、パラレル−シリアル変換部４は、上述した動作と同様の動作を行い、取り込んだパラレルフォントデータＤＴをパラレル−シリアル変換し、シリアルフォントデータＩＤＴとして出力する。
【００６５】
上述のようなパラレル−シリアル変換が施されたシリアルフォントデータＩＤＴは、フォント修飾部５に入力され、コマンド信号ＣＭＤにより指定された文字修飾処理がフォント修飾部５にて施される。本実施形態において、フォント修飾部５が有する修飾処理回路は、上記図６に示したように構成されている。
【００６６】
したがって、シフトイネーブル信号ＳＥＮが“Ｈ”のときには、修飾処理回路内のＤフリップフロップに対して、前段に接続されたＤフリップフロップの出力が入力されることによりシリアルフォントデータＩＤＴを１ビットずつシフトする。一方、シフトイネーブル信号ＳＥＮが“Ｌ”のときには、修飾処理回路内のＤフリップフロップは、値をそれぞれ保持する。
【００６７】
つまり、フォント修飾部５が有する修飾処理回路は、例えば拡大率が“２”の場合には、シフトイネーブル信号ＳＥＮに応じて、入力されるシリアルフォントデータＩＤＴの２ビット毎に１回だけシフト動作を行う。これにより、指定された拡大率にかかわらず、フォントＲＯＭ２に保存されているフォントデータと同じ状態（拡大処理が施されていない状態）でのデータがデコーダ６１に入力される。
【００６８】
デコーダ６１は、入力されたデータを判別して修飾フォントデータＴＤＴ（例えば、縁取りデータ）を出力する。ここで、拡大率にはかかわらず拡大処理が施されていない状態でのデータがデコーダ６１には入力されるので、デコーダ６１は、通常時（拡大率“１”）の論理を備えるだけで（デコーダ６１の論理を変更することなく）文字修飾処理に応じた演算処理を拡大処理されたシリアルフォントデータＩＤＴに対して行うことができる。なお、修飾処理回路より出力されるデータはクロック信号ＣＬＫに応じて出力されるため、修飾処理回路より出力されるデータ量と修飾処理回路に入力されるデータ量とは等価である。
【００６９】
以上のようにして、フォント修飾部５は、文字修飾処理を施したシリアルフォントデータＩＤＴあるいは文字修飾処理により生成した修飾フォントデータＴＤＴとシリアルフォントデータＩＤＴとを合成したデータを出力フォントデータＦＤＴとして出力する。そして、出力フォントデータＦＤＴは、図示しない合成部により原画像の画像データと合成され、出力フォントデータに係るキャラクタ画像が原画像に重ね合わされて表示装置（例えば、テレビジョン受像機、モニター装置、ディジタルカメラやディジタルビデオの表示装置等）に表示される。
【００７０】
以上、詳しく説明したように本実施形態によれば、指定された拡大率ｐに応じて、クロック信号ＣＬＫのｐサイクル期間のうち、はじめの１サイクルの期間だけ“Ｈ”になり、他の期間は“Ｌ”になるシフトイネーブル信号をイネーブル信号生成部３にて生成し、フォントＲＯＭ２より２４ビット（１ラスタ）毎に出力されるパラレルフォントデータＤＴを、２４個のＤフリップフロップＦＦ０〜ＦＦ２４で構成されたシフトレジスタを有するパラレル−シリアル変換部４にてパラレル−シリアル変換する際、上記シフトイネーブル信号に基づいてｐサイクル期間に１回だけパラレルフォントデータＤＴをシフトする。
【００７１】
これにより、クロック信号ＣＬＫのｐサイクル期間は、ＤフリップフロップＦＦ０〜ＦＦ２４により１回だけデータがシフトされ、残りの期間はデータが保持されるので、拡大率ｐに対応するｐサイクル期間はシリアルフォントデータＩＤＴとして同じデータを出力することができる。したがって、対応する拡大率にはかかわらず、通常時（拡大率１）の場合（１ラスタ分）と同じ数のＤフリップフロップＦＦ０〜ＦＦ２４により、フォントＲＯＭ２より出力されるパラレルフォントデータＤＴに指定された拡大率ｐに応じた拡大処理を施し、シリアルフォントデータＩＤＴとして出力することができる。
【００７２】
また、通常時（拡大率１）のみに対応した回路に対して、ＤフリップフロップＦＦ０〜ＦＦ２４に対応するセレクタＦＳ０〜ＦＳ２３を新たに設けるだけで良いので、回路規模の増加を抑制することができる。さらに、クロック信号ＣＬＫのｐサイクル期間は、ＤフリップフロップＦＦ０〜ＦＦ２４により１回だけデータをシフトし、残りの期間はデータを保持するので、ｐサイクル期間中のＤフリップフロップＦＦ０〜ＦＦ２４での出力データが変化する回数を従来の方法よりも減少させることができ、ＯＳＤ回路の消費電力を削減することができる。
【００７３】
また、カウンタ３１にてクロック信号ＣＬＫのサイクル数をカウントし、カウンタ３１より供給されるカウンタ値ＣＮＴが指定された拡大率に応じた条件を満足するか否かの判別結果に基づいてシフトイネーブル信号を生成する。これにより、本実施形態では、奇数倍を含む任意の倍率でキャラクタ画像を横方向に拡大する、つまりパラレルフォントデータＤＴに任意の倍率での拡大処理を施しシリアルフォントデータＩＤＴとして出力することができる。また、拡大率に応じた条件を満足するか否かの判別結果に基づいてシフトイネーブル信号を生成するようにしているので、製造後であってもＯＳＤ回路が対応可能な拡大率を容易に変更することができる。
【００７４】
なお、上述した本実施形態では、カウンタ３１に２ビットのインクリメントカウンタを用いているが、本発明はこれに限らず、対応する拡大率以上の値をカウンタ値として保持可能であれば、任意のビットのインクリメントカウンタを適用することができる。また、インクリメントカウンタに限らず、カウンタ値ＣＮＴを１ずつデクリメント（減少）させるデクリメントカウンタであっても良い。また、カウンタ３１には、カウンタ値ＣＮＴを初期化するリセット信号ＲＳＴを入力しているが、カウンタ３１のみリセット信号ＲＳＴとは異なる初期化用の信号を入力するようにすると、カウンタ３１のみを独立して任意の時点で初期化することができ、より任意の倍率に対応することが容易になる。
【００７５】
また、本実施形態では、フォントＲＯＭ２に保存されているフォントデータは、横２４ドット×縦３２ドットの領域に１つのキャラクタ画像が記録されたフォントデータを一例として示したが、本発明はこれに限らず、フォントデータのサイズは任意である。
【００７６】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明の諸態様を付記として以下に示す。
【００７７】
（付記１）原画像とは異なるキャラクタ画像を上記原画像に重ね合わせて表示装置に表示させるための表示制御回路であって、
クロック信号に同期して動作するとともに、ｎビット毎（ｎは２以上の整数）に並列して供給される上記キャラクタ画像の画像データがそれぞれ入力可能なｎ個の記憶素子で構成されるシフトレジスタを有し、上記画像データをパラレル−シリアル変換し出力するデータ変換部と、
上記キャラクタ画像に対する横方向の任意の拡大率ｍ（ｍは自然数）に応じて、上記クロック信号のｍ周期の期間中に、上記データ変換部にて上記画像データのシフト動作を１回実行させるシフトイネーブル信号を生成するシフトイネーブル信号生成部とを備えることを特徴とする表示制御回路。（１）
（付記２）上記シフトイネーブル信号生成部は、上記クロック信号のｍ周期の期間中に１周期の期間だけ上記シフトイネーブル信号を活性化し、
上記データ変換部は、上記シフトイネーブル信号が活性化されたときに、上記画像データを１ビットずつシフトすることを特徴とする付記１に記載の表示制御回路。（２）
（付記３）上記シフトイネーブル信号生成部は、上記クロック信号の１周期毎にカウンタ値を１ずつ増加させるカウンタ部と、
上記カウンタ部より供給されるカウンタ値に基づいて、上記シフトイネーブル信号を活性化する判別部とを備えることを特徴とする付記２に記載の表示制御回路。（３）
（付記４）上記シフトイネーブル信号生成部は、上記クロック信号の１周期毎にカウンタ値を１ずつ減少させるカウンタ部と、
上記カウンタ部より供給されるカウンタ値に基づいて、上記シフトイネーブル信号を活性化する判別部とを備えることを特徴とする付記２に記載の表示制御回路。
（付記５）上記判別部は、上記カウンタ値が上記拡大率に応じた条件を満足するか否かを判別し、判別結果に従い上記シフトイネーブル信号を活性化することを特徴とする付記３又は４に記載の表示制御回路。
（付記６）上記データ変換部は、上記シフトイネーブル信号に応じて上記記憶素子に、当該記憶素子の出力、又はｎビット毎に並列して供給される上記画像データもしくは前段に接続された上記記憶素子の出力を選択的にそれぞれ供給するｎ個の第１の選択部をさらに備えることを特徴とする付記１〜５の何れか１項に記載の表示制御回路。（４）
（付記７）上記データ変換部は、ｎビット毎に並列して供給される上記画像データ又は前段に接続された上記記憶素子の出力を選択的にそれぞれ出力するｎ個の第２の選択部をさらに備えることを特徴とする付記６に記載の表示制御回路。
（付記８）上記キャラクタ画像の画像データを複数記憶し、入力される画像指定信号に応じた上記画像データをｎビット毎に並列して出力する記憶部をさらに備えることを特徴とする付記１〜７の何れか１項に記載の表示制御回路。（５）
（付記９）上記記憶部は、上記画像データを１ラスタ毎に並列して出力することを特徴とする付記８に記載の表示制御回路。
（付記１０）上記データ変換部より出力されるシリアルな画像データに修飾処理を施す修飾部をさらに備えることを特徴とする付記１〜９の何れか１項に記載の表示制御回路。（６）
（付記１１）上記修飾部は、上記拡大率ｍに依存しない固定の数の記憶素子で構成されるシフトレジスタと、上記記憶素子の出力に基づいて上記シリアルな画像データに修飾処理を施す修飾処理部とを有することを特徴とする付記１０に記載の表示制御回路。（７）
（付記１２）上記修飾部は、シフトイネーブル信号に応じて上記記憶素子に、当該記憶素子の出力、又は前段に接続された上記記憶素子の出力もしくは上記シリアルな画像データを選択的にそれぞれ供給するｎ個の選択部をさらに備えることを特徴とする付記１１の何れか１項に記載の表示制御回路。
（付記１３）上記修飾処理部は、上記記憶素子の出力を用いて、上記拡大率ｍにかかわらず同じ論理での演算処理を行い、上記画像データに修飾処理を施すことを特徴とする付記１１または１２に記載の表示制御回路。
（付記１４）上記修飾処理は、縁取り処理、着色処理及び変形処理の少なくとも１つの処理であることを特徴とする付記１０〜１３の何れか１項に記載の表示制御回路。
（付記１５）原画像とは異なるキャラクタ画像を上記原画像に重ね合わせて表示装置に表示させるための表示制御回路であって、
クロック信号に同期して動作するとともに、ｎビット毎（ｎは２以上の整数）に並列して供給される上記キャラクタ画像の画像データがそれぞれ供給可能なｎ個の記憶素子と、
上記記憶素子にそれぞれ対応し、上記ｎ個の記憶素子による上記画像データのシフト動作を制御するシフトイネーブル信号に応じて出力信号を切り換えるｎ個の第１の選択回路とを備え、
上記第１の選択回路の第１の入力端子が、当該第１の選択回路に対応する上記記憶素子の出力端子に対して接続され、上記第１の選択回路の第２の入力端子が、当該記憶素子の前段に接続された記憶素子の出力端子に対して接続され、上記第１の選択回路の出力端子が当該第１の選択回路に対応する上記記憶素子の入力端子に対して接続されていることを特徴とする表示制御回路。（８）
（付記１６）上記記憶素子にそれぞれ対応するｎ個の第２の選択回路をさらに備え、
上記第２の選択回路の第１の入力端子が、上記画像データが供給される信号線に対して接続され、上記第２の選択回路の第２の入力端子が、対応する上記記憶素子の前段に接続された記憶素子の出力端子に対して接続され、上記第２の選択回路の出力端子が上記第１の選択回路の第２の入力端子に対して接続されていることを特徴とする付記１４に記載の表示制御回路。（９）
（付記１７）上記クロック信号の１周期毎にカウンタ値を１ずつ変化させるカウンタ回路と、
上記カウンタ回路より供給されるカウンタ値に基づいて、上記シフトイネーブル信号を活性化する判別回路とをさらに備えることを特徴とする付記１５又は１６に記載の表示制御回路。
（付記１８）原画像とは異なるキャラクタ画像を上記原画像に重ね合わせて表示装置に表示させるための表示制御方法であって、
ｎビット毎（ｎは２以上の整数）に並列して供給される上記キャラクタ画像の画像データをクロック信号に同期して動作するｎ個の記憶素子で構成されるシフトレジスタに入力し、
上記キャラクタ画像に対する横方向の任意の拡大率ｍ（ｍは自然数）に応じて、上記クロック信号のｍ周期の期間中に、上記入力された画像データのシフト動作を１回実行させるシフトイネーブル信号を生成し、
上記生成されたシフトイネーブル信号により上記入力された画像データをパラレル−シリアル変換し出力することを特徴とする表示制御方法。（１０）
（付記１９）上記シフトイネーブル信号は、上記クロック信号のｍ周期の期間中に１周期の期間だけ活性化され、
上記シフトイネーブル信号が活性化されたときに、上記画像データを１ビットずつシフトすることを特徴とする付記１８に記載の表示制御方法。
【００７８】
【発明の効果】
以上、説明したように本発明によれば、キャラクタ画像に対する横方向の任意の拡大率ｍ（ｍは自然数）に応じたシフトイネーブル信号を生成し、クロック信号に同期して動作するｎ個（ｎは２以上の整数）の記憶素子で構成されるシフトレジスタを有するデータ変換部にて、ｎビット毎に並列して供給されるキャラクタ画像の画像データを、上記シフトイネーブル信号に基づいて上記クロック信号のｍ周期の期間中に１回だけシフトさせるようにして、上記画像データをパラレル−シリアル変換し出力する。
【００７９】
これにより、クロック信号のｍ周期の期間においては、画像データが１回だけシフトされ、残りの期間は記憶素子に画像データが保持されるので、拡大率ｍ分だけ繰り返して同じ画像データを出力することができる。したがって、画像データの処理に用いる記憶素子を増加させることなく、拡大率ｍに応じた拡大処理を施した画像データを出力することができ、キャラクタ画像を任意の倍率で横方向に拡大表示させることができる。
【図面の簡単な説明】
【図１】本実施形態によるオンスクリーンディスプレイ回路の一構成例を示すブロック図である。
【図２】フォントデータの一例を示す図である。
【図３】本実施形態におけるイネーブル信号生成部の具体的な構成例を示す図である。
【図４】シフトイネーブル信号生成動作の一例を示すタイミングチャートである。
【図５】本実施形態におけるパラレル−シリアル変換部の具体的な構成例を示す図である。
【図６】本実施形態におけるフォント修飾部が有する修飾処理回路の構成例を示す図である。
【図７】本実施形態によるオンスクリーンディスプレイ回路の動作の一例を示すタイミングチャートである。
【図８】従来のオンスクリーンディスプレイ回路の構成を示すブロック図である。
【図９】従来のオンスクリーンディスプレイ回路の動作の一例を示すタイミングチャートである。
【図１０】従来のオンスクリーンディスプレイ回路におけるパラレル−シリアル変換部の具体的な構成例を示す図である。
【図１１】従来のオンスクリーンディスプレイ回路における修飾処理回路の構成例を示す図である。
【符号の説明】
１ メモリ読み出し制御部
２ フォントＲＯＭ
３ イネーブル信号生成部
４ パラレル−シリアル変換部
５ フォント修飾部
３１ カウンタ
３２ デコーダ
Claims (8)
- 原画像とは異なるキャラクタ画像を上記原画像に重ね合わせて表示装置に表示させるための表示制御回路であって、
クロック信号に同期して動作するとともに、ｎビット毎（ｎは２以上の整数）に並列して供給される上記キャラクタ画像の画像データがそれぞれ入力可能なｎ個の記憶素子で構成されるシフトレジスタを有し、上記画像データをパラレル−シリアル変換し出力するデータ変換部と、
上記キャラクタ画像に対する横方向の任意の拡大率ｍ（ｍは自然数）に応じて、上記クロック信号のｍ周期の期間中に、上記データ変換部にて上記画像データのシフト動作を１回実行させるシフトイネーブル信号を生成するシフトイネーブル信号生成部とを備え、
上記データ変換部は、上記シフトイネーブル信号に応じて上記記憶素子に、当該記憶素子の出力、又はｎビット毎に並列して供給される上記画像データもしくは前段に接続された上記記憶素子の出力を選択的にそれぞれ供給するｎ個の第１の選択部を備えることを特徴とする表示制御回路。 - 上記シフトイネーブル信号生成部は、上記クロック信号のｍ周期の期間中に１周期の期間だけ上記シフトイネーブル信号を活性化し、
上記データ変換部は、上記シフトイネーブル信号が活性化されたときに、上記画像データを１ビットずつシフトすることを特徴とする請求項１に記載の表示制御回路。 - 上記シフトイネーブル信号生成部は、上記クロック信号の１周期毎にカウンタ値を１ずつ増加させるカウンタ部と、
上記カウンタ部より供給されるカウンタ値に基づいて、上記シフトイネーブル信号を活性化する判別部とを備えることを特徴とする請求項２に記載の表示制御回路。 - 上記キャラクタ画像の画像データを複数記憶し、入力される画像指定信号に応じた上記画像データをｎビット毎に並列して出力する記憶部をさらに備えることを特徴とする請求項１〜３の何れか１項に記載の表示制御回路。
- 上記データ変換部より出力されるシリアルな画像データに修飾処理を施す修飾部をさらに備えることを特徴とする請求項１〜４の何れか１項に記載の表示制御回路。
- 上記修飾部は、上記拡大率ｍに依存しない固定の数の記憶素子で構成されるシフトレジスタと、上記記憶素子の出力に基づいて上記シリアルな画像データに修飾処理を施す修飾処理部とを有することを特徴とする請求項５に記載の表示制御回路。
- 原画像とは異なるキャラクタ画像を上記原画像に重ね合わせて表示装置に表示させるための表示制御回路であって、
クロック信号に同期して動作するとともに、ｎビット毎（ｎは２以上の整数）に並列して供給される上記キャラクタ画像の画像データがそれぞれ供給可能なｎ個の記憶素子と、
上記キャラクタ画像に対する横方向の任意の拡大率ｍ（ｍは自然数）に応じて、上記クロック信号のｍ周期の期間中に、上記ｎ個の記憶素子による上記画像データのシフト動作を１回実行させるシフトイネーブル信号に応じて出力信号を切り換える回路であって、上記記憶素子にそれぞれ対応するｎ個の選択回路とを備え、
上記選択回路の出力端子が対応する上記記憶素子の入力端子に対して接続されるとともに、上記選択回路の入力として、対応する上記記憶素子の出力及び対応する上記記憶素子の前段の記憶素子の出力が入力可能であることを特徴とする表示制御回路。 - 原画像とは異なるキャラクタ画像を上記原画像に重ね合わせて表示装置に表示させるための表示制御回路であって、
クロック信号に同期して動作するとともに、ｎビット毎（ｎは２以上の整数）に並列して供給される上記キャラクタ画像の画像データがそれぞれ供給可能なｎ個の記憶素子と、
上記キャラクタ画像に対する横方向の任意の拡大率ｍ（ｍは自然数）に応じて、上記クロック信号のｍ周期の期間中に、上記ｎ個の記憶素子による上記画像データのシフト動作を１回実行させるシフトイネーブル信号に応じて出力信号を切り換える回路であって、上記記憶素子にそれぞれ対応するｎ個の第１の選択回路と、
上記記憶素子にそれぞれ対応するｎ個の第２の選択回路とを備え、
上記第１の選択回路の第１の入力端子が対応する上記記憶素子の出力端子に対して接続され、上記第１の選択回路の第２の入力端子が対応する上記第２の選択回路の出力端子に対して接続され、上記第１の選択回路の出力端子が対応する上記記憶素子の入力端子に対して接続され、上記第２の選択回路の第１の入力端子が上記画像データが供給される信号線に対して接続され、上記第２の選択回路の第２の入力端子が対応する上記記憶素子の前段の記憶素子の出力端子に対して接続されていることを特徴とする表示制御回路。
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