JPH0724853Y2

JPH0724853Y2 - 映像機器用複合同期信号発生回路

Info

Publication number: JPH0724853Y2
Application number: JP5680287U
Authority: JP
Inventors: 孝浩荒木
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1987-04-14
Filing date: 1987-04-14
Publication date: 1995-06-05
Anticipated expiration: 2002-04-14
Also published as: JPS63163067U

Description

【考案の詳細な説明】［産業上の利用分野］この考案は、TV,ビデオ,CRT等の映像機器への複合同期
信号を発生する映像機器用複合同期信号発生回路に関す
るものである。

［従来の技術］この種の回路としては、従来、第７図（ブロツク図）に
示すようなものがあり、図において、１は映像機器用の
複合同期信号発生回路、２は同期信号発生回路である。

一般に、TV等の画面上には、第８図に示すように、走査
線（画像ビーム）が画面上を走査することにより、画像
が映し出される。第８図には、インタレース方式による
走査の例が示されており、この方式の場合、１画面は何
本かの走査線により構成され、その走査は、画面上の
点を始点とし、a₁→b₁,a₃→b₃,a₅→b₅，…，→，→
b₀,a₂→b₂,a₄→b₄，…，→，の順で行なわれる。つ
まり、→までの走査で１フレーム（１画面）が構成
され、この１フレームは、→までの偶数フイールド
と、→までの奇数フイールドとの合成である。そし
て、a₁→b₁の走査からa₃→b₃の走査へ移るためのタイミ
ング信号を水平同期信号（HSYN）と呼び、からへ、
または、からへ移るタイミング信号を垂直同期信号
（VSYN）と呼ぶ。

上記同期信号発生回路２は、このような垂直同期信号VS
YNおよび水平同期信号HSYNのほか、水平同期信号HSYNの
周期1/2の同期信号2HSYN（以下、1/2同期信号2HSYNと略
称する）や実際の画像データ（デイジタル／アナログ）
変換するためのビデオ信号クロツクVCLKを発生するもの
で、その出力波形は、例えば、第９図（ａ），（ｂ）に
示すようになる。

また、３は同期信号発生回路２からビデオ信号クロツク
VCLKを受けてカウントするドツトカウンタである。ここ
で、１ドツトは１画像ビームと考えられ、例えば、第９
図（ａ），（ｂ）に示すように、1/2同期信号2HSYNの周
期は320ドツト、水平同期信号HSYNの周期は２×（2HSYN
の周期）＝640ドツト、垂直同期信号VSYNの周期は、NTS
C方式の場合、262.5×（HSYNの周期）であり、PAL方式
の場合、312.5×（HSYNの周期）であり、このように同
期信号2HSYN,HSYN,VSYNは、ビデオ信号クロツクVCLKの
倍数であつて、最終的な出力である複合同期信号は、こ
れらの信号を用いて作り出される。なお、上記ドツトカ
ウンタ３は、320ドツトつまり1/2同期信号2HSYNの出力
ごとにリセツトされるようになつている。

４はワイヤード論理回路により構成されるパルス生成回
路であり、ドツトカウンタ３からのカウンタ出力を用い
て必要なパルスを生成するものである。

５はラツチ回路であり、パルス生成回路４において生成
されたパルス信号と同期信号発生回路２からの1/2同期
信号2HSYNとをラツチするもので、ラツチのタイミング
は、ビデオ信号クロツクVCLKの立上りがトリガとなつて
いる。これは、パルス生成回路４において生成されたパ
ルス信号と同期信号発生回路２からの1/2同期信号2HSYN
とをビデオ信号クロツクVCLKで同期させるために必要で
ある。そして、ラツチ回路５から出力される波形は、例
えば、第10図に示す信号S₁,S₂,S₃のようになり、これら
は、いずれも次に説明するパルス幅生成回路６において
パルス幅を作り出すために必要なもので、1/2同期信号2
HSYNから１番最初に現われるＬレベル信号が上記パルス
幅を決定している。

６はラツチ回路５からの信号S₁,S₂,S₃および同期信号発
生回路２からの同期信号HSYN,2HSYNを受けて複合同期信
号の実際の成分であるパルス幅を作り出すためのパルス
幅生成回路であり、その出力波形は、例えば、第11図に
示す水平同期パルス，等加パルス，垂直同期パルスのよ
うになる。

７は行カウンタであり、この行カウンタ７は、同期信号
発生回路２から水平同期信号HSYNを受けてカウントする
ものであるが、実際には、水平同期信号HSYNの1/2同期
信号2HSYNをカウントしている。

８はワイヤード論理回路により構成されるパルス生成・
NTSC/PALセレクタであり、複合同期信号を生成する水平
同期パルス，等加パルス，垂直同期パルスを、行カウン
タ７からの出力を用いて何行目に出力すべきか決定する
ものである。この出力タイミングはNTSC方式とPAL方式
とでは異なるため、各方式に応じたタイミングを選択す
るための機能を、上記パルス生成・NTSC/PALセレクタ８
が有している。ここで、NTSC方式およびPAL方式は、世
界で一般的に用いられているカラーテレビの方式であ
り、それぞれ走査線数が異なつている。従つて、このパ
ルス生成・NTSC/PALセレクタ８からの出力波形は、NTSC
方式およびPAL方式それぞれの場合について、例えば、
第12図に示すようになる。各信号は、複合同期信号の水
平同期パルス，等加パルス，垂直同期パルス（第11図参
照）を出力する期間つまりパルス幅を作り出すためのも
ので、ここで、参考とした回路はＨレベル時のパルスを
有効としている。

９はワイヤード論理回路により構成される複合同期信号
生成回路であり、パルス幅生成回路６からの複合同期信
号の成分となるパルス（第11図参照）と、パルス生成・
NTSC/PALセレクタ８からの信号（第12図参照）とを受け
て最終的な出力である複合同期信号CSYNを生成するもの
であり、この複合同期信号CSYNは、例えば、第13図
（ａ）〜（ｄ）に示すようになる。なお、第13図
（ａ），（ｂ）はNTSC方式の場合の複合同期信号CSYNを
示し、第13図（ｃ），（ｄ）はPAL方式の場合の複合同
期信号CSYNを示している。

そして、これらのドツトカウンタ3,パルス生成回路4,ラ
ツチ回路5,パルス幅生成回路6,行カウンタ7,パルス生成
・NTSC/PALセレクタ８および複合同期信号生成回路９か
ら、映像機器用の複合同期信号発生回路１が構成されて
いる。

上述のような構成および機能を有する複合同期信号発生
回路１は、同期信号発生回路２からビデオ信号クロツク
VCLK,水平同期信号HSYN,水平同期信号HSYNの1/2同期信
号2HSYNおよび垂直同期信号VSYNを受けて、所定の複合
同期信号CSYN［第13図（ａ）〜（ｄ）参照］を生成す
る。つまり、ドツトカウンタ３が同期信号発生回路２か
らのビデオ信号クロツクVCLKをカウントし、そのカウン
ト値によりパルス生成回路４は必要なパルスを生成す
る。

そして、ラツチ回路５が、パルス発生回路４からのパル
スをラツチし、同期信号発生回路２からの同期信号HSY
N,2HSYNと同期をとりながら、パルス幅生成回路６にお
いて、複合同期信号CSYNに必要なパルス幅が生成され
る。

一方、行カウンタ７は、水平方向の走査線数（1/2同期
信号2HSYN）をカウントし、そのカウント値に基づき、
パルス生成・NTSC/PALセレクタ８が、NTSC/PAL方式の選
択を行なつてパルス（パルス幅生成回路６からのパルス
の出力時期を決定するパルス）を生成して出力する。そ
して、パルス幅生成回路６からのパルス幅とパルス生成
・NTSC/PALセレクタ８の上記パルスとが複合同期信号生
成回路９において合成され、第13図（ａ）〜（ｄ）に示
すような所定の複合同期信号CSYNが生成されて、この複
合同期信号CSYNがTV,ビデオ,CRT等の映像機器に出力さ
れ画像表示に使用される。

［考案が解決しようとする問題点］従来の映像機器用複合同期信号発生回路では、上述のよ
うにパルス生成回路4,パルス生成・NTSC/PALセレクタ８
および複合同期信号生成回路９がワイヤード論理回路に
より構成され、また、他の構成部分もかなり複雑なもの
であるため、回路の信頼度が低いほか、解像度が高まつ
た場合にそれに対応して容易に回路構成を変更すること
ができないなどの問題点があつた。

この考案は上記のような問題点を解消するためになされ
たもので、回路構成を簡素なものとして、解像度の変更
に柔軟に対応できるとともに、安価で精度および信頼性
の高い映像機器用複合同期信号発生回路を得ることを目
的とする。

［問題点を解決するための手段］この考案に係る映像機器用複合同期信号発生回路は、同
期信号発生回路からの信号を受けてカウンタリセツトタ
イミング信号を出力するタイミング同期回路をそなえ、
水平同期信号の1/2同期信号をカウントし上記タイミン
グ同期回路からのカウンタリセツトタイミング信号によ
つて所要のタイミングでリセツトされる半行カウンタ
と、所要の半行パターンデータを記憶し、かつ半行分ご
とに、複数のパターンのどれを選ぶかを決めるパターン
が書き込まれ、上記半行カウンタからのカウント値に応
じた半行パターンデータを出力する半行パターンメモリ
と半行分の上記ビデオ信号クロックをカウントし上記タ
イミング同期回路からのカウンタリセットタイミング信
号によって所要のタイミングでリセットされる半行ドッ
トカウンタと、所要の半行ドットパターンデータを記憶
し上記半行ドットカウンタからのカウント値に応じた半
行ドットパターンデータを出力する半行ドットパターン
メモリと、上記半行パターンメモリおよび上記半行ドッ
トパターンメモリからのデータを入力する出力回路とを
備え、上記出力回路は入力データをビデオ信号クロック
に同期させる第１のラッチ回路と、１フレームを構成す
る各半行分のビデオ信号クロックについて上記半行ドッ
トパターンメモリに記憶されている複数のパターンの１
つを上記半行パターンメモリからのデータに基づいて選
び出すセレクタと、上記セレクタで選択された１種のパ
ターンをビデオ信号クロックに同期させて複合同期信号
を出力する第２のラッチ回路とで構成したものである。

［作用］この考案における映像機器用複合同期信号発生回路は、
半行パターンメモリおよび半行ドツトパターンメモリ
に、予め所要の半行パターンデータおよび半行ドツトパ
ターンデータをそれぞれ記憶し、上記半行パターンメモ
リは、半行カウンタからの出力を受けてその出力に応じ
た半行パターンデータを出力する一方、上記半行ドツト
パターンメモリは、半行ドツトカウンタからの出力を受
けてその出力に応じた半行ドツトパターンデータを出力
する。そして、出力回路が、上記の半行パターンメモリ
および半行ドツトパターンメモリからのデータとビデオ
信号クロツクとを受け、このビデオ信号クロツクに同期
させて各データを複合同期信号として出力する。

［考案の実施例］以下、この考案の一実施例を図について説明する。第１
図において、２は従来回路と同様の同期信号発生回路
で、ビデオ信号クロツクVCLK,水平同期信号HSYN,水平同
期信号HSYNの1/2同期信号2HSYNおよび垂直同期信号VSYN
を発生するものである。

また、10は複合同期信号発生回路、11は同期信号発生回
路２からの信号を受けてカウンタリセツトタイミング信
号▲▼，▲▼，▲▼を出力す
るタイミング同期回路であり、このタイミング同期回路
11は、後述する半行カウンタ12および半行ドツトカウン
タ15をリセツトするタイミングを作り出すほか、半行カ
ウンタ12に対してカウント用のクロツク2HSYNをビデオ
信号クロツクVCLK×２分遅らせてカウントさせるように
する（ハードウエアで最終端出力が数ドツト遅れるため
の処置）ものである。さらに、このタイミング同期回路
11は、第２図に示すように、フリツプフロツプ,NAND回
路等により構成されている。

12は半行カウンタで、この半行カウンタ12は、１フレー
ム分の水平同期信号の1/2同期信号2HSYNをカウントし、
タイミング同期回路からのカウンタリセツトタイミング
信号▲▼によつて所要のタイミングでリセツト
（信号HSYN,2HSYN,VSYNがともにＨレベルでリセツト、
つまり、偶数フイールドの頭でリセツト）されるもので
ある。

13は半行パターンメモリであり、この半行パターンメモ
リ13は、所要の半行パターンデータを予めプログラムさ
れたROMであり、半行カウンタ12からの出力（2HSYNの番
号）がメモリアドレスとして入力され、このメモリアド
レスに応じた半行パターンデータを出力するものであ
る。なお、この半行パターンメモリ13には、NTSC方式用
のデータとPAL方式用のデータとが記憶されている。

14はNTSC/PALセレクタであり、半行パターンメモリ13か
らの出力されるNTSC方式用のデータとPAL方式用のデー
タとのうちのいずれか一方を選択して出力するものであ
る。

15は半行ドツトカウンタで、この半行ドツトカウンタ15
は、半行分のビデオ信号クロツクVCLK（つまり、2HSYN
＝320ドツト）をカウントし、タイミング同期回路２か
らのカウンタリセツトタイミング信号▲▼，▲
▼によつて所要のタイミング（ハードウエアで
同期をとるため、2HSYNがＨレベルになつた後、数ドツ
ト分）でリセツトされるものである。

16は半行ドツトパターンメモリであり、この半行ドツト
パターンメモリ16は、所要の半行ドツトパターンデータ
を予めプログラムされたROMであり、半行ドツトカウン
タ15からの出力（VCLKの番号）がメモリアドレスとして
入力され、このメモリアドレスに応じた半行ドツトパタ
ーンデータを出力するものである。

ここで、半行パターンメモリ13および半行ドツトパター
ンメモリ16のメモリ内容について説明する。即ち、本実
施例では、複合同期信号をパターン化しROM（マスクRO
M）に書き込む方式をとり、これを実現すべく２個のメ
モリ（ROM）13,16を用いている。半行ドツトパターンメ
モリ16には、第３図に示すような４種のパターンａ〜ｄ
が書き込まれ、各パターンａ〜ｄは、320ドツト（VCL
K）を周期として１ドツトでメモリ16の１アドレスに対
応している。つまり、メモリ16の０〜319番地に各パタ
ーンａ〜ｄが書き込まれている。

また、半行パターンメモリ13には、半行分ごとに、第３
図に示す４種のパターンａ〜ｄのうちのどれを選ぶかを
決めるパターンが書き込まれている。つまり、メモリ13
には、半行分でメモリ13の１アドレスに対応させて、パ
ターンａ〜ｄのうちどれを選ぶかが書き込まれている。
ただし、NTSC方式とPAL方式とでは前述の通り１フレー
ムを構成する2HSYN（半行分）の個数が異なる（NTSC方
式の場合、525×２個であり、PAL方式の場合、625×２
個）ことに注意し、それぞれの方式について書き込みを
行なう。

さて、第1,2図において、17はラツチ回路で、NTSC/PAL
セレクタ14および半行ドツトパターンメモリ16からのデ
ータを受けビデオ信号クロツクVCLKに同期させてラツチ
させるものである。

18はセレクタであり、このセレクタ18は、１フレームを
構成する各2HSYN（NTSC方式の場合、1050個、PAL方式の
場合、1250個）について、半行ドツトパターンメモリ16
に記憶されている４種のパターンａ〜ｄのうちのどれか
１つを、半行パターンメモリ13からのデータに基づき選
び出すものである。

19はラツチ回路であり、このラツチ回路19は、セレクタ
18において４種のパターンａ〜ｄの中から選択された１
種のパターンをビデオ信号クロツクVCLKに同期させるた
めのもので、このラツチ回路19からの出力が複合同期信
号CSYNとなる。

これらのラツチ回路17,19およびセレクタ18から出力回
路20が構成されるとともに、タイミング同期回路11,半
行カウンタ12,半行パターンメモリ13,半行ドツトカウン
タ15,半行ドツトパターンメモリ16,出力回路20等により
複合同期信号発生回路10が構成されている。

次に動作について説明する。第4,5図に示すように、複
合同期信号発生回路10におけるタイミング同期回路11
は、同期信号発生回路２からビデオ信号クロツクVCLK,
水平同期信号HSYN,水平同期信号HSYNの1/2同期信号2HSY
Nおよび垂直同期信号VSYNを受け、フリツプフロツプ出
力Q₁,Q₂，▲▼をもとにカウンタリセツトタイミン
グ信号▲▼，▲▼，▲▼を所
要のタイミングで半行カウンタ12または半行ドツトカウ
ンタ15に出力する。

また、これらの半行カウンタ12および半行ドツトカウン
タ15は、それぞれ、1/2同期信号2HSYNおよび半行分のビ
デオ信号クロツクVCLKをカウントし、半行パターンメモ
リ13および半行ドツトパターンメモリ16にカウント値を
メモリアドレスとして出力する。

半行パターンメモリ13および半行ドツトパターンメモリ
16には、前述の通り予め所要の半行パターンデータ（４
種のパターンａ〜ｄのうちのどれを選ぶかを決めるパタ
ーン）および半行ドツトパターンデータ（第３図に示す
４種のパターンａ〜ｄ）がそれぞれ記憶されており、半
行パターンメモリ13は、第４図に示すように、半行カウ
ンタ12からのカウント値（０〜1049または1249）を受け
てこのカウント値に応じた半行パターンデータを出力す
る一方、半行ドツトパターンメモリ16は、第５図に示す
ように、半行ドツトカウンタ15からのカウント値（０〜
319）を受けてこのカウント値に応じた半行ドツトパタ
ーンデータ（ａ〜ｄ）を出力する。このとき、半行パタ
ーンメモリ13からは、NTSC方式およびPAL方式のそれぞ
れに応じたデータが出力されるが、NTSC/PALセレクタ14
によりいずれか一方が選択され、出力回路20へ出力され
る。

そして、第５図に示すように、出力回路20において、ラ
ツチ回路17は、半行パターンデータおよび半行ドツトパ
ターンデータを受けビデオ信号クロツクVCLKに同期させ
てラツチし、セレクタ18が、各データをもとに動作し
て、１フレームを構成する各2HSYNについて、半行ドツ
トパターンメモリ16からの４種のパターンａ〜ｄのうち
のどれか１つを選び出して出力する。ついで、ラツチ回
路19は、セレクタ18からの出力をビデオ信号クロツクVC
LKに同期させ最終的な出力である複合同期信号CSYNとし
て出力する。この複合同期信号CSYNは、例えば、第６図
（ａ）〜（ｄ）に示すようになる。なお、第６図
（ａ），（ｂ）はNTSC方式の場合の複合同期信号CSYNを
示し、第６図（ｃ），（ｄ）はPAL方式の場合の複合同
期信号CSYNを示している。

このように、本実施例によれば、従来、ワイヤード論理
回路で構成される回路を用いて行なつていたパルス生成
やパルス幅生成が、プログラマブルなメモリ13,16を用
いて行なわれる。つまり、複合同期信号CSYNが、2HSYN
の周期で４種のパターンａ〜ｄに分解したデータと、こ
れらの４種のパターンａ〜ｄの中から１種のパターンを
選択するデータとから生成されようになり、これによ
り、回路構成が極めて簡素になり製作コストの低減を実
現できるほか、解像度の変更に対しても、従来のように
回路構成を変更することなく、メモリ13,16内のデータ
を変更することにより容易に且つ柔軟性をもつて対応で
き、さらに回路の信頼性を大幅に高めることができるの
である。

［考案の効果］以上のように、この考案によれば、半行パターンメモリ
および半行ドツトパターンメモリにそれぞれ記憶する半
行パターンデータと半行ドツトパターンデータとから複
合同期信号を生成できるように構成したので、回路構成
が従来に比べ極めて簡素になり、製作コストの低減を実
現できるほか、解像度の変更に対しても、容易に且つ柔
軟性をもつて対応できるようになり、さらに回路の信頼
性を大幅に高めることができる効果がある。

【図面の簡単な説明】

第１図はこの考案の一実施例による映像機器用複合同期
信号発生回路を示すブロツク図、第２図は同回路を詳細
に示す回路図、第３図は本実施例における半行ドツトパ
ターンデータを示すタイミングチヤート、第4,5図およ
び第６図（ａ）〜（ｄ）はいずれも本実施例の回路の動
作を説明するためのタイミングチヤートであり、第７〜
13図は従来の映像機器用複合同期信号発生回路を示すも
ので、第７図はそのブロツク図、第８図は走査線による
一般的な画像構成について説明するための模式図、第９
図（ａ），（ｂ），第10〜12図および第13図（ａ）〜
（ｄ）はいずれも従来回路の動作を説明するためのタイ
ミングチヤートである。図において、２……同期信号発生回路、10……映像機器
用複合同期信号発生回路、11……タイミング同期回路、
12……半行カウンタ、13……半行パターンメモリ、15…
…半行ドツトカウンタ、16……半行ドツトパターンメモ
リ、20……出力回路。なお、図中、同一の符号は同一、又は相当部分を示して
いる。

Claims

【実用新案登録請求の範囲】

【請求項１】映像機器への複合同期信号を発生する映像
機器用複合同期信号発生回路において、ビデオ信号クロ
ック、水平同期信号、水平同期信号の周期1/2の同期信
号および垂直同期信号を発生する同期信号発生回路と、
該同期信号発生回路からの信号を受けてカウンタリセッ
トタイミング信号を出力するタイミング同期回路と、上
記水平同期信号の周期1/2の同期信号をカウントし上記
タイミング同期回路からのカウンタリセットタイミング
信号によって所要のタイミングでリセットされる半行カ
ウンタと、半行分ごとに、複数のパターンのどれを選ぶ
かを決める半行パターンデータを記憶し、上記半行カウ
ンタからのカウント値に応じた半行パターンデータを出
力する半行パターンメモリと、半行分の上記ビデオ信号
クロックをカウントし上記タイミング同期回路からのカ
ウンタリセットタイミング信号によって所要のタイミン
グでリセットされる半行ドットカウンタと、複数の半行
ドットパターンデータを記憶し上記半行ドットカウンタ
からのカウント値に応じた複数の半行ドットパターンデ
ータを出力する半行ドットパターンメモリと、上記半行
パターンメモリおよび上記半行ドットパターンメモリか
らのデータを入力する出力回路とを備え、上記出力回路
は入力データをビデオ信号クロックに同期させる第１の
ラッチ回路と、上記半行ドットパターンメモリからの複
数のパターンの１つを上記半行パターンメモリからのデ
ータに基づいて選び出すセレクタと、上記セレクタで選
択された１種のパターンをビデオ信号クロックに同期さ
せて複合同期信号を出力する第２のラッチ回路とで構成
したことを特徴とする映像機器用複合同期信号発生回
路。