JPS58182366A - 画像の拡大，または縮小回路 - Google Patents
画像の拡大，または縮小回路Info
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- JPS58182366A JPS58182366A JP57064622A JP6462282A JPS58182366A JP S58182366 A JPS58182366 A JP S58182366A JP 57064622 A JP57064622 A JP 57064622A JP 6462282 A JP6462282 A JP 6462282A JP S58182366 A JPS58182366 A JP S58182366A
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- JP
- Japan
- Prior art keywords
- circuit
- parallel
- output
- conversion circuit
- bit
- Prior art date
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N1/00—Scanning, transmission or reproduction of documents or the like, e.g. facsimile transmission; Details thereof
- H04N1/04—Scanning arrangements, i.e. arrangements for the displacement of active reading or reproducing elements relative to the original or reproducing medium, or vice versa
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- Engineering & Computer Science (AREA)
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- Signal Processing (AREA)
- Editing Of Facsimile Originals (AREA)
- Image Processing (AREA)
- Facsimile Scanning Arrangements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ファクシミリ装置等により電気信号に変換さ
れた文書２図形等の画像を表示する際に使用される画像
の拡大、または縮小回路に関する。
れた文書２図形等の画像を表示する際に使用される画像
の拡大、または縮小回路に関する。
従来、この種の画像を表示装置に表示する場合、原画像
の１ドツトヲ多示装置の１ドツトに１対１に対応させて
表示したり、或は原画像の４ドツト（水平方向、垂直方
向各２ドツト）全表示装置の１ドツトに対応させて表示
することがある。特に、ファクシミリ装置に入力された
画像はＡ４版の文書で約１−７２８ドツ） Ｘ ２３０
０ライン（高解像度モード）の情報を持っており２文書
全体を表示するためには１／４の縮小表示が必要であり
、また文書の細部を表示するためには１／１の表示が必
要となる。
の１ドツトヲ多示装置の１ドツトに１対１に対応させて
表示したり、或は原画像の４ドツト（水平方向、垂直方
向各２ドツト）全表示装置の１ドツトに対応させて表示
することがある。特に、ファクシミリ装置に入力された
画像はＡ４版の文書で約１−７２８ドツ） Ｘ ２３０
０ライン（高解像度モード）の情報を持っており２文書
全体を表示するためには１／４の縮小表示が必要であり
、また文書の細部を表示するためには１／１の表示が必
要となる。
しかし乍ら、２つの画像を組合せて新しい画像を得よう
とするような場合には、上記の表示方法のみでは不十分
である。即ち、原画像の図形等の大きさは原稿段階から
まちまちであり。
とするような場合には、上記の表示方法のみでは不十分
である。即ち、原画像の図形等の大きさは原稿段階から
まちまちであり。
さらに入力手段によっても変化する。従って。
このような画像の組合せ全行なう必要が生じても、一方
の画像に対して、他方の画像の大きさをきめ細かく調整
できないという欠点があった。
の画像に対して、他方の画像の大きさをきめ細かく調整
できないという欠点があった。
本発明の目的は、上記の欠点を除去し、簡単な構成で、
広い範囲に画像の拡大や縮小全行なうことのできる画像
の拡大、または縮小回路を提供することにある。
広い範囲に画像の拡大や縮小全行なうことのできる画像
の拡大、または縮小回路を提供することにある。
本発明によれば９画像の最大拡大率をに、最小縮小率ｆ
１／ｎとするとき、並列ロピノトの入力データＩｌ（
ｉ−＝ ｎ−１，ｎ−２ｔ ・・・＊ Ｏ）の第ｉビッ
ト目の入力データエｉヲｉ−にビット目からにビットの
入力とし、シフトクロックにより駆動されるごとににビ
ットのＩ、１データから順次出力するｎｓｋピットの並
−直列変換回路と、有効情報信号が入力されるごとに前
記並−直列変換回路の出力を順次シフトする直−並列変
換回路と、前記シフトクロックヲｎ＠ｋまで計数し、１
／ｎ−にごとに前記並−直列変換回路に新たな入力デー
タ金とりこませるとともに９次の入力データを要求する
信号を出力する計数回路と、該計数回路の出力と拡大、
縮小の形式を指定するモード信号とをうけて前記並−直
列変換回路の出力が有効か無効かを判断し、前記有効情
報信号を出力する判別回路と全備えたこトラ特徴とする
画像の拡大、または縮小回路が得られる。
１／ｎとするとき、並列ロピノトの入力データＩｌ（
ｉ−＝ ｎ−１，ｎ−２ｔ ・・・＊ Ｏ）の第ｉビッ
ト目の入力データエｉヲｉ−にビット目からにビットの
入力とし、シフトクロックにより駆動されるごとににビ
ットのＩ、１データから順次出力するｎｓｋピットの並
−直列変換回路と、有効情報信号が入力されるごとに前
記並−直列変換回路の出力を順次シフトする直−並列変
換回路と、前記シフトクロックヲｎ＠ｋまで計数し、１
／ｎ−にごとに前記並−直列変換回路に新たな入力デー
タ金とりこませるとともに９次の入力データを要求する
信号を出力する計数回路と、該計数回路の出力と拡大、
縮小の形式を指定するモード信号とをうけて前記並−直
列変換回路の出力が有効か無効かを判断し、前記有効情
報信号を出力する判別回路と全備えたこトラ特徴とする
画像の拡大、または縮小回路が得られる。
次に９本発明による画像の拡大、または縮小回路につい
て９図面を参照して説明する。
て９図面を参照して説明する。
第１図は本発明による実施例の構成をブロック図により
示したものである。この例は、入力端子１０を介して与
えられるｎビット並列の入力データ１１（ここに、 ｉ
＝ｎ−１，ｎ−２，＝、 Ｏ）ｅ拡大、または縮小し
てｍビット並列の出力データとして端子１４から得られ
るように構成されている。図において、１は並−直列変
換回路、２は直−並列変換回路、３はシフト数の計数回
路。
示したものである。この例は、入力端子１０を介して与
えられるｎビット並列の入力データ１１（ここに、 ｉ
＝ｎ−１，ｎ−２，＝、 Ｏ）ｅ拡大、または縮小し
てｍビット並列の出力データとして端子１４から得られ
るように構成されている。図において、１は並−直列変
換回路、２は直−並列変換回路、３はシフト数の計数回
路。
４は判別回路、そして５は有効情報計数回路である。こ
こで、ｋを最大拡大率とすれば、入力データＩｉはｎ−
にビットの並−直列変換回路１に入力される。このとき
、ｉビット目の入力データは並−直列変換回路１のｉｓ
ｋビット目からにビット目までの入力として与えられる
。従って並−直列変換回路１は、端子１１から導かれる
シフトクロックＣが入力されるたびに、にずつのＩｎ−
１ビツトデータ＋ Ｉｎ−２ビツトデータ、以下順次
直−並列変換回路２へ向けて出力する。
こで、ｋを最大拡大率とすれば、入力データＩｉはｎ−
にビットの並−直列変換回路１に入力される。このとき
、ｉビット目の入力データは並−直列変換回路１のｉｓ
ｋビット目からにビット目までの入力として与えられる
。従って並−直列変換回路１は、端子１１から導かれる
シフトクロックＣが入力されるたびに、にずつのＩｎ−
１ビツトデータ＋ Ｉｎ−２ビツトデータ、以下順次
直−並列変換回路２へ向けて出力する。
一方、シフトクロックＣは計数回路３にも加えられて、
これ’ｆｒ ｎ−に回計数する。シフト数をｎ味回計数
すると、計数回路３から得られた出力は拡大、縮小の形
式を決める判別回路４に加えられる一方、並−直列変換
回路１にも与えられて、並−直列変換回路１に新たな入
力データをとり込ませ、同時に次の入力データを要求す
るために端子１２ヲ介して送出される。判別回路４′は
、読出し専用メモリ、またはプロゲラ）プルロジックア
レイ（ＰＬＡ）等の素子により構成されており、計数回
路６から得られる並−直列変換回路１の出力ビツト番号
と端子１６を介して与えられる拡大、縮小の形式を指定
するモード信号とをうけて、並−直列変換回路１の出力
が有効か無効かを判断し、その結果得られる有効情報信
号を出力して直−並列変換回路２に与える。直−並列変
換回路２は、上記の有効情報信号が加えられたときの並
−直列変換回路１の出力を入力して順次シフトする。そ
して、この直−並列変換回路２にｍビットのデータが蓄
えられたとき、すなわち、上記有効情報信号音１７ｍに
する計数回路５が出力信号を端子５に導出したとき、直
−並列変換回路２の内容がｍビット並列の形で端子１４
に出力データとして得られる。
これ’ｆｒ ｎ−に回計数する。シフト数をｎ味回計数
すると、計数回路３から得られた出力は拡大、縮小の形
式を決める判別回路４に加えられる一方、並−直列変換
回路１にも与えられて、並−直列変換回路１に新たな入
力データをとり込ませ、同時に次の入力データを要求す
るために端子１２ヲ介して送出される。判別回路４′は
、読出し専用メモリ、またはプロゲラ）プルロジックア
レイ（ＰＬＡ）等の素子により構成されており、計数回
路６から得られる並−直列変換回路１の出力ビツト番号
と端子１６を介して与えられる拡大、縮小の形式を指定
するモード信号とをうけて、並−直列変換回路１の出力
が有効か無効かを判断し、その結果得られる有効情報信
号を出力して直−並列変換回路２に与える。直−並列変
換回路２は、上記の有効情報信号が加えられたときの並
−直列変換回路１の出力を入力して順次シフトする。そ
して、この直−並列変換回路２にｍビットのデータが蓄
えられたとき、すなわち、上記有効情報信号音１７ｍに
する計数回路５が出力信号を端子５に導出したとき、直
−並列変換回路２の内容がｍビット並列の形で端子１４
に出力データとして得られる。
以゛上の説明により明らかなように２本発明によれば、
シフトクロックによりにビットのＩｎ−１データから順
次出力するｎｓｋビットの並−直列変換回路と、有効情
報信号が入力されるごとに該並−直列変換回路の出力全
順次シフトする直−並列変換回路とを主要素として構成
することによって、最大に倍の拡大率から最小１／ｎの
縮小率の範囲内に１／ｎ’ｉ単位として任意の比率で画
像を拡大、または縮小することができ、これによって画
像の組合せが容易になる点、得られる効果は大きい。
シフトクロックによりにビットのＩｎ−１データから順
次出力するｎｓｋビットの並−直列変換回路と、有効情
報信号が入力されるごとに該並−直列変換回路の出力全
順次シフトする直−並列変換回路とを主要素として構成
することによって、最大に倍の拡大率から最小１／ｎの
縮小率の範囲内に１／ｎ’ｉ単位として任意の比率で画
像を拡大、または縮小することができ、これによって画
像の組合せが容易になる点、得られる効果は大きい。
第１図は本発明による実施例の構成を示すブロック図で
ある。図において、１は並−直列変換回路、２は直−並
列変換回路、３はシフト数の計数回路、４は判別回路、
５は有効情報計数回路である。 第１図
ある。図において、１は並−直列変換回路、２は直−並
列変換回路、３はシフト数の計数回路、４は判別回路、
５は有効情報計数回路である。 第１図
Claims (1)
- 【特許請求の範囲】 １、画像の最大拡大率（ｉｎｋ、最小縮小率’ｚ１／ｎ
とするとき、並列ｎビットの入力データ１１（ｉ＝＝ｎ
−１，ｎ−２，・・・、０）の第ｉビット目の入力デー
タ■１をｉ−にビット目からにビット目までの入力とし
。 シフトクロックにより駆動されるごとににビットのＩｎ
−１データから順次出力するｎ−にビットの並−直列変
換回路と、有効情報信号が入力されるごとに前記並−直
列変換回路の出力を順次シフトする直−並列変換回路と
、前記シフトクロック’ｊＨｎ−ｋｉで計数し、１／ｎ
−にごとに前記並−直列変換回路に新たな入力データを
とりこませるとともに９次の入力データを要求する信号
を出力する計数回路と、該計数回路の出力と拡大、縮小
の形式を指定するモード信号と全うけて前記並−直列変
換回路の出力が有効か無効かを判断し、前記有効情報信
号を出力する判別回路とを備えたことを特徴とする画像
の拡大。 または縮小回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57064622A JPS58182366A (ja) | 1982-04-20 | 1982-04-20 | 画像の拡大，または縮小回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57064622A JPS58182366A (ja) | 1982-04-20 | 1982-04-20 | 画像の拡大，または縮小回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58182366A true JPS58182366A (ja) | 1983-10-25 |
Family
ID=13263538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57064622A Pending JPS58182366A (ja) | 1982-04-20 | 1982-04-20 | 画像の拡大，または縮小回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58182366A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5097519A (en) * | 1985-05-22 | 1992-03-17 | Minolta Camera Kabushiki Kaisha | Image reader with variable magnification dependent on desired dot density |
| US5168369A (en) * | 1985-05-22 | 1992-12-01 | Minolta Camera Kabushiki Kaisha | Image reader having electrical and optical means for varying magnification |
| US5195148A (en) * | 1985-05-22 | 1993-03-16 | Minolta Camera Kabushiki Kaisha | Image reader having electrical and optical means for varying magnification |
-
1982
- 1982-04-20 JP JP57064622A patent/JPS58182366A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5097519A (en) * | 1985-05-22 | 1992-03-17 | Minolta Camera Kabushiki Kaisha | Image reader with variable magnification dependent on desired dot density |
| US5168369A (en) * | 1985-05-22 | 1992-12-01 | Minolta Camera Kabushiki Kaisha | Image reader having electrical and optical means for varying magnification |
| US5195148A (en) * | 1985-05-22 | 1993-03-16 | Minolta Camera Kabushiki Kaisha | Image reader having electrical and optical means for varying magnification |
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