JPH08130621A - 記録制御装置 - Google Patents

Abstract

(57)【要約】 【目的】 比較的簡便で安価な構成によって各種の記録
ヘッドに対し、同等な印字速度で記録制御ができるよう
にする。 【構成】 図示しない記録ヘッドでは、複数の記録素子
がｍ個（ここでは、ｍ＝４）のブロックに分割され、ス
トローブ信号生成部１４は、１ライン毎に、ストローブ
信号１４ａ，１４ｂ，１４ｃ，１４ｄを順番に出力す
る。所定のストローブ信号に同期した転送要求信号制御
部２０からの転送要求信号２０ａにより、ＤＭＡＣ４が
ラインメモリ３から、ラッチ回路をもつ記録ヘッドで
は、１ライン毎に１ライン分ずつ、ラッチ回路をもたな
い記録ヘッドでは、１ライン毎に１／２ライン分を２回
ずつ画像データ４ｂを読み出し、Ｐ／Ｓ変換部２３でシ
リアルの記録データ信号２１ａとなって出力端子２２か
ら記録ヘッドに供給される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ファクシミリやプリン
タなどの２値画像を記録する記録印字装置に用いられて
好適な記録制御装置に係り、特に、複数の記録素子がｍ
個のブロックに分割され、各ブロックの記録素子を時分
割的に通電制御する記録ヘッドを制御する記録制御装置
に関する。

【０００２】

【従来の技術】従来の、例えばファクシミリ装置では、
まず、送信側装置において、画像（送信原稿）をライン
センサ（ＣＣＤセンサ，密着センサなど）により原稿送
り方向に対して垂直方向に走査（主走査）し、濃度レベ
ルを画素単位にサンプリング及び２値化処理を施して２
値画像データを得、これをライン単位で順次符号化し、
回線を通じて送信する。受信側装置においては、受信し
たデータを２値画像データに復号化し、これをラインバ
ッファ（画像データをライン単位で蓄積するメモリ装
置）に蓄積した後、これから読み出した画信号（２値画
像信号）を記録ヘッドへ転送して印字を行なう。

【０００３】以上の一連の動作を、送信側装置で原稿
を、受信側装置で記録紙を夫々送りながら（副走査）、
行なうことにより、２次元画像の読取り及び記録ができ
るようにしている このような用途に用いられる記録ヘッドとして、従来、
次のような構成のものが知られている。即ち、記録制御
装置から転送される記録データを保持するラッチ回路が
設けられている記録ヘッドと、かかるラッチ回路が設け
られていない記録ヘッドである。

【０００４】ラッチ回路が設けられている記録ヘッド
は、例えば、記録制御装置から転送される記録データを
一時的に保持するシフトレジスタと、シフトレジスタに
保持された記録データを取り込んでラッチ信号によって
保持するラッチ回路と、ラッチ回路に保持された記録デ
ータの各ビットに対応して記録素子を通電制御するゲー
ト回路と、記録を行なうこれら記録素子とから構成され
ている。

【０００５】かかる記録ヘッドにおいては、記録中の記
録データがラッチ回路で保持されているため、記録動作
中に記録制御装置から上記シフトレジスタに記録データ
が転送されても、記録中のデータが破壊されることはな
い。

【０００６】このように、ラッチ回路が設けられている
記録ヘッドでは、記録動作中に記録ヘッドへの記録デー
タの転送を行なう制御方法が従来より知られている。

【０００７】これに対して、ラッチ回路が設けられてい
ない記録ヘッドは、例えば、記録制御装置から転送され
る記録データを保持するシフトレジスタと、このシフト
レジスタに保持された記録データの各ビットに対応して
記録素子を通電制御するゲート素子と、記録を行なうこ
れら記録素子とから構成されるものであり、ラッチ回路
を有していない。

【０００８】このような記録ヘッドにおいては、記録制
御装置から記録動作を行なっている記録ヘッドのシフト
レジスタへ記録データの転送を行なうと、記録中のデー
タが破壊される。このようなラッチ回路が設けられてい
ない記録ヘッドの制御方法として、記録動作が終了する
まで記録データの転送を行なわずに、記録動作が終了し
てから記録ヘッドへ記録データの転送を行なう制御方法
などが従来より知られている。このような制御方法にお
いては、記録ヘッドへ記録データを転送するための待ち
時間が生じ、ラッチ回路が設けられている記録ヘッドの
制御方法と比較すると、記録速度が遅くなる。

【０００９】以上説明したラッチ回路が設けられている
記録ヘッドとラッチ回路が設けられていない記録ヘッド
の２種類の記録ヘッドを制御する記録制御装置の１例
が、例えば、特開平６−１１５１３８号公報に記載され
ている。

【００１０】また、ラッチ回路が設けられていない記録
ヘッドの他の制御方法としては、複数に分割されたブロ
ックのうちの記録動作を行なっていないブロックに対し
て記録データの転送を行なうようにした方法が知られて
おり、これにより、記録中のデータを破壊することがな
いし、また、記録ヘッドへ記録データを転送するための
待ち時間が生じない。従って、ラッチ回路が設けられて
いる記録ヘッドと同等の速度で記録が可能である。

【００１１】

【発明が解決しようとする課題】プリンタやファクシミ
リを構成する際に、コストや性能などの要件から、製品
化時期において最適の記録ヘッドを用いる必要がある。
また、製品の商品展開の過程において、適切な記録ヘッ
ドに適時対応していく必要がある。このために、条件と
して、上記各種の記録ヘッド全てに対して対応すること
が必要となる。また、その際、各これらのいずれの記録
ヘッドを用いても、記録速度に差がないことが必要であ
る。

【００１２】かかる問題に対処するために、従来では、
夫々の種類の記録ヘッドに対して専用の記録制御装置を
設けていた。即ち、ラッチ回路が設けられている記録ヘ
ッドに対応した記録制御装置と、ラッチ回路が設けられ
ていない記録ヘッドに対応し、複数の分割されたブロッ
クのうち記録動作を行なっていないブロックに対して記
録データの転送を行なう記録制御装置とを夫々設けてい
た。

【００１３】しかしながら、特に、ラッチ回路が設けら
れていない記録ヘッドにおけるブロックの構成は多様で
あり、記録制御装置では、ブロックの構成毎にそれ専用
の制御回路を設ける必要があり、この結果、記録制御装
置の規模が増大化し、コストも上昇するという問題があ
った。しかも、このような構成にすると、これまでとは
異なる新しい構成の記録ヘッドが登場した場合、これに
対応することが困難であるという問題もある。

【００１４】また、特に、ラッチ回路が設けられていな
い記録ヘッドでは、そのブロック構成の多様さに伴っ
て、ストローブ信号の入力端子数やクロックの入力端子
数も、また、多様であり、各信号の出力端子数が各種記
録ヘッドが必要とする個数を満たすようにすると、出力
端子数が非常に多くなり、記録制御装置を集積回路化す
る場合などにおいては、パッケージのピン数が増えて実
装面積が増大化するし、また、コストも上昇するという
問題があった。

【００１５】さらに、特に、ラッチ回路が設けられてい
ない記録ヘッドでは、記録データを時分割転送する必要
があるため、ソフトウェアが転送動作を開始するタイミ
ングが難しいという問題もあった。

【００１６】本発明の第１の目的は、かかる問題を解消
し、前述した各種記録ヘッドに対して統一的な制御方式
によって制御することにより、比較的簡便で安価な構成
で各種の記録ヘッドに対応でき、かつ、各種記録ヘッド
を同等な印字速度で制御可能とした記録制御装置を提供
することにある。

【００１７】本発明の第２の目的は、出力端子数を低減
し、集積回路化した場合などでは、集積回路のパッケー
ジを小さく、かつ安価に構成することができるようにし
た記録制御装置を提供することにある。

【００１８】本発明の第３の目的は、各種記録ヘッドに
おいて、転送開始に最適なタイミングで記録ライン同期
信号を出力することにより、制御するソフトウェアの負
担を軽減することができるようにした記録制御装置を提
供することにある。

【００１９】

【課題を解決するための手段】上記第１の目的を達成す
るために、本発明は、複数の記録素子がｍ個（但し、ｍ
は整数、かつｍ≧１）のブロックに分割され、これらｍ
個のブロックを時分割で通電制御するストローブ信号を
入力する第１〜第ｍのストローブ入力端子と、記録素子
で記録する記録データを入力する記録データ入力端子
と、記録データの取り込みタイミングを定める１つ以上
のクロック入力端子とを有する記録ヘッドを制御するも
のであって、各ブロックに対する最大通電時間を定める
１ブロック時間長を設定する１ブロック時間長設定手段
と、１ブロック時間長を第１〜第ｍ＋ｋ（但し、ｋは整
数、かつｋ≧０）まで順にカウントし、第ａ（但し、ａ
は整数、かつｍ＋ｋ≧ａ≧０）である旨を示すブロック
番号を出力するブロック番号生成手段と、第１〜第ｎ
（但し、ｎは整数、かつｎ≧ｍ）のストローブ出力端子
に接続され、夫々ブロック番号が１，２，３，……，ｎ
のときに第１，第２，第３，……，第ｎのストローブ出
力端子に出力するストローブ信号をアクティブにするス
トローブ信号生成手段と、ブロック番号生成手段で生成
される複数のブロック番号のうちいずれのブロック番号
で記録ヘッドへのデータ転送を行なうかを設定する転送
ブロック番号設定手段と、ブロック番号生成手段で生成
されたブロック番号と転送ブロック番号設定手段より出
力されるブロック番号とを比較する転送ブロック比較手
段と、記録ヘッドへの記録データの送出に同期したクロ
ックを出力するクロック生成手段とを有する構成とし、
複数のクロック出力端子のうち、いずれのクロック出力
端子よりクロック生成手段から供給されたクロックを出
力するかを設定するクロック出力端子設定手段と、複数
のクロック出力端子に接続され、クロック生成手段から
供給されたクロックを、クロック出力端子設定手段の設
定値に対応するクロック出力端子より出力する第１のク
ロック出力端子選択手段を設ける。

【００２０】または、複数のクロック出力端子に接続さ
れ、クロック生成手段から供給されたクロックを、ブロ
ック番号生成手段から供給されるブロック番号に対応し
て、予め割り当てたクロック出力端子より出力する第２
のクロック出力端子選択手段を設ける。

【００２１】上記第２の目的を達成するために、本発明
は、記録ヘッドのブロック数ｍを設定するヘッドブロッ
ク数設定手段と、ヘッドブロック数設定手段の設定値ｍ
がｍ＜ｎのとき、（ｎ−ｍ）個のストローブ出力端子の
うちの少なくとも１つからクロックを出力するようにし
た第３のクロック出力端子選択手段を設ける。

【００２２】または、クロック出力端子及びストローブ
出力端子のうちいずれから、クロック生成手段から供給
されたクロックを出力するかを設定するクロック出力端
子設定手段と、クロック出力端子設定手段の設定値に対
応して、クロック生成手段から供給されたクロックを対
応する端子に出力する第４のクロック出力端子選択手段
を設ける。

【００２３】上記第３の目的を達成するために、本発明
は、ブロック番号生成手段から供給されたブロック番号
のうち、いずれのブロック番号で記録ライン同期信号を
出力するかを設定する記録ライン同期タイミング設定手
段と、ブロック番号生成手段から供給されたブロック番
号と記録ライン同期タイミング設定手段から供給された
ブロック番号とを比較する記録ライン同期タイミング比
較手段と、記録ライン同期タイミング比較手段の出力が
一致を表わすとき、その旨を示す記録ライン同期信号を
出力する記録ライン同期信号出力手段を設ける。

【００２４】

【作用】本発明によれば、ブロック番号生成手段は、１
ブロック時間長設定手段に設定された１ブロック時間長
を第１〜第（ｍ＋ｋ）（但し、ｋは整数、かつｋ≧０）
まで順にカウントし、第ａ（但し、ａは整数、かつｍ＋
ｋ≧ａ≧０）である旨を示すブロック番号を出力する。
ストローブ信号生成手段は第１〜第ｎ（但し、ｎは整
数、かつｎ≧ｍ）のストローブ出力端子に接続されてお
り、夫々ブロック番号が１，２，３，……，ｎのときに
第１，第２，第３，……，第ｎのストローブ出力端子に
出力するストローブ信号をアクティブにする。転送ブロ
ック番号設定手段には、記録ヘッドへのデータ転送を行
なうべきブロック番号区間が設定される。ブロック番号
比較手段は、ブロック番号生成手段が出力するブロック
番号と転送ブロック番号設定手段に設定された値を比較
し、これらが一致するとき、その旨を示す信号を出力す
る。ブロック番号比較手段の出力する信号が一致を表わ
すとき、クロック生成手段から出力されるクロックに同
期して記録ヘッドへ記録データの転送が行われる。

【００２５】従って、任意のブロック番号区間で記録ヘ
ッドへ記録データの転送を行なうことが可能である。

【００２６】これにより、ラッチ回路が設けられている
記録ヘッドに対しては勿論のこと、ラッチ回路を有さな
いために、転送されるブロックに供給されるストローブ
信号がアクティブであると、記録データが破壊されるよ
うな記録ヘッドに対しても、ブロック番号設定手段に適
切なブロック番号を設定することにより、記録シーケン
ス中に記録ヘッドへ記録データの転送を行なうことが可
能となる。

【００２７】また、本発明によれば、第１のクロック出
力端子選択手段が、クロック出力端子設定手段に設定さ
れた設定値に従って、複数のうちから選択されたクロッ
ク出力端子へ、クロック出力生成手段から供給されたク
ロックを出力する。または、第２のクロック出力端子選
択手段が、ブロック番号生成手段から供給されたブロッ
ク番号に対応して複数のうちから選択されたクロック出
力端子へ、クロック出力生成手段から供給されたクロッ
クを出力する。

【００２８】これにより、前記の記録ヘッドに加えて、
さらに、複数のクロック入力端子を有する記録ヘッドも
制御が可能となる。

【００２９】また、本発明によれば、第３のクロック出
力端子選択手段が、ヘッドブロック数設定手段に設定さ
れた記録ヘッドのブロック数ｍがストローブ信号出力端
子数ｎに対してｍ＜ｎの場合、（ｎ−ｍ）個のストロー
ブ出力端子のうちの少なくとも１つからクロックを出力
する。または、第４のクロック出力選択手段が、ヘッド
ブロック数設定手段に設定された記録ヘッドのブロック
数ｍがストローブ信号出力端子数ｎに対してｍ＜ｎの場
合、（ｎ−ｍ）個のストローブ出力端子のうちの少なく
とも２つからクロックを出力する。

【００３０】これにより、出力端子数を削減することが
可能となる。

【００３１】さらに、本発明によれば、記録ライン同期
タイミング比較手段は、ブロック番号生成手段から供給
されたブロック番号のうちのいずれのブロック番号で記
録ライン同期信号を出力するかを設定する記録ライン同
期タイミング設定手段の設定値と、ブロック番号生成手
段から供給されたブロック番号を比較し、その比較結果
が一致を表わすとき、その旨を示す信号を出力する。記
録ライン同期信号出力手段は、記録ライン同期タイミン
グ比較手段の出力が一致を表わすとき、記録ライン同期
信号を出力する。

【００３２】従って、記録ライン同期タイミング設定手
段に設定するブロック番号を、各記録ヘッドにおける転
送開始に最適なタイミングで記録ライン同期信号を出力
するように設定することにより、各記録ヘッドが適切な
タイミングから転送動作を開始することが可能となる。

【００３３】

【実施例】以下、本発明の実施例を図面により説明す
る。

【００３４】図１は本発明による記録制御装置の第１の
実施例を示すブロック図であり、１はシステム制御部
（以下、ＭＰＵという）、２は情報記憶装置（ここで
は、ＲＯＭとする）、３はラインメモリ、４は転送制御
部（以下、ＤＭＡＣという）、５は１ライン長設定レジ
スタ、６はライン開始信号生成部、７は１ライン長クロ
ック生成部、８はラッチ信号生成部、９はラッチ信号出
力端子、１０はブロック時間長設定レジスタ、１１はブ
ロック番号生成部、１２はブロック番号クロック生成
部、１３は１ストローブ長設定レジスタ、１４はストロ
ーブ信号生成部、１５−１〜１５−４はストローブ信号
出力端子、１８は転送ブロック設定レジスタ、１９は転
送ブロック比較部、２０は転送要求信号制御部、２１は
パラレル／シリアル変換部（以下、Ｐ／Ｓ変換部とい
う）、２２は記録データ出力端子、２３はシリアル転送
クロック生成部、２４はシリアル転送基本クロック生成
部、２５−３はクロック出力端子、３２は転送ブロック
Write信号、３３はＰ／Ｓ変換部Write信号、３４はデー
タバスである。

【００３５】図１において、ＲＯＭ２には、ＭＰＵ１を
駆動するためのシステムプログラムなどの情報が格納さ
れている。ラインメモリ３は画像データを蓄積するため
のものである。

【００３６】１ライン長設定レジスタ５は１ライン時間
長を設定するためのものである。ライン開始信号生成部
６は１ライン長設定レジスタ５に設定された１ライン時
間長の先頭タイミングでライン開始信号６ａを出力す
る。１ライン長クロック生成部７はライン開始信号生成
部６が１ライン時間長を計測するためのクロック７ａを
出力する。ラッチ信号生成部８は１ライン開始信号６ａ
をトリガにしてラッチ信号８ａを出力し、このラッチ信
号８ａはラッチ信号出力端子９から出力される。

【００３７】ブロック時間長設定レジスタ１０は１ブロ
ック時間長を設定するためのものである。ブロック番号
生成部１１はこの１ブロック時間長を計測し、その計測
値（以下、これを１ブロック長という）の信号１１ｂを
出力し、また、この１ブロック長を単位として１から
（ｍ＋ａ）まで順にカウントし、そのカウント値（以
下、これをブロック番号という）の信号１１ａを出力す
る。ブロック番号クロック生成部１２はブロック番号生
成部１１が１ブロック時間長を計測するためのクロック
１２ａを出力する。１ストローブ長設定レジスタ１３は
１ストローブ時間長を設定するためのものである。スト
ローブ信号生成部１４は、ブロック番号生成部１１から
供給されるブロック番号信号１１ａに対応したストロー
ブ信号出力端子１５−１〜１５−４に、１ストローブ長
設定レジスタ１３に設定された値１３ａに応じた時間長
のストローブ信号１４ａ〜１４ｄを出力する。

【００３８】転送ブロック設定レジスタ１８は、ブロッ
ク番号生成部１１から供給されるブロック番号信号１１
ａが示すブロック番号がいずれのときに、記録ヘッドへ
のデータ転送を行なうかを設定するためのものである。
転送ブロック比較部１９はブロック番号生成部１１から
供給されるブロック番号信号１１ａと転送ブロック設定
レジスタ１８から供給される転送ブロック設定値１８ａ
を比較し、これらが一致のとき、その旨を表わす一致信
号１９ａを出力する。転送要求信号制御部２０は転送要
求信号２０ａを出力する。Ｐ／Ｓ変換部２１は、並列的
に書き込まれた画像データ４ｂを１ビット単位で順にシ
フトして直列的な画像データ信号にパラレル／シリアル
変換（以下、Ｐ／Ｓ変換という）し、記録データ信号２
１ａとして記録データ出力端子２２から出力する。シリ
アル転送基本クロック生成部２４は記録データ信号２１
ａのシリアル転送を行なうための基本クロック２４ａを
出力する。シリアル転送クロック生成部２３は、Ｐ／Ｓ
変換部２１に画像データが並列的に書き込まれたとき、
この画像データのビット数に応じたシリアル転送クロッ
ク信号２３ａを出力し、このシリアル転送クロック２３
ａをＰ／Ｓ変換部２１に供給するとともに、クロック出
力端子２５−３からも出力する。

【００３９】さらに、転送ブロックWrite信号３２は転
送ブロック設定レジスタ１８への書込みパルスであり、
Ｐ／Ｓ変換部Write信号３３はＰ／Ｓ変換部２１への書
込みパルスである。

【００４０】次に、この実施例の各部の動作について説
明するが、まず、この実施例の一連の動作シーケンスの
繰返し周期を規定する１ライン開始信号生成部６の動作
について、図２を用いて説明する。なお、図２は図１の
各部の信号を示すタイミングチャートであって、図１に
対応する信号に同一符号をつけている。

【００４１】１ライン開始信号生成部６は、１ライン長
クロック生成部７から供給される１ライン長クロック７
ａの立下りエッジをカウントし、そのカウント値が１ラ
イン長設定レジスタ５に設定された１ライン長設定値５
ａと一致する毎に、立下りパルスとしての１ライン開始
信号６ａを出力する。従って、このライン開始信号生成
部６からは、１ライン時間長を周期とする１ライン開始
信号６ａを出力する。

【００４２】１ライン長設定レジスタ５は、図示しない
が、ＭＰＵ１からの１ライン長設定値を取り込む第１の
レジスタとこれを出力する第２のレジスタとで構成さ
れ、第１のレジスタに取り込まれたこの設定値が、１ラ
イン開始信号６ａの立下りエッジ直前で第２のレジスタ
に転送され、１ライン開始信号生成部６に１ライン長設
定値５ａとして出力される。

【００４３】この実施例では、この１ライン開始信号６
ａをトリガパルスとして、後述するように、ラッチ信号
８ａの生成、ストローブ信号１４ａ〜１４ｄの生成、画
像データの転送タイミング制御が１ライン時間長周期毎
に行なわれる。

【００４４】ラッチ信号生成部８は１ライン開始信号６
ａの立下りエッジでトリガされ、立下りパルスとしての
ラッチ信号８ａを発生する。このラッチ信号８ａはラッ
チ信号出力端子９から出力される。

【００４５】次に、記録ヘッドの通電制御を行なうスト
ローブ信号の生成の動作について説明する。

【００４６】図３は図１におけるブロック番号生成部１
１の一具体例を示すブロック図であって、１１１は１ブ
ロック長カウンタ、１１２は一致検出回路、１１３はブ
ロック番号カウンタ、１１４はＯＲゲートである。

【００４７】図３に示すように、この具体例は、１ブロ
ック長カウンタ１１１と一致検出回路１１２とブロック
番号カウンタ１１３とＯＲゲート１１４とから構成され
ているが、以下、この具体例の動作を図２を用いて説明
する。

【００４８】１ブロック長カウンタ１１１は、ブロック
番号クロック生成部１２（図１）から供給されるブロッ
ク番号クロック１２ａの立下りエッジをカウントし、そ
のカウント値を１ブロック長信号１１ｂとして出力す
る。一致検出回路１１２はこの１ブロック長信号１１ｂ
と１ブロック長設定レジスタ１０（図１）からの１ブロ
ック長設定値１０ａとを比較し、両者が一致したとき、
その旨を示す一致パルス１１２ａを発生してブロック番
号カウンタ１１３と、ＯＲゲート１１４を介して１ブロ
ック長カウンタ１１１とに供給する。１ブロック長カウ
ンタ１１１は、この一致パルス１１２ａが供給される
と、次のブロック番号クロック１２ａの立下りエッジで
リセットされ、再びブロック番号クロック１２ａの立下
りエッジで値１からカウントする。かかる動作を繰り返
すことにより、一致検出回路１１２は一致パルス１１２
ａを１ブロック長単位で周期的に出力する。ここでは、
１ブロック長設定値を値１としており、従って、１ブロ
ック長信号１１ｂは、１ブロック長単位で値１，０を繰
り返す。

【００４９】ブロック番号カウンタ１１３は一致回路１
１２からの一致パルス１１２ａの立下りエッジをカウン
トし、ブロック長毎に順次０，１，２，……と変化する
カウント値をブロック番号信号１１ａとして出力する。
ここでは、このブロック番号信号１１ａの値（ブロック
番号）を順にＢＬＫａ，ＢＬＫｂ，ＢＬＫｃ，……とし
ている。

【００５０】また、ブロック番号カウンタ１１３は１ラ
イン開始信号生成部６（図１）からの１ライン開始信号
６ａによってリセットされ、１ライン時間長毎にそのカ
ウント値が０，１，２，……と順次変化する。また、１
ライン開始信号６ａはＯＲゲート１１４を介して１ブロ
ック長カウンタ１１１もリセットする。これにより、１
ブロック長カウンタ１１１は、リセットされる毎に、ブ
ロック番号クロック１１２ａの立下りエッジをカウント
し始める。

【００５１】図４は図１におけるストローブ信号生成部
１４の一具体例を示すブロック図であって、１４１は比
較回路、１４２はデコーダ、１４３ー１〜１４３ー４は
ＮＡＮＤゲートである。

【００５２】同図において、この具体例は、比較回路１
４１，デコーダ１４２及びＮＡＮＤゲート１４３−１〜
１４３−４により構成されているが、その動作を図２を
用いて説明する。

【００５３】比較回路１４１は、１ストローブ長設定レ
ジスタ１３（図１）から供給される１ストローブ長設定
値１３ａとブロック番号生成部１１（図１）から供給さ
れる１ブロック長信号１１ｂとを比較し、図２に示すよ
うに、１ストローブ長設定値１３ａが１ブロック長信号
１１ｂより大であるとき、その旨を示す信号１４ａをＮ
ＡＮＤゲート１４３−１〜１４３−４に供給する。デコ
ーダ１４２はブロック番号生成部１１（図１）からのブ
ロック番号信号１１ａをデコードし、ブロック番号信号
１１ａが０のとき真であることを示す信号をＮＡＮＤゲ
ート１４３−１に、１のとき真であることを示す信号を
ＮＡＮＤゲート１４３−２に、２のとき真であることを
示す信号をＮＡＮＤゲート１４３−３に、……夫々供給
する。ＮＡＮＤゲート１４３−１〜１４３−４は夫々、
デコーダ１４２からのブロック番号信号１１ａのデコー
ド値と比較回路１４１からの比較結果がともに真のと
き、順にストローブ信号１４ａ，１４ｂ，１４ｃ，１４
ｄをアクティブにする。

【００５４】次に、記録ヘッドの各記録素子において、
記録させるか否かを制御する記録データの転送の動作に
ついて説明する。

【００５５】まず、画像データの転送を行なうＤＭＡＣ
４（図１）を制御する転送要求信号２０ａの生成動作に
ついて説明する。

【００５６】図５は図１における転送ブロック比較部１
９の一具体例を示すブロック図であって、１９１は一致
検出回路、１９２はリセット・セット型フリップフロッ
プ回路（以下、ＲＳラッチという）、１９３はＡＮＤゲ
ート、１９４は信号遅延回路である。

【００５７】同図において、転送ブロック比較部１９
は、一致検出回路１９１とＲＳラッチ１９２とＡＮＤゲ
ート１９３と信号遅延回路１９４とで構成されている。

【００５８】一致検出回路１９１はブロック番号生成部
１１（図１）から供給されるブロック番号信号１１ａと
転送ブロック設定レジスタ１８（図１）から供給される
転送ブロック設定値１８ａを比較し、両者が一致のと
き、その旨を示す一致信号をＡＮＤゲート１９３に供給
する。ＲＳラッチ１９２は、データバス３４（図１）を
介して転送ブロックWrite信号３２が供給されたとき、
セットされて転送ブロックWrite信号３２を保持し、そ
の旨を示す高レベルの保持信号をＡＮＤゲート１９３に
供給する。ＡＮＤゲート１９３は、一致検出回路１９１
から一致信号が供給され、かつＲＳラッチ１９２から転
送ブロックWrite信号の保持信号が供給されたとき、こ
の旨を示す信号を出力し、この信号は信号遅延回路１９
４で遅延されて転送ブロック一致信号１９ａとして出力
されるとともに、この転送ブロック一致信号１９ａはＲ
Ｓラッチ１９２をリセットする。

【００５９】このように、転送ブロック比較部１９は転
送ブロック設定レジスタ１８に値が設定された時点から
比較を行ない、転送ブロック一致信号１９ａを出力した
直後にＲＳラッチ１９２をリセットして比較を停止する
という、ワンショット動作を行なう。

【００６０】図６は図１における転送要求信号制御部２
０の一具体例を示すブロック図であって、２０１，２０
２はＲＳラッチ、２０３はＮＯＲゲートである。

【００６１】同図において、転送要求信号制御部２０
は、ＲＳラッチ２０１，２０２とＮＯＲゲート２０３と
で構成されている。

【００６２】ＲＳラッチ２０１は、転送ブロック比較部
１９（図１）から転送ブロック一致信号１９ａが供給さ
れると、これによってセットされてこの転送ブロック一
致信号１９ａを保持し、その旨を示す高レベルの信号を
ＮＯＲゲート２０３に供給する。また、ＲＳラッチ２０
２は、シリアル転送クロック生成部２３（図１）から後
述するビット数カウントアップ信号２３ｂが供給される
と、これによってセットされてビット数カウントアップ
信号２３ｂを保持し、その旨を示す高レベルの信号をＮ
ＯＲゲート２０３にする。ＲＳラッチ２０１，２０２
は、データバス３４（図１）からＰ／Ｓ変換部Write信
号３３が供給されると、リセットされる。ＮＯＲゲート
２０３は、ＲＳラッチ２０１，２０２の少なくとも一方
から高レベルの信号が供給されると、転送を要求する旨
の低レベルの転送要求信号２０ａを出力する。

【００６３】このように、転送要求信号制御部２０は、
転送ブロック一致信号１９ａあるいはビット数カウント
アップ信号２３ｂが供給されたとき、転送要求信号２０
ａを出力し、Ｐ／Ｓ変換部２１に画像データが書き込ま
れたとき（このとき、Ｐ／Ｓ変換部Write 信号３３が供
給される）、転送要求信号２０ａをリセットする。

【００６４】次に、ＤＭＡＣ４から転送された画像デー
タ信号をＰ／Ｓ変換して記録ヘッドへ転送する動作を行
なうＰ／Ｓ変換部２１，シリアル転送クロック生成部２
３（図１）について説明する。

【００６５】図７はＰ／Ｓ変換部２１及びシリアル転送
クロック生成部２３の一具体例を示すブロック図であっ
て、２１１はシフトレジスタ、２３１はＲＳラッチ、２
３２はＡＮＤゲート、２３３はビット数カウンタであ
る。

【００６６】同図において、Ｐ／Ｓ変換部２１はシフト
レジスタ２１１で構成され、シリアル転送クロック生成
部２３は、ＲＳラッチ２３１とＡＮＤゲート２３２とビ
ット数カウンタ２３３とで構成されている。

【００６７】シリアル転送クロック生成部２３におい
て、ＲＳラッチ２３１は、データバス３４（図１）から
Ｐ／Ｓ変換部Write信号３３を供給されると、セットさ
れてＰ／Ｓ変換部Write信号３３を保持し、このアクテ
ィブの旨を示す高レベルの信号を発生してＡＮＤゲート
２３２に供給する。ＡＮＤゲート２３２は、ＲＳラッチ
２３１の出力信号がアクティブであるとき、シリアル転
送クロック生成部２４（図１）から供給されるシリアル
転送基本クロック信号２４ａを通過させ、ＲＳラッチ２
３１の出力信号がアクティブでないとき、シリアル転送
基本クロック信号２４ａを遮断する。ビット数カウンタ
２３３はＡＮＤゲート２３２を通過したシリアル転送ク
ロック信号２３ａの立下りエッジをカウントし、画像デ
ータ４ｂのビット数に対応した個数の立下りエッジをカ
ウントしたとき、その旨を示すビット数カウントアップ
信号２３ｂを出力する。また、ＲＳラッチ２３１は、こ
のビット数カウントアップ信号２３ｂによってリセット
される。

【００６８】一方、Ｐ／Ｓ変換部２１では、シフトレジ
スタ２１１は、データバス３４（図１）からＰ／Ｓ変換
部Write信号３３が供給されると、画像データ信号４ｂ
をデータバス３４から取り込んで保持し、まず、保持し
た画像データの最上位ビットを画像データ信号２１ａと
して出力する。そして、シリアル転送クロック生成部２
３からシリアル転送クロック信号２３ａが供給される毎
に、その立下りエッジのタイミングで、保持した画像デ
ータのビット列を上位に順に１ビットずつシフトし、シ
フトされる毎に、最上位ビットとなった画像データ４ｂ
のビットを記録データ信号２１ａとして出力する。

【００６９】このように、シリアル転送クロック生成部
２３は、Ｐ／Ｓ変換部２１に画像データ４ｂが書き込ま
れたとき、画像データ４ｂのビット数に対応した個数の
立下りエッジを有するシリアル転送クロック信号２３ａ
を出力し、Ｐ／Ｓ変換部２１は、書き込まれた画像デー
タ４ｂをシリアル転送クロック信号２３ａに同期してＰ
／Ｓ変換する。

【００７０】以上説明したこの第１の実施例での記録制
御の動作シーケンス（記録シーケンス）を図８のタイミ
ングチャートを用いて説明する。

【００７１】図８に示すように、ｋ番目のライン（以
下、第ｋラインという。但し、ｋは整数、ｋ≧０。以
下、他のラインについても同様である）の１ライン開始
信号６ａの直後に、ＭＰＵ１が転送ブロック設定レジス
タ１８に転送を開始するべきブロック番号（ここでは、
ブロックｂ）を設定する。転送ブロック比較部１９は、
ブロック番号生成部１１が出力するブロック番号信号１
１ａと転送ブロック設定レジスタ１８が出力する転送ブ
ロック設定値１８ａが一致したとき、第ｋラインの転送
ブロック一致信号１９ａを出力する。転送要求信号制御
部２０は、この転送ブロック一致信号１９ａが供給され
ると、転送要求信号２０ａを生成してＤＭＡＣ４に供給
する。ＤＭＡＣ４は、この転送要求信号２０ａが供給さ
れると、ラインメモリ３から画像データ４ｂを読み出
し、Ｐ／Ｓ変換部Write信号３３を出力する。Ｐ／Ｓ変
換部２１は、このＰ／Ｓ変換部Write信号３３に同期し
て画像信号４ｂを書き込む。転送要求信号制御部２０
は、このＰ／Ｓ変換部Write信号３３が供給されると、
転送要求信号２０ａのＤＭＡＣ４への供給を停止する。

【００７２】シリアル転送クロック生成部２３は、Ｐ／
Ｓ変換部Write信号３３が供給されると、画像データ４
ｂのビット数に対応した個数の立下りエッジを有するシ
リアル転送クロック信号２３ａを出力する。Ｐ／Ｓ変換
部２１は書き込まれた画像データ４ｂをシリアル転送ク
ロック信号２３ａに同期してＰ／Ｓ変換し、記録データ
信号２１ａとして出力する。また、シリアル転送クロッ
ク生成部２３は、画像データ４ｂのビット数に対応した
立下りエッジを有するシリアル転送クロック信号２３ａ
を出力すると、ビット数カウントアップ信号２３ｂを転
送要求信号制御部２０へ出力する。転送要求信号制御部
２０は、このビット数カウントアップ信号２３ｂが供給
されると、再び転送要求信号２０ａをＤＭＡＣ４へ出力
する。

【００７３】以上のように、転送要求信号制御部２０
は、Ｐ／Ｓ変換部２１に画像データ４ｂが書き込まれた
とき、転送要求信号２０ａをリセットし、また、記録デ
ータ信号２１ａがシリアル転送クロック２３ａに同期し
て出力されたとき、転送要求信号２０ａをＤＭＡＣ４に
供給する。この動作を繰り返すことにより、ラインメモ
リ３からＰ／Ｓ変換部２１に画像データ４ｂが連続適に
転送される。

【００７４】また、ＤＭＡＣ４は、予めＭＰＵ１によっ
て決められた１ライン分の画像データ４ｂの転送が終了
したと判定すると、転送終了の旨を示す立下りパルスと
しての転送終了信号４ａをＭＰＵ１に供給する。

【００７５】次に、異なる構成の記録ヘッドに対するこ
の実施例の制御動作について説明する。

【００７６】図９はラッチ回路が設けられた記録ヘッド
の一具体例を示すブロック図であって、３６は記録デー
タ入力端子、３７−３はクロック入力端子、３８−１〜
３８〜４はシフトレジスタ、３９はラッチ信号入力端
子、４０−１〜４０−４はラッチ回路、４１−１〜４１
−４はストローブ信号入力端子、４２−１〜４２−４は
ゲート回路、４３−１〜４３−４は記録素子、４５は電
源端子である。

【００７７】同図において、記録データ入力端子３６か
らは、各記録素子４３−１〜４３−４によって記録させ
るか否かを示す記録データ信号が入力される。クロック
入力端子３７−３からは記録データ信号を取り込むクロ
ック信号が入力される。シフトレジスタ３８−１〜３８
〜４はクロック信号の立下りエッジで記録データ信号を
取り込み、かつ取り込んだ記録データ信号を１ビットず
つシフトする。ラッチ信号入力端子３９からは、記録デ
ータ信号をシフトレジスタ３８−１〜３８−４からラッ
チ回路４０−１〜４０−４に取り込むためのラッチ信号
が入力され、これらラッチ回路４０−１〜４０−４は夫
々、ラッチ信号の立下りエッジで夫々シフトレジスタ３
８−１〜３８−４に保持された記録データ信号を取り込
む。ゲート回路４２−１〜４２−４は夫々、ストローブ
信号入力端子４１−１〜４１−４から供給されるストロ
ーブ信号がアクティブのとき、ラッチ回路４０−１〜４
０−４に保持された記録データ信号のうち、記録させる
旨の記録データ信号を保持したビットに対応した記録素
子４３−１〜４３−４を通電する。記録素子４３−１〜
４３−４は、ここでは、発熱体とし、電源端子４５から
電流が供給される。

【００７８】かかる記録ヘッドを用いた場合のこの実施
例の制御動作について、先に示した図８を用いて説明す
る。

【００７９】図１において、ラッチ信号出力端子９は図
９のラッチ信号入力端子３９に、ストローブ信号出力端
子１５−１〜１５−４は図９のストローブ信号入力端子
４１−１〜４１−４に、クロック出力端子２５−３は図
９のクロック入力端子３７−３に、記録データ出力端子
２２は図９の記録データ入力端子３６に夫々接続されて
いる。

【００８０】まず、記録シーケンスに入る前に、ＭＰＵ
１は、１ライン長設定レジスタ５と１ストローブ長設定
レジスタ１３と１ブロック長設定レジスタ１０とに記録
動作を行なうための最適な値を設定し、また、ＤＭＡＣ
４に転送に必要な設定（転送数の設定など）を行なう。

【００８１】記録シーケンスに入ると、図８に示す第ｋ
ラインの先頭のタイミングで、１ライン開始信号生成部
６が１ライン開始信号６ａをラッチ信号生成部８とブロ
ック番号生成部１１とＭＰＵ１とに供給する。ラッチ信
号生成部８は、１ライン開始信号６ａが供給されると、
ラッチ信号８ａを出力する。そこで、図９において、ラ
ッチ回路４０−１〜４０−４はこのラッチ信号８ａの立
下りエッジで夫々シフトレジスタ３８−１〜３８−４に
保持されているつ前のライン（図示しない第（ｋ−１）
ライン）の記録データを取り込む。また、図１におい
て、ブロック番号生成部１１は、図８に示す第ｋライン
で、１ライン開始信号６ａが供給されたとき、ブロック
番号信号１１ａをリセットし、再びブロック番号信号１
１ａを１ブロック長単位で０，１，２，……と順次変化
させる（以下、これらブロック番号をＢＬＫａ，ＢＬＫ
ｂ，ＢＬＫｃ，……という）。

【００８２】ストローブ信号生成部１４は、第ｋライン
で、供給されるブロック番号信号１１ａがＢＬＫａ，Ｂ
ＬＫｂ，ＢＬＫｃ，ＢＬＫｄの順で変化するにつれて、
ストローブ信号１４ａ，１４ｂ，１４ｃ，１４ｄの順に
１ストローブ長設定レジスタ１３に設定された時間長ず
つアクティブにする。そこで、図９において、ゲート回
路４２−１〜４２−４は夫々、ストローブ信号１４ａ〜
１４ｄがアクティブのとき、ラッチ回路４０−１〜４０
−４に保持された記録データのうち記録させる旨の記録
データを保持したビットに対応する記録素子４３−１〜
４３−４に通電する。記録素子４３−１〜４３−４のか
かる通電状態で印字が行なわれる。ＭＰＵ１は、１ライ
ン開始信号６ａが供給されると、図８に示す第ｋライン
で、転送ブロック設定レジスタ１８に画像データを転送
すべきブロック番号（ここでは、ＢＬＫｂ）を設定す
る。

【００８３】図１において、図８に示す第ｋラインで、
転送ブロック比較部１９は、ブロック番号信号生成部１
１が出力するブロック番号信号１１ａがＢＬＫｂのと
き、転送ブロック一致信号１９ａを出力する。転送要求
信号制御部２０は、転送ブロック一致信号１９ａが供給
されると、転送要求信号２０ａを出力する。ＤＭＡＣ４
は、この転送要求信号２０ａを供給されると、１ライン
分（ここでは、４ブロック分）の画像データ４ｂをライ
ンメモリ３から読み出し、Ｐ／Ｓ変換部２１へ書き込
む。また、これと同時に、Ｐ／Ｓ変換部Write信号３３
が転送要求信号制御部２０とシリアル転送クロック生成
部２３とに供給される。転送要求信号制御部２０は、こ
のＰ／Ｓ変換部Write信号３３が供給されると、転送要
求信号２０ａをリセットする。

【００８４】シリアル転送クロック生成部２３は、Ｐ／
Ｓ変換部Write信号３３が供給されると、図８に示すよ
うに、画像データのビット数に対応した個数の立下りエ
ッジを有するシリアル転送クロック信号２３ａを出力
し、Ｐ／Ｓ変換部２１は書き込まれた画像データ４ｂを
このシリアル転送クロック信号２３ａに同期してＰ／Ｓ
変換し、シリアルの記録データ信号２１ａとして出力す
る。

【００８５】そこで、図９において、シフトレジスタ３
８−１〜３８−４は、記録データ信号２１ａをシリアル
転送クロック信号２３ａの立下りエッジのタイミングで
取り込む。シフトレジスタ３８−１〜３８−４に取り込
まれた記録データの各ビットは、図８に示す次の第（ｋ
＋１）ラインで、ラッチ信号８ａの立上りエッジのタイ
ミングでラッチ回路４０−１〜４０−４に同時に取り込
まれ、夫々図８に示す第（ｋ＋１）ラインでストローブ
信号１４ａ〜１４ｄが順にアクティブとなることによ
り、ラッチ回路４０−１，４０−２，４０−３，４０−
４の順に印字される。

【００８６】また、図１において、シリアル転送クロッ
ク生成部２３は、画像データのビット数に対応した立下
りエッジを有するシリアル転送クロック信号２３ａを出
力すると、その旨を示すビット数カウントアップ信号２
３ｂを出力する。転送要求信号制御部２０は、このビッ
ト数カウントアップ信号２３ｂが供給されると、図８に
示すように、再び転送要求信号２０ａを出力する。

【００８７】このようにして、シフトレジスタ３８−１
〜３８−４への記録データ信号４ｂの転送と次のライン
での印字が行なわれる。ＤＭＡＣ４は、予めＭＰＵ１に
よって決められた１ライン分の画像データ４ｂの転送を
終了したと判定すると、図８に示す第ｋラインで、転送
終了信号４ａを出力する。そして、次に１ライン開始信
号６ａが供給されると、ＭＰＵ１は、１ライン開始信号
６ａが供給されると、転送ブロック設定レジスタ１８に
記録データの転送を行なうべきタイミングのブロック番
号を設定し、次の第（ｋ＋１）ラインで同様の制御動作
を行なう。

【００８８】各ラインでは、シフトレジスタ３８−１〜
３８−４への記録データの転送が行なわれるが、このと
き、１つ前のラインの記録データがラッチ回路４０−
１，４０−２，４０−３，４０−４にラッチされて印字
がなされているので、この印字中の記録データが転送さ
れてくる記録データによって破壊されることがない。

【００８９】図１０はラッチ回路が設けられていない記
録ヘッドの一具体例を示すブロック図であって、４４−
１〜４４−４はＡＮＤゲートであり、図９に対応する部
分には同一符号をつけている。

【００９０】同図において、ＡＮＤゲート４４−１〜４
４−４は夫々、ストローブ信号入力端子４１−１〜４１
−４から供給されるストローブ信号が非アクティブの場
合のみ、クロック入力端子３７−３から供給されるクロ
ック信号を通過してシフトレジスタ３８−１〜３８−４
に供給する。

【００９１】この実施例の記録制御装置が、図１０に示
すこの記録ヘッドに対するこの実施例の制御動作につい
て、図１１を用いて説明する。但し、図１１はこの制御
動作を示すタイミングチャートであって、図１に対応す
る信号には同一符号を付けている。

【００９２】図１において、ストローブ信号出力端子１
５−１〜１５−４は図１０のストローブ信号入力端子４
１−１〜４１−４に、クロック出力端子２５−３は図１
０のクロック入力端子３７−３に、記録データ出力端子
２２は図１０の記録データ入力端子３６に夫々接続され
ている。

【００９３】まず、記録シーケンスに入る前に、ＭＰＵ
１は、１ライン長設定レジスタ５と１ストローブ長設定
レジスタ１３と１ブロック長設定レジスタ１０とに記録
動作を行なうための最適な値を設定し、また、ＤＭＡＣ
４に転送に必要な設定（転送数の設定など）を行なう。
この場合、１ストローブ長設定レジスタ１３に設定され
る値は図９に示した記録ヘッドの場合と同様であるが、
１ブロック長設定レジスタ１０に設定される値は図９に
示した記録ヘッドの場合の１／２である。

【００９４】記録シーケンスに入ると、図１１に示す第
ｋラインの先頭のタイミングで、１ライン開始信号生成
部６からブロック番号生成部１１とＭＰＵ１とに１ライ
ン開始信号６ａが供給される。ブロック番号生成部１１
は、図１１に示す第ｋラインで、１ライン開始信号６ａ
が供給されると、ブロック番号信号１１ａをリセット
し、しかる後、１ブロック長単位でＢＬＫａ，ＢＬＫ
ｂ，ＢＬＫｃ，……と順次変化させる。

【００９５】ストローブ信号生成部１４は、図１１に示
す第ｋラインで、ブロック番号信号１１ａがＢＬＫａ，
ＢＬＫｂ，ＢＬＫｃ，ＢＬＫｄの順に変化するにつれ
て、ストローブ信号１４ａ，１４ｂ，１４ｃ，１４ｄの
順に１ストローブ長設定レジスタ１３に設定された時間
長ずつアクティブにする。

【００９６】図１０において、ゲート回路４２−１〜４
２−４は、ストローブ信号１４ａ〜１４ｄが順にアクテ
ィブになるにつれて、シフトレジスタ３８−１，３８−
２，３８−３，３８−４の順にそこに保持されている記
録データを対応する記録素子４３−１〜４３−４に供給
して通電させる。記録素子４３−１〜４３−４は通電状
態で印字を行なう。

【００９７】以上の動作は、図９に示したラッチ回路が
設けられた記録ヘッドの場合と同様である。

【００９８】一方、これとともに、図１において、ＭＰ
Ｕ１は、１ライン開始信号６ａが供給されると、図１１
に示す第ｋラインで、転送ブロック設定レジスタ１８に
画像データ４ｂを転送すべきタイミングのブロック番号
（ここでは、ＢＬＫｂ）を設定する。

【００９９】転送ブロック比較部１９は、ブロック番号
信号生成部１１からのブロック番号信号１１ａがＢＬＫ
ｂであるとき、図１１に示す第ｋラインで、転送ブロッ
ク一致信号１９ａを出力する。転送要求信号制御部２０
は、この転送ブロック一致信号１９ａが供給されると、
転送要求信号２０ａを出力する。ＤＭＡＣ４は、この転
送要求信号２０ａが供給されると、画像データ４ｂをラ
インメモリ３から読み出し、Ｐ／Ｓ変換部Write信号３
３に同期してＰ／Ｓ変換部２１へ書き込む。この場合、
メモリ３から読み出される画像データ４ｂのデータ量
は、図９に示した記録ヘッドの場合の１／２（即ち、２
ブロック分）である。

【０１００】また、これと同時に、Ｐ／Ｓ変換部Write
信号３３が転送要求信号制御部２０とシリアル転送クロ
ック生成部２３に供給される。転送要求信号制御部２０
は、Ｐ／Ｓ変換部Write信号３３が供給されると、図１
１に示す第ｋラインで、転送要求信号２０ａをリセット
する。シリアル転送クロック生成部２３は、Ｐ／Ｓ変換
部Write信号が供給されると、図１１に示す第ｋライン
で、画像データ４ｂのビット数に対応した個数の立下り
エッジを有するシリアル転送クロック信号２３ａを出力
する。Ｐ／Ｓ変換部２１は書き込まれた画像データ４ｂ
をシリアル転送クロック信号２３ａに同期してＰ／Ｓ変
換し、記録データ信号２１ａとして出力する。

【０１０１】図１１に示す第ｋラインで、このとき、ス
トローブ信号１４ｂのみがアクティブであるので、図１
０において、ＡＮＤゲート４４−１〜４４−４のうちの
ＡＮＤゲート４４−２のみがクロック信号２３ａを遮断
する。このストローブ信号１４ｂがアクティブである期
間、まず、シフトレジスタ３８−３に１ブロック分の記
録データ信号２１ａがシリアル転送クロック信号２３ａ
の立下りエッジで取り込まれ（この場合、シフトレジス
タ３８−１にも取り込まれるが、これは関係ない）、次
に、シフトレジスタ３８−３に取り込まれた記録データ
信号２１ａがシフトレジスタ３８−４に転送され、これ
と同時に、次の１ブロック長分の記録データ信号２１ａ
がシフトレジスタ３８−３に取り込まれる。即ち、スト
ローブ信号１４ｂがアクティブである期間に、シフトレ
ジスタ３８−３，３８−４に１ブロック分ずつ記録デー
タ信号２１ａが取り込まれる。そして、図１１に示す第
ｋラインに、次のストローブ信号１４ｃがアクティブの
期間シフトレジスタ３８−３の記録データが、さらに、
次のストローブ信号１４ｄがアクティブの期間シフトレ
ジスタ３８−４の記録データが夫々印字される。

【０１０２】また、図１において、シリアル転送クロッ
ク生成部２３は、図７で説明したように、この２ブロッ
ク分の画像データ４ｂのビット数に対応した立上りエッ
ジを有するシリアル転送クロック信号２３ａを出力する
と、ビット数カウントアップ信号２３ｂも出力する。転
送要求信号制御部２０は、このビット数カウントアップ
信号２３ｂが供給されると、図１１に示す第ｋライン
で、再び転送要求信号２０ａを出力する。

【０１０３】このようにして、図１１に示す第ｋライン
で、シフトレジスタ３８−３，３８−４への記録データ
信号２１ａの転送及び印字が行われる。

【０１０４】ＤＭＡＣ４は、予めＭＰＵ１によって決め
られた２ブロック分の画像データ４ｂの転送を終了した
と判定すると、図１１に示した第ｋラインで転送終了信
号４ａを出力する。ＭＰＵ１は、この転送終了信号４ａ
が供給されると、図１１に示す第ｋラインで転送ブロッ
ク設定レジスタ１８に画像データを転送すべきタイミン
グのブロック番号（ここでは、ＢＬＫｄ）を設定する。

【０１０５】そこで、転送ブロック比較部１９は、転送
ブロック設定レジスタ１８に設定されているブロック番
号がＢＬＫｄであるから、ブロック番号信号生成部１１
からのブロック番号信号１１ａがＢＬＫｄのとき、転送
ブロック一致信号１９ａを図１１に示す第ｋラインで出
力する。転送要求信号制御部２０は、この転送ブロック
一致信号１９ａが供給されると、図１１に示す第ｋライ
ンで転送要求信号２０ａを出力する。ＤＭＡＣ４は、こ
の転送要求信号２０ａが供給されると、次の２ブロック
分の画像データ４ｂをラインメモリ３から読み出し、図
１１に示す第ｋラインでＰ／Ｓ変換部２１に書き込む。

【０１０６】これと同時に、Ｐ／Ｓ変換部Write信号３
３が転送要求信号制御部２０とシリアル転送クロック生
成部２３とに供給される。転送要求信号制御部２０は、
このＰ／Ｓ変換部Write信号３３が供給されると、図１
１に示す第ｋラインで転送要求信号２０ａをリセットす
る。シリアル転送クロック生成部２３は、Ｐ／Ｓ変換部
Write信号３３が供給されると、図１１に示す第ｋライ
ンで、画像データのビット数に対応した個数の立上りエ
ッジを有するシリアル転送クロック信号２３ａを出力す
る。Ｐ／Ｓ変換部２１は、書き込まれた画像データをシ
リアル転送クロック信号２３ａに同期してＰ／Ｓ変換
し、図１１に示す第ｋラインで記録データ信号２１ａを
出力する。

【０１０７】このとき、図１１に示すように、ストロー
ブ信号１４−ａ〜１４−ｄのうちのストローブ信号１４
ｄのみがアクティブであるので、図１０において、ＡＮ
Ｄゲート４４−１〜４４−４のうちＡＮＤゲート４４−
４のみクロック信号２３ａを遮断する。従って、上記の
シフトレジスタ３８−３，３８−４野場合と同様にし
て、シフトレジスタ３８−１，３８−２に１ブロック分
ずつ記録データ信号２１ａがシリアル転送クロック信号
２３ａの立上りエッジで取り込まれ、夫々図１１に示す
次の第（ｋ＋１）ラインで、ストローブ信号１４ａ，１
４ｂがアクティブのときに印字される。

【０１０８】また、図１において、シリアル転送クロッ
ク生成部２３は、画像データのビット数に対応した立上
りエッジを有するシリアル転送クロック信号２３ａを出
力すると、ビット数カウントアップ信号２３ｂを出力す
る。転送要求信号制御部２０は、このビット数カウント
アップ信号２３ｂが供給されると、再び転送要求信号２
０ａを出力する。ＤＭＡＣ４は、予めＭＰＵ１によって
決められた２ブロック分の画像データ４ｂの読出しが終
了したと判定すると、転送終了信号４ａを出力し、ＭＰ
Ｕ１は、この転送終了信号４ａにより、再び記録データ
の転送を行なうべきブロック番号ＢＬＫｂを設定し、以
下同様の制御動作が行なわれる。

【０１０９】このようにして、ラインメモリ３からは１
／２ライン（２ブロック）分ずつが像データ４ｂの読出
しが行なわれ、記録ヘッドでは、印字が行なわれていな
い２つのシフトレジスタにこの記録データ４ｂが取り込
まれる。従って、記録がなされている記録データが破壊
されることがない。また、この取り込まれた記録データ
は、これが取り込まれるときに行なわれている記録デー
タの印字が終了すると、直ちに印字が行なわれるから、
待ち時間も生ずることがない。

【０１１０】以上、説明した第１の実施例によれば、ス
トローブ信号１４ａ〜１４ｄのアクティブ区間を定める
ブロック番号信号１１ａと転送ブロック設定レジスタ１
８に設定されたブロック番号が一致した場合に、記録ヘ
ッドへの記録データの転送が行なわれるので、任意のブ
ロック番号区間において、記録ヘッドへ記録データの転
送を行なうことが可能である。

【０１１１】これにより、図９に示すようなラッチ回路
が設けられた記録ヘッドに対しては勿論のこと、図１０
に示すようなラッチ回路が設けられていない記録ヘッド
に対しても、記録シーケンス中に記録ヘッドへの記録デ
ータの転送を行なうことが可能である。従って、この実
施例では、上記各種の記録ヘッドに対して記録制御が可
能である。

【０１１２】また、この実施例では、ラッチ回路が設け
られていない記録ヘッドを制御する場合においても、記
録データの転送を行なうための待ち時間が生じることな
く、ラッチ回路が設けられた記録ヘッドと同等の速度で
印字が可能である。

【０１１３】さらに、この実施例において、ＭＰＵ１は
記録データ信号４ｂの転送動作を開始させるために、転
送ブロック設定レジスタ１８にブロック番号を設定す
る、という動作だけを行なうだけでよく、ＭＰＵ１が記
録ヘッドへの記録データの転送開始タイミングの条件判
定を行なう必要はない。従って、制御するソフトウェア
の負担が少ないことになる。

【０１１４】なお、図１におけるブロック番号生成部１
１、ストローブ信号生成部１２、転送ブロック比較部１
９、転送要求信号制御部２０、Ｐ／Ｓ変換部２１及びシ
リアル転送クロック生成部２３夫々の具体例を図３，図
４，図５，図６，図７を用いて説明したが、勿論、これ
ら装置はかかる具体例に限るものでなく、同じ機能を持
つ別の回路構成のものとしてもよく、同様な効果を得る
ことができる。

【０１１５】また、この実施例では、ラインメモリ３か
らの転送にＤＭＡＣ４とデータバス３４を用いた場合に
ついて説明したが、勿論、画像データの転送装置として
はこれに限るものでなく、ＭＰＵ１が画像データ４ｂの
転送を行なったり、あるいはローカルバスとより簡便な
転送装置で転送を行なったりするなど他の転送装置を用
いてもよく、同様の効果を得ることができる。

【０１１６】さらに、この実施例では、記録ヘッドへの
記録データの転送装置をＰ／Ｓ変換部２１とシリアル転
送クロック生成部２３からなるものとしたが、勿論、記
録ヘッドへのデータの転送装置はこれに限るものでな
く、シリアル通信機能をもつ専用の装置を用いるなど他
の転送装置を用いてもよく、同様の効果を得られる。

【０１１７】さらにまた、この実施例では、記録ヘッド
への記録データの転送をシリアル転送を用いて行なった
が、勿論、記録ヘッドへの転送方法はこれのみに限るも
のでなく、パラレル転送可能な記録ヘッドならばパラレ
ル転送を行なうなどの他の転送方法を用いてもよく、同
様の効果を得ることができる。

【０１１８】さらにまた、この実施例はハードウェアを
用いて構成されたものとしたが、勿論、これに限るもの
でなく、ソフトウェアを用いて構成するなど他の構成を
用いてもよく、同様の効果を得ることができる。

【０１１９】さらにまた、この実施例では、記録ヘッド
の記録素子として発熱体を用いるものであったが、勿
論、これに限るものでなく、例えば圧電素子など他の記
録素子を用いる記録ヘッドにおいても、同様の効果を得
ることができる。

【０１２０】さらにまた、この実施例では、記録ヘッド
の構成としてライン型の記録ヘッドとしたが、勿論、こ
れに限るものでなく、例えば、複数ラインから構成され
る記録ヘッドなど他の構成を用いて時分割印字を行なう
記録ヘッドにおいても、同様の効果を得ることができ
る。

【０１２１】図１２は本発明による記録制御装置の第２
の実施例を示すブロック図であって、２５ー１，２５ー
２はクロック出力端子、２６はクロック出力設定レジス
タ、２８はシリアル転送クロック出力選択部であり、図
１に対応する部分には同一符号をつけて重複する説明を
省略する。

【０１２２】図１２において、クロック出力設定レジス
タ２６は、２つのクロック出力端子２５ー１，２５ー２
のうちのどちらからシリアル転送クロック生成部２３か
らのシリアル転送クロック２３ａを出力するかを設定す
る。シリアル転送クロック出力選択部２８は、クロック
出力設定レジスタ２６に設定された値がＣＬＫ１のと
き、シリアル転送クロック信号生成部２３から供給され
るシリアル転送クロック２３ａをクロック出力端子２５
ー１に出力し、また、クロック出力設定レジスタ２６に
設定された値がＣＬＫ２のとき、シリアル転送クロック
生成部２３から供給されるシリアル転送クロック２３ａ
をクロック出力端子２５ー２に出力する。

【０１２３】図１３はラッチ回路が設けられていない記
録ヘッドの他の具体例を示すブロック図であって、３７
ー１，３７ー２は記録データを取り込むためのクロック
信号の入力端子（即ち、クロック入力端子）であり、図
１０に対応する部分には同一符号をつけている。

【０１２４】この記録ヘッドの図１２に示す実施例によ
る制御動作を図１４を用いて説明する。なお、図１４は
図１２の各部の信号を示すタイミングチャートであっ
て、図１２に対応する信号には同一符号をつけている。

【０１２５】図１２において、ストローブ信号出力端子
１５ー１，１５ー２は図１３のストローブ信号入力端子
４１ー１，４１ー２に、クロック出力端子２５ー１，２
５ー２は図１３のクロック入力端子３７ー１，３７ー２
に、記録データ出力端子２２は図１３の記録データ入力
端子３６に夫々接続されている。

【０１２６】まず、記録シーケンスに入る前に、ＭＰＵ
１は、１ライン長設定レジスタ５と１ストローブ長設定
レジスタ１３と１ブロック長設定レジスタ１０とに記録
動作を行なうための最適な値を設定し、また、ＤＭＡＣ
４に転送に必要な設定（転送数の設定など）を行なう。

【０１２７】記録シーケンスに入ると、図１４に示すよ
うに、第ｋラインの先頭のタイミングで、１ライン開始
信号生成部６が１ライン開始信号６ａをブロック番号生
成部１１とＭＰＵ１とに供給する。ブロック番号生成部
１１は、図１４に示す第ｋラインで、この１ライン開始
信号６ａが供給されると、ブロック番号信号１１ａをリ
セットし、しかる後、１ブロック長単位でＢＬＫａ，Ｂ
ＬＫｂ，……と順次変化させる。

【０１２８】ストローブ信号生成部１４は、図１４に示
す第ｋラインで、ブロック番号信号１１ａが夫々ＢＬＫ
ａ，ＢＬＫｂのときに、ストローブ信号１４ａ，１４ｂ
を夫々１ストローブ長設定レジスタ１３に設定された時
間長ずつアクティブにする。

【０１２９】そこで、図１３において、ゲート回路４２
ー１，４２ー２は夫々、ストローブ信号１４ａ，１４ｂ
がアクティブであるとき、シフトレジスタ３８ー１，３
８ー２に保持されている記録データを夫々に対応する記
録素子４３ー１，４３ー２に供給して通電させる。記録
素子４３ー１，４３ー２はこの通電状態で印字を行な
う。

【０１３０】一方、図１２において、ＭＰＵ１は、１ラ
イン開始信号６ａが供給されると、図１４に示す第ｋラ
インで、転送ブロック設定レジスタ１８に画像データを
転送すべきタイミングのブロック番号（ここでは、ＢＬ
Ｋａ）を設定し、これと同時に、クロック出力設定レジ
スタ２６にシリアル転送クロック２３ａを出力するべき
クロック出力端子２５−１または２５−２を指定する値
２６ａ（ここでは、ＣＬＫ２）を設定する。

【０１３１】転送ブロック比較部１９は、ブロック番号
信号生成部１１からのブロック番号信号１１ａがＢＬＫ
ａのとき、図１４に示す第ｋラインで転送ブロック一致
信号１９ａを出力する。転送要求信号制御部２０は、こ
の転送ブロック一致信号１９ａが供給されると、図１４
に示す第ｋラインで転送要求信号２０ａを出力する。Ｄ
ＭＡＣ４は、転送要求信号２０ａが供給されると、１／
２ライン分の画像データ４ｂをラインメモリ３から読み
出し、図１４に示す第ｋラインで、Ｐ／Ｓ変換部Write
信号３３に同期してＰ／Ｓ変換部２１に書き込む。ま
た、これと同時に、Ｐ／Ｓ変換部Write信号３３が転送
要求信号制御部２０とシリアル転送クロック生成部２３
とに供給される。

【０１３２】転送要求信号制御部２０は、Ｐ／Ｓ変換部
Write信号３３が供給されると、図１４に示す第ｋライ
ンで転送要求信号２０ａをリセットする。シリアル転送
クロック生成部２３は、Ｐ／Ｓ変換部Write信号３３が
供給されると、画像データ４ｂのビット数に対応した個
数の立上りエッジを有するシリアル転送クロック信号２
３ａを出力する。シリアル転送クロック出力選択部２８
は、図１４に示す第ｋラインで、クロック出力設定レジ
スタ２６からのクロック出力設定値２６ａがＣＬＫ２の
とき、シリアル転送クロック生成部２３から供給される
シリアル転送クロック信号２３ａを、図１４に示す第ｋ
ラインで、クロック信号２８ｂとしてクロック出力端子
２５ー２に出力する。

【０１３３】Ｐ／Ｓ変換部２１は書き込まれた画像デー
タ４ｂをシリアル転送クロック信号２３ａに同期してＰ
／Ｓ変換し、図１４に示す第ｋラインで、記録データ信
号２１ａとして出力する。

【０１３４】そこで、図１３において、シフトレジスタ
３８ー２は、記録データ信号２１ａをシリアル転送クロ
ック信号２８ｂの立上りエッジのタイミングで取り込
み、図１４に示す第ｋラインで、ストローブ信号１４ｂ
がアクティブのときにゲート回路４２−２がオンし、記
録素子４３−２で印字される。

【０１３５】また、図１２において、シリアル転送クロ
ック生成部２３は、画像データ４ｂのビット数に対応し
た立上りエッジを有するシリアル転送クロック信号２３
ａを出力すると、ビット数カウントアップ信号２３ｂも
出力する。転送要求信号制御部２０は、ビット数カウン
トアップ信号２３ｂが供給されると、図１４に示す第ｋ
ラインで再び転送要求信号２０ａを出力する。

【０１３６】以上のようにして、シフトレジスタ３８ー
２への１／２ライン分の記録データ信号２１ａの転送と
その印字が行なわれる。ＤＭＡＣ４は、予めＭＰＵ１に
よって決められた１／２ライン分の画像データ４ｂの転
送が終了したと判定すると、図１４に示す第ｋラインで
転送終了信号４ａを出力する。

【０１３７】ＭＰＵ１は、この転送終了信号４ａが供給
されると、図１４に示す第ｋラインで転送ブロック設定
レジスタ１８に画像データ４ｂを転送すべきタイミング
のブロック番号（ここでは、図１４に示すＢＬＫｂ）を
設定し、クロック出力設定レジスタ２６にシリアル転送
クロック２３ａを出力するべきクロック出力端子を指定
する値２６ａ（ここでは、ＣＬＫ１）を設定する。

【０１３８】転送ブロック比較部１９は、ブロック番号
信号生成部１１からのブロック番号信号１１ａがＢＬＫ
ｂになるとき、図１４に示す第ｋラインで転送ブロック
一致信号１９ａを出力する。転送要求信号制御部２０
は、この転送ブロック一致信号１９ａが供給されると、
図１４に示す第ｋラインで転送要求信号２０ａを出力す
る。ＤＭＡＣ４は、この転送要求信号２０ａが供給され
ると、次の１／２ライン分の画像データ４ｂをラインメ
モリ３から読み出し、図１４に示す第ｋラインでＰ／Ｓ
変換部Write信号３３に同期してＰ／Ｓ変換部２１に書
き込む。また、これと同時に、Ｐ／Ｓ変換部Write信号
３３が転送要求信号制御部２０とシリアル転送クロック
生成部２３とに供給される。転送要求信号制御部２０
は、Ｐ／Ｓ変換部Write信号３３が供給されると、図１
４に示す第ｋラインで転送要求信号２０ａの出力を停止
する。

【０１３９】シリアル転送クロック生成部２３は、Ｐ／
Ｓ変換部Write信号３３が供給されると、画像データの
ビット数に対応した個数の立上りエッジを有するシリア
ル転送クロック信号２３ａを出力する。シリアル転送ク
ロック出力選択部２８は、図１４に示す第ｋラインで、
クロック出力設定レジスタ２６からのクロック出力設定
値２６ａがＣＬＫ１であるとき、シリアル転送クロック
生成部２３から供給されるシリアル転送クロック信号２
３ａを、図１４に示す第ｋラインで、クロック信号２８
ａとしてクロック出力端子２５ー１に出力する。Ｐ／Ｓ
変換部２１は書き込まれた画像データ４ｂをシリアル転
送クロック信号２３ａに同期してＰ／Ｓ変換し、図１４
に示す第ｋラインで記録データ信号２１ａとして出力す
る。

【０１４０】そこで、図１３において、この記録データ
信号２１ａがシリアル転送クロック信号２８ａの立上り
エッジのタイミングでシフトレジスタ３８ー１に取り込
まれ、図１４に示す第（ｋ＋１）ラインで示すストロー
ブ信号１４ａがアクティブのときにゲート回路４２−１
がオンし、記録素子４３−１で印字される。

【０１４１】また、図１において、シリアル転送クロッ
ク生成部２３は、画像データ４ｂのビット数に対応した
立上りエッジを有するシリアル転送クロック信号２３ａ
を出力すると、ビット数カウントアップ信号２３ｂも出
力する。転送要求信号制御部２０は、このビット数カウ
ントアップ信号２３ｂが供給されると、図１４に示すよ
うに、再び転送要求信号２０ａを出力する。

【０１４２】以上のようにして、シフトレジスタ３８ー
１への１／２ライン分の記録データ信号２１ａの転送と
印字が行なわれる。また、ＤＭＡＣ４は、予めＭＰＵ１
によって決められた１／２ライン分の画像データ４ｂの
転送が終了したと判定すると、図１４に示す第ｋライン
で転送終了信号４ａを出力する。

【０１４３】以上のようにして、この実施例は図１３に
示した記録ヘッドの記録制御を行なう。

【０１４４】この一連の動作中、ＭＰＵ１は、１ライン
開始信号６ａが供給されると、転送ブロック設定レジス
タ１８に記録データの転送を行なうべきブロック番号を
設定し、クロック出力設定レジスタ２６にシリアル転送
クロック出力選択部２８からシリアル転送クロック２３
ａを出力すべきクロック出力端子２５−１または２５−
２を決める値を設定し、次に、ＭＰＵ１に転送終了信号
４ａが供給されると、再び記録データの転送を行なうべ
きブロック番号を設定し、クロック出力設定レジスタ２
６にシリアル転送クロック出力選択部２８からシリアル
転送クロックを出力すべきクロック出力端子２５−１ま
たは２５−２を決める値を設定する、という手順で動作
する。

【０１４５】以上のように、この実施例では、任意のス
トローブ信号のアクティブ区間で記録ヘッドへの記録デ
ータの転送を行なうことが可能であり、かつ、任意のク
ロック出力端子２５−１，２５−２からシリアル転送ク
ロック２３ａを出力することができる。従って、図１３
に示したようなラッチ回路を有さずに複数のクロック入
力端子を有する記録ヘッドについても、図９や図１０に
示した記録ヘッドと同様の制御を行なうことができる。

【０１４６】また、説明は省略するが、この実施例が図
９に示したラッチ回路が設けられた記録ヘッド、あるい
は図１０に示したラッチ回路が設けられていない記録ヘ
ッドに対して同様な制御が可能であることは、例えば、
クロック出力端子２５ー１にクロック入力端子３７ー３
を接続し、他の端子は夫々図１に示した第１の実施例と
同様に接続し、クロック出力設定レジスタ２６に常にＣ
ＬＫ１を設定するなどの例により明らかである。

【０１４７】従って、この実施例では、図１に示した第
１の実施例での効果に加えて、さらに、多種の記録ヘッ
ドを制御が可能であるという効果も得られる。

【０１４８】また、この実施例では、図１２に示すよう
に、２つのクロック出力端子２５−１，２５−２を有す
るものであったが、勿論、これに限定されるものでな
く、記録ヘッドのクロック入力端子数に対応した端子数
に容易に拡張可能であることはいうまでもない。

【０１４９】また、第１の実施例の補足で説明した他の
構成を用いても、同様の効果を得られることはいうまで
もない。

【０１５０】図１５は本発明による記録制御装置の第３
の実施例を示すブロック図であり、図１２に対応する部
分には同一符号をつけている。

【０１５１】同図において、この実施例においては、図
１２におけるクロック出力選択レジスタ２６が用いられ
ておらず、このため、シリアル転送クロック出力選択部
２８には、図１２でのクロック出力選択信号２６ａの代
わりに、ブロック番号生成部１１で生成されるブロック
番号信号１１ａが供給される。ここで、図１４に示すよ
うに、クロック出力選択信号２６ａはブロック番号信号
１１ａとほぼ同じものであり、ブロック番号信号がＢＬ
Ｋａ，ＢＬＫｂであるとき、クロック出力選択信号２６
ａがＣＬＫ２，ＣＬＫ１であることを示すものである。

【０１５２】図１６は、図１３に示した記録ヘッドを使
用し、この実施例の出力端子と記録ヘッドの入力端子の
接続が図１２に示した第２の実施例と全く同様として、
この実施例の動作を示すタイミングチャートであり、図
１５に対応する部分には同一符号をつけている。

【０１５３】図１５及び図１６から明らかなように、シ
リアル転送クロック出力選択部２８はシリアル転送クロ
ック生成部２３からのシリアル転送クロック信号２３ａ
を、ブロック番号信号１１ａがＢＬＫａのときクロック
出力端子２５ー２に、ブロック番号信号１１ａがＢＬＫ
ｂのときクロック出力端子２５ー１に夫々出力する。こ
れ以外の点については、先の実施例と同様である。

【０１５４】これによると、任意のストローブ信号のア
クティブ区間で記録ヘッドに記録データを転送すること
が可能であり、かつ、アクティブであるストローブ信号
に対応したクロック出力端子２５−１または２５−２か
らシリアル転送クロック２８ａまたは２８ｂを出力する
ことができる。これにより、図１３に示した複数のクロ
ック入力端子を有する記録ヘッドを制御することができ
る。

【０１５５】また、説明は省略するが、この実施例は、
図９に示すラッチ回路が設けられた記録ヘッド、あるい
は図１０に示すラッチ回路が設けられていない記録ヘッ
ドに対しても、第１の実施例と全く同様な制御が可能な
ことは明らかである。従って、この実施例では、図１２
に示した第２の実施例と同様の効果が得られ、これに加
えて、さらに、ソフトウェアの負担が図１２に示した第
２の実施例より軽減される。

【０１５６】さらに、この実施例では、図１５に示すよ
うに、２つのクロック出力端子を有するが、勿論、これ
に限定されるものでなく、記録ヘッドのクロック入力端
子数に対応した複数の端子数に容易に拡張可能であるこ
とはいうまでもない。

【０１５７】さらにまた、第１の実施例の補足で説明し
た他の構成を用いても、同様の効果を得られることはい
うまでもない。

【０１５８】図１７は本発明による記録制御装置の第４
の実施例を示すブロック図であって、１６はブロック数
設定レジスタ、１７はストローブ／クロック選択部であ
り、図１５に対応する部分には同一符号をつけている。

【０１５９】図１７において、ブロック数設定レジスタ
１６は記録ヘッドのブロック数ｍを設定する。ストロー
ブ／クロック選択部１７は、ブロック数設定レジスタ１
６に設定されたブロック数ｍが、ストローブ信号出力端
子数ｎに対して、ｍ＝ｎであるとき、ストローブ信号１
４ｃ，１４ｄを出力し、ｍ＜ｎであるときに、（ｎ−
ｍ）個のストローブ信号出力端子からシリアル転送クロ
ック２８ａ，２８ｂを出力する。

【０１６０】ここでは、図示するように、ストローブ信
号出力端子１５−１，１５−２，１５−３，１５−４が
設けられているから、ストローブ信号出力端子数ｎは４
である。

【０１６１】次に、異なる構成の記録ヘッドに対応した
この実施例での制御動作について説明する。

【０１６２】図９や図１０に示した記録ヘッドを制御す
る場合には、図１７でのストローブ信号出力端子１５ー
１〜１５ー４がストローブ信号入力端子４１ー１〜４１
ー４に、図１７でのクロック出力端子２５ー３がクロッ
ク入力端子３７ー３に、図１７での記録データ出力端子
２２が記録データ入力端子３６に夫々接続される。

【０１６３】図１７において、ＭＰＵ１がブロック数設
定レジスタ１６に記録ヘッドのブロック数ｍ（ここで
は、ｍ＝４）を設定すると、ｍ＝ｎであるから、ストロ
ーブ／クロック選択部１７により、ストローブ信号出力
端子１５ー３，１５ー４に夫々ストローブ信号１４ｃ，
１４ｄが出力される。

【０１６４】これにより、図１５に示した第３の実施例
と同様の構成となり、この第４の実施例においても、図
９や図１０に示した記録ヘッドを制御可能であることは
明らかである。

【０１６５】この第４の実施例が図１３に示した記録ヘ
ッドを制御する場合には、図１７でのストローブ信号出
力端子１５ー１，１５ー２がストローブ信号入力端子４
１ー１，４１ー２に、図１７でのストローブ信号出力端
子１５ー３，１５ー４がクロック入力端子３７ー１，３
７ー２に、図１７での記録データ出力端子２２が記録デ
ータ入力端子３６に夫々接続される。

【０１６６】図１７において、ＭＰＵ１がブロック数設
定レジスタ１６に記録ヘッドのブロック数ｍ（ここで
は、ｍ＝２）を設定すると、ｍ＜ｎであるから、ストロ
ーブ／クロック選択部１７により、ストローブ信号出力
端子１５ー３，１５ー４に夫々シリアル転送クロック出
力選択部２８からのシリアル転送クロック２８ａ，２８
ｂが出力される。

【０１６７】これにより、図１２に示した第２の実施例
と同様の構成となり、この第４の実施例においても、図
１３に示した記録ヘッドを制御可能であることは明らか
である。

【０１６８】以上説明したように、この第４の実施例に
おいては、記録ヘッドのブロック数ｍとストローブ信号
出力端子数ｎを比較し、ｍ＜ｎである場合、ストローブ
／クロック選択部１７により、ストローブ信号出力端子
１５−３，１５−４にシリアル転送クロック２８ａ，２
８ｂが出力される。従って、（ｎ−ｍ）個のストローブ
信号出力端子のうちの少なくとも１つからシリアル転送
クロック２８ａ，２８ｂを出力することができ、この結
果、出力端子数が削減され、この実施例を集積回路化し
た場合などにおいては、出力ピン数を削減できる。

【０１６９】また、この実施例では、４つのストローブ
信号出力端子１５−１〜１５−４を有し、図９と図１０
に示す４つのブロックをもつ記録ヘッドと図１３に示す
２つのブロックをもつ記録ヘッドとについて説明した
が、勿論、ストローブ信号出力端子数や記録ヘッドのブ
ロック数はこれに限るものでなく、ブロック数の異なる
複数の記録ヘッドに対応する記録制御装置であれば適用
可能であることはいうまでもない。

【０１７０】さらに、この実施例では、記録ヘッドのブ
ロック数ｍをブロック数設定レジスタ１６に設定し、ス
トローブ／クロック選択部１７がこの記録ヘッドのブロ
ック数ｍとストローブ信号出力端子数ｎとを比較した
が、勿論、これらブロック数ｍと出力端子数ｎとの比較
手段はこれに限るものでなく、例えば、ＭＰＵ１がｍ，
ｎを比較し、その比較結果をブロック数設定レジスタ１
６に設定し、ブロック数設定レジスタ１６から供給され
た比較結果を示す信号によってストローブ／クロック選
択部１７を制御するように構成しても、同様の結果が得
られることはいうまでもない。

【０１７１】さらにまた、この実施例では、シリアル転
送クロック出力選択部２８がブロック番号信号１１ａに
よってシリアル転送クロック２３ａを出力するクロック
出力端子を選択したが、勿論、シリアル転送クロック出
力選択部２８の制御はこれに限るものでなく、図１２に
示した第２の実施例と同様に、クロック出力選択レジス
タ２６を設けて選択するように構成にしても、同様の効
果が得られることはいうまでもない。

【０１７２】さらにまた、図１に示した第１の実施例の
補足説明で挙げた他の構成を用いても、同様の効果を得
られることはいうまでもない。

【０１７３】図１８は本発明による記録制御装置の第５
の実施例を示すブロック図であって、２７はクロック出
力／ブロック数設定レジスタであり、図１７に対応する
部分には同一符号をつけて重複する説明を省略する。

【０１７４】図１８において、クロック出力／ブロック
数設定レジスタ２７には、ブロック数ｍとシリアル転送
クロック２３ａを出力するクロック出力端子が設定され
る。ストローブ／クロック選択部１７は、後述するクロ
ック出力／ブロック数設定レジスタ２７に設定されたク
ロック出力端子とブロック数ｍがストローブ信号出力端
子数ｎに対してｍ＞ｎである場合、ストローブ信号１４
ｃ，１４ｄをストローブ信号出力端子１５−３，１５−
４に出力し、設定されたブロック数ｍがストローブ信号
出力端子数ｎに対してｍ＜ｎである場合、クロック出力
／ブロック数設定レジスタ２７に設定指示されているク
ロック出力端子（即ち、ストローブ信号出力端子１５−
３または１５−４）に、シリアル転送クロック生成部２
３からのシリアル転送クロック２３ａを出力する。

【０１７５】なお、ここでは、ストローブ信号出力端子
１５−１〜１５−４が設けられているから、ストローブ
信号出力端子数ｎは４である。

【０１７６】次に、異なる構成の記録ヘッドに対応した
この実施例での制御動作について説明する。

【０１７７】図９や図１０に示した記録ヘッドを制御す
る場合には、図１８でのストローブ信号出力端子１５−
１〜１５−４が夫々ストローブ信号入力端子４１−１〜
４１−４に接続され、図１８でのクロック出力端子２５
−３がクロック入力端子３７−３に、図１８での記録デ
ータ出力端子２２が記録データ入力端子３６に夫々接続
される。

【０１７８】図１８において、ＭＰＵ１がクロック出力
／ブロック数設定レジスタ２７に記録ヘッドのブロック
数ｍ（ここでは、ｍ＝４）を設定すると、ｍ≧ｎである
から、ストローブ信号出力端子１５−３，１５−４に夫
々ストローブ信号１４ｃ，１４ｄが出力される。

【０１７９】そこで、図１に示した第１の実施例と同様
の構成となり、この実施例が図９や図１０に示した記録
ヘッドを制御可能であることは明らかである。

【０１８０】この実施例が図１３に示した記録ヘッドを
制御する場合には、図１８でのストローブ信号出力端子
１５−１，１５−２がストローブ信号入力端子４１−
１，４１−２に、図１８でのストローブ信号出力端子１
５−３，１５−４がクロック入力端子３７−１，３７−
２に、図１８での記録データ出力端子２２が記録データ
入力端子３６に夫々接続される。

【０１８１】図１８において、ＭＰＵ１がクロック出力
／ブロック数設定レジスタ２７に記録ヘッドのブロック
数ｍ（ここでは、ｍ＝２）を設定すると、ｍ＜ｎである
から、ストローブ信号出力端子１５−３，１５−４のう
ちクロック出力／ブロック数設定レジスタ２７に設定さ
れた情報で指定されるクロック出力端子（即ち、ストロ
ーブ信号出力端子１５−３または１５−４）から、シリ
アル転送クロック生成部２３から供給されたシリアル転
送クロック信号２３ａが出力される。

【０１８２】そこで、図１２に示した第２の実施例と同
様の構成となり、この実施例が図１３に示した記録ヘッ
ドを制御可能であることは明らかである。

【０１８３】以上のように、この実施例では、記録ヘッ
ドのブロック数ｍとストローブ信号出力端子数ｎとを比
較し、ｍ＜ｎの場合、ストローブ／クロック選択部１７
がストローブ信号出力端子１５−３または１５−４にシ
リアル転送クロック２３ａを出力する。従って、（ｎ−
ｍ）個のストローブ信号出力端子のうち、少なくとも２
つの端子からシリアル転送クロック２３ａを出力するこ
とが可能であり、図１７に示した第４の実施例と同様の
効果が得られる。

【０１８４】また、この実施例では、４つのストローブ
信号出力端子１５−１〜１５−４を有して２つのブロッ
クを有する記録ヘッドを制御するようにしたが、勿論、
ストローブ信号出力端子数はこれに限るものでなく、ブ
ロック数の異なる複数の記録ヘッドに対応する記録制御
装置であれば、同様の効果を得られることはいうまでも
ない。

【０１８５】さらに、第１の実施例の補足説明で挙げた
他の構成を用いても、同様の効果を得られることはいう
までもない。

【０１８６】図１９は本発明による記録制御装置の第６
の実施例を示すブロック図であって、２９は記録ライン
同期信号設定レジスタ、３０は記録ライン同期信号比較
部、３１は記録ライン同期信号生成部、３５は記録ライ
ン同期信号であり、図１７に対応する部分には同一符号
をつけて重複する説明を省略する。

【０１８７】図１９において、記録ライン同期信号設定
レジスタ２９は、ブロック番号生成部１１が出力するブ
ロック番号信号１１ａがいずれのときに後述する記録ラ
イン同期信号２９ａを出力するのかを指示する記録ライ
ン同期信号設定値が設定される。記録ライン同期信号比
較部３０は、ブロック番号信号１１ａと記録ライン同期
信号設定レジスタ２９が出力する記録ライン同期信号設
定値２９ａが一致するとき、その旨を示す一致信号３０
ａを出力する。記録ライン同期信号生成部３１は、記録
ライン同期信号比較部３０からの一致信号３０ａが一致
を示すとき、立下りパルスとしての記録ライン同期信号
３５を出力する。

【０１８８】次に、この実施例での図１０に示した記録
ヘッドの制御動作を図２０を用いて説明する。但し、図
２０は図１９における各信号を示すタイミングチャート
であって、図１９に対応する信号には同一符号をつけて
いる。

【０１８９】まず、記録シーケンスに入る前に、ＭＰＵ
１は記録ライン同期信号設定レジスタ２９に記録ライン
同期信号を出力するべきタイミングのブロック番号（こ
こでは、ＢＬＫｃとする）を設定する。

【０１９０】記録シーケンスに入ると、図２０に示す第
ｋラインで、ブロック番号信号１１ａがＢＬＫｃになる
と、記録ライン同期信号比較部３０は一致を示す一致信
号３０ａを出力する。記録ライン同期信号生成部３１は
記録ライン同期信号比較部３０からの一致信号３０ａが
一致を表わすとき、図２０に示す第ｋラインで記録ライ
ン同期信号３５を出力し、ＭＰＵ１に供給する。ＭＰＵ
１は、記録ライン同期信号３５が供給されると、図２０
に示す第ｋラインで、転送ブロック設定レジスタ１８に
転送を開始するべきタイミングのブロック番号（ここで
は、ＢＬＫｄ）を設定する。

【０１９１】転送ブロック比較部１９は、ブロック番号
信号生成部１１からのブロック番号信号１１ａがＢＬＫ
ｄになると、図２０に示す第ｋラインで転送ブロック一
致信号１９ａを出力する。転送要求信号制御部２０は、
この転送ブロック一致信号１９ａが供給されると、図２
０に示す第ｋラインで転送要求信号２０ａを出力する。
ＤＭＡＣ４は、この転送要求信号２０ａが供給される
と、１／２ライン分の画像データ４ｂをラインメモリ３
から読み出し、Ｐ／Ｓ変換部２１に書き込む。また、こ
れと同時に、Ｐ／Ｓ変換部Write信号３３が転送要求信
号制御部２０とシリアル転送クロック生成部２３とに供
給される。転送要求信号制御部２０は、Ｐ／Ｓ変換部Wr
ite 信号３３が供給されると、図２０に示す第ｋライン
で転送要求信号２０ａをリセットする。

【０１９２】シリアル転送クロック生成部２３は、Ｐ／
Ｓ変換部Write信号３３が供給されると、図２０に示す
第ｋラインで、画像データ４ｂのビット数に対応した個
数の立上りエッジを有するシリアル転送クロック信号２
３ａを出力する。Ｐ／Ｓ変換部２１は書き込まれた画像
データ４ｂをシリアル転送クロック信号２３ａに同期し
てＰ／Ｓ変換し、図２０に示す第ｋラインで記録データ
信号２１ａとして出力する。

【０１９３】ここで、図２０に示す第ｋラインでは、ス
トローブ信号１４ｄがアクティブになると、図１０に示
したゲート回路４４−１〜４４−４のうちゲート回路４
４−４のみシリアル転送クロック信号２３ａを遮断す
る。従って、図１０に示したシフトレジスタ３８−１，
３８−２に、記録データ信号２１ａが１／４ライン分ず
つシリアル転送クロック信号２３ａの立上りエッジで取
り込まれる。シフトレジスタ３８−１，３８−２に取り
込まれた記録データは夫々、図１１に示す第（ｋ＋１）
ラインでストローブ信号１４ａ，１４ｂがアクティブの
ときに記録素子４３−１，４３−２で印字される。

【０１９４】また、図１９において、シリアル転送クロ
ック生成部２３は、画像データ４ｂのビット数に対応し
た立上りエッジを有するシリアル転送クロック信号２３
ａを出力すると、ビット数カウントアップ信号２３ｂも
出力する。転送要求信号制御部２０は、このビット数カ
ウントアップ信号２３ｂが供給されると、図１１に示す
第ｋラインで再び転送要求信号２０ａを出力する。

【０１９５】以上のようにして、シフトレジスタ３８−
１，３８−２への１／２ライン分の記録データ信号２１
ａの転送と印字が行われる。ＤＭＡＣ４は、予めＭＰＵ
１によって決められた１／２ライン分の画像データ４ｂ
の転送が終了したと判定すると、図２０に示した第ｋラ
インで転送終了信号４ａを出力する。

【０１９６】ＭＰＵ１は、この転送終了信号４ａが供給
されると、図１１に示したのと同様にして、第ｋライン
で、転送ブロック設定レジスタ１８に次の１／２ライン
分の画像データ４ｂを転送すべきタイミングのブロック
番号（ここでは、ＢＬＫｂ）を設定する。

【０１９７】転送ブロック比較部１９は、次の第（ｋ＋
１）ラインで、ブロック番号信号生成部１１の出力する
ブロック番号信号１１ａがＢＬＫｂになると、転送ブロ
ック一致信号１９ａを出力する。転送要求信号制御部２
０は、転送ブロック一致信号１９ａが供給されると、図
１６に示したのと同様に、第（ｋ＋１）ラインで転送要
求信号２０ａを出力する。ＤＭＡＣ４は、この転送要求
信号２０ａが供給されると、１／２ライン分の画像デー
タ４ｂをラインメモリ３から読み出し、Ｐ／Ｓ変換部２
１に書き込む。また、これと同時に、Ｐ／Ｓ変換部Writ
e信号３３が転送要求信号制御部２０とシリアル転送ク
ロック生成部２３とに供給される。転送要求信号制御部
２０は、このＰ／Ｓ変換部Write信号３３が供給される
と、図２０に示す第（ｋ＋１）ラインで転送要求信号２
０ａをリセットする。

【０１９８】シリアル転送クロック生成部２３は、Ｐ／
Ｓ変換部Write信号３３が供給されると、図２０に示す
第（ｋ＋１）ラインで１／２ライン分の画像データ４ｂ
のビット数に対応した個数の立上りエッジを有するシリ
アル転送クロック信号２３ａを出力する。Ｐ／Ｓ変換部
２１は書き込まれた画像データ４ｂをシリアル転送クロ
ック信号２３ａに同期してＰ／Ｓ変換し、図２０に示す
第（ｋ＋１）ラインで記録データ信号２１ａを出力す
る。

【０１９９】ここで、図２０に示す第（ｋ＋１）ライン
で、ストローブ信号１４ｂがアクティブになると、図１
０において、ゲート回路４４−１〜４４−４のうちゲー
ト回路４４−２のみがクロック信号２３ａを遮断する。
従って、図１０に示したシフトレジスタ３８−３，３８
−４に記録データ信号２１ａが１／４ライン分ずつシリ
アル転送クロック信号２３ａの立上りエッジで取り込ま
れる。シフトレジスタ３８−３，３８−４に取り込まれ
た記録データは夫々、図２０に示す第（ｋ＋１）ライン
でストローブ信号１４ｃ，１４ｄがアクティブのときに
記録素子４３−３，４３−４で印字される。

【０２００】また、シリアル転送クロック生成部２３
は、画像データ４ｂのビット数に対応した立上りエッジ
を有するシリアル転送クロック信号２３ａを出力する
と、ビット数カウントアップ信号２３ｂを出力する。転
送要求信号制御部２０は、このビット数カウントアップ
信号２３ｂが供給されると、図２０に示すように、再び
転送要求信号２０ａを出力する。

【０２０１】以上のようにして、シフトレジスタ３８−
３，３８−４への記録データ信号２１ａの転送と印字が
行われる。ＤＭＡＣ４は、予めＭＰＵ１によって決めら
れた１／４ライン分の画像データの転送が終了したと判
定すると、図２０に示すように、転送終了信号４ａを出
力する。

【０２０２】以上のように、この実施例は、図１０に示
した記録ヘッドの制御を行なう。

【０２０３】この一連の動作中、ＭＰＵ１は、記録ライ
ン同期信号３５が供給されると、転送ブロック設定レジ
スタ１８に記録データ４ｂの転送を行なうべきタイミン
グのブロック番号を設定し、次に転送終了信号４ａが供
給されると、再び次の１／４ライン分の記録データ４ｂ
の転送を行なうべきタイミングのブロック番号を設定す
る、という手順で動作する。

【０２０４】また、説明は省略するが、この実施例は、
図１３に示したラッチ回路が設けられていない記録ヘッ
ドに対しても、例えば、記録ライン同期信号３５をブロ
ック番号がＢＬＫｂのときに出力するように設定するこ
とにより、同様な制御が可能であることは明らかであ
る。

【０２０５】さて、図１０や図１３に示したようなラッ
チ回路が設けられていない記録ヘッドでは、記録ヘッド
のブロックに時分割して記録データ４ｂを転送するた
め、図１１や図１４に示したように、１ライン分の記録
データ４ｂの転送動作が２ライン間にわたって行なわれ
る。このため、１ラインの開始を示す１ライン開始信号
６ａは必ずしも転送動作を開始するために最適なタイミ
ングではなく、１ライン開始信号６ａをトリガにして記
録シーケンスを制御すると、不都合な場合がある。

【０２０６】以下、このような場合の一例について説明
する。

【０２０７】例えば、ファクシミリにおいては、画像デ
ータの圧縮を行なうために、画像の情報量によってファ
クシミリ間の１ライン伝送時間が変化する。従って、こ
の実施例をこのような用途に適用し、かつこの実施例の
記録速度に対してファクシミリ間の伝送速度が下回った
場合、記録シーケンスと記録休止シーケンスが１ライン
時間長単位で混在することになり、ＭＰＵ１の動作手順
に記録シーケンスと記録休止シーケンスを判定するため
の手順が必要となる。

【０２０８】そこで、まず、記録シーケンスと記録休止
シーケンスの判定手順を行なう場合の図１７に示した第
４の実施例でのＭＰＵ１の動作の手順を説明する。

【０２０９】図２１はかかる記録シーケンスと記録休止
シーケンスを判定するための手順を入れた場合の、図１
７におけるＭＰＵ１の制御手順を示すフローチャートで
ある。

【０２１０】図２１において、１ライン開始信号６ａが
供給するまで待機し、１ライン開始信号６ａが供給され
ると（ステップ１０１）、現在１ラインを印字中が否か
判定し（ステップ１０２）、印字中でないときには、ス
テップ１０５に移る。印字中のときには、転送ブック設
定レジスタ３３にＢＬＫｂを設定し（ステップ１０
３）、転送終了信号４ａが供給されるまで待機する（ス
テップ１０４）。転送終了信号４ａが供給されると、ス
テップ１０５に移る。ステップ１０５では、次のライン
が記録シーケンスのときか否かを判定し、休止シーケン
スのときには、ステップ１０１に移るが、記録シーケン
スのときには、転送ブロック設定レジスタ１８にＢＬＫ
ｄを設定し（ステップ１０６）、ステップ１０１に戻っ
て次の手順へ移る。

【０２１１】このように、図１７に示した第４の実施例
では、ＭＰＵ１が１ライン開始信号をトリガにして動作
を開始するため、１ライン分の記録データの記録ヘッド
への転送が２ライン間にわたって行なわれると、現ライ
ンを印字中か否か判定するステップが必要となる。

【０２１２】次に、記録シーケンスと休止シーケンスの
判定手順を行なう場合の図１９に示した第６の実施例で
のＭＰＵ１の動作の手順を、図２２を用いて説明する。

【０２１３】ＭＰＵ１は、記録ライン同期信号３５を待
ち、記録ライン同期信号３５が供給されると（ステップ
２０１）、次のラインが記録シーケンスか否か判定し
（ステップ２０２）、休止シーケンスのときには、ステ
ップ２０１に移る。次のラインが記録シーケンスのとき
には、転送ブロック設定レジスタ１８にＢＬＫｄを設定
し（ステップ２０３）、転送終了信号４ａの供給を待つ
（ステップ２０４）。転送終了信号４ａが供給されたと
きには、転送ブック設定レジスタ１８にＢＬＫｂを設定
し（ステップ２０５）、ステップ２０１に戻る。

【０２１４】以上説明したように、この実施例において
は、記録ライン同期信号設定レジスタ２９に設定するブ
ロック番号を、各記録ヘッドにおける転送開始に最適な
タイミングで記録ライン同期信号３５を出力するように
設定することにより、各記録ヘッドで適切なタイミング
から転送動作を開始することが可能となる。従って、図
１７に示した第４の実施例での効果に加えて、図１０や
図１３に示したようなラッチ回路が設けられていない記
録ヘッドを制御する場合において、よりソフトウェアの
負担が軽減される、という効果が得られる。

【０２１５】また、この実施例では、シリアル転送クロ
ック出力選択部２９がブロック番号信号１１ａによって
シリアル転送クロック２３ａを出力するクロック出力端
子を選択するようにしたが、勿論、シリアル転送クロッ
ク出力選択部２８の制御はこれに限るものでなく、図１
２に示した第２の実施例のように、クロック出力選択レ
ジスタ２６を設けて選択するように構成にしてもよく、
同様の効果が得られることはいうまでもない。

【０２１６】さらに、図１に示した第１の実施例の補足
説明で挙げた他の構成を用いても、同様の効果を得られ
ることはいうまでもない。

【０２１７】

【発明の効果】以上説明したように、本発明によれば、
比較的簡便で安価な手段でもって各種の記録ヘッドを制
御することが可能である。

【０２１８】また、本発明によれば、ラッチ回路が設け
られていない記録ヘッドを制御する場合においても、記
録データの転送を行なうための待ち時間を生じることな
く、ラッチ回路が設けられた記録ヘッドと同等の速度で
印字が可能である。

【０２１９】さらに、本発明によれば、ＭＰＵは、転送
動作を開始させるために、転送ブロック番号設定手段に
ブロック番号を設定する、という動作だけを行なうだけ
でよく、ＭＰＵが記録ヘッドへの記録データの転送開始
タイミングの条件判定を行なう必要がないので、制御す
るソフトウェアの負担が少ない。

【０２２０】さらにまた、本発明によれば、出力端子数
が削減され、集積回路化した場合などにおいては、集積
回路のパッケージを小さくして安価な構成とすることが
可能である。

【０２２１】さらにまた、本発明によれば、各記録ヘッ
ドにおいて最適なタイミングで記録ライン同期信号を出
力することにより、制御するソフトウェアの負担をさら
に軽減することが可能である。

【図面の簡単な説明】

【図１】本発明による記録制御装置の第１の実施例を示
すブロック図である。

【図２】図１に示す記録制御装置の各部の動作を示すタ
イミング・チャートである。

【図３】図１におけるブロック番号生成部の一具体例を
示す構成図である。

【図４】図１におけるストローブ信号生成部の一具体例
を示す構成図である。

【図５】図１における転送ブロック比較部の一具体例を
示す構成図である。

【図６】図１における転送要求信号制御部の一具体例を
示す構成図である。

【図７】図１におけるシリアル転送クロック生成部及び
シリアル転送基本クロック生成部の一具体例を示す構成
図である。

【図８】図１に示す記録制御装置の記録シーケンスの一
具体例を示すタイミングチャートである。

【図９】ラッチ回路が設けられた記録ヘッドの一例を示
すブロック図である。

【図１０】ラッチ回路が設けられていない記録ヘッドの
一例を示すブロック図である。

【図１１】図１０に示した記録ヘッドに対する図１に示
す記録制御装置の記録シーケンスの一具体例を示すブロ
ック図である。

【図１２】本発明による記録制御装置の第２の実施例を
示すブロック図である。

【図１３】ラッチ回路が設けられていない記録ヘッドの
他の例を示すブロック図である。

【図１４】図１３に示した記録ヘッドに対する図２に示
す記録制御装置の記録シーケンスの一具体例を示すブロ
ック図である。

【図１５】本発明による記録制御装置の第３の実施例を
示すブロック図である。

【図１６】図１５に示す記録制御装置の記録シーケンス
の一具体例を示すタイミングチャートである。

【図１７】本発明による記録制御装置の第４の実施例を
示すブロック図である。

【図１８】本発明による記録制御装置の第５の実施例を
示すブロック図である。

【図１９】本発明による記録制御装置の第６の実施例を
示すブロック図である。

【図２０】図１９に示す記録制御装置の記録シーケンス
を示すタイミング・チャートである。

【図２１】図１７におけるＭＰＵの記録シーケンスの手
順の一具体例を示すフローチャートである。

【図２２】図１９におけるＭＰＵの記録シーケンスの手
順の一具体例を示すフローチャートである。

【符号の説明】

１ ＭＰＵ ２ ＲＯＭ ３ ラインメモリ ４ ＤＭＡＣ ５ １ライン長設定レジスタ ６ １ライン開始信号生成部 ７ １ライン長クロック生成部 ８ ラッチ信号生成部 ９ ラッチ信号出力端子 １０ １ブロック長設定レジスタ １１ ブロック番号生成部 １２ ブロック番号クロック生成部 １３ １ストローブ長設定レジスタ １４ ストローブ信号生成部 １５−１〜１５ー４ ストローブ信号出力端子 １６ ブロック数設定レジスタ １７ ストローブ／クロック選択部 １８ 転送ブロック設定レジスタ １９ 転送ブロック比較部 ２０ 転送要求信号制御部 ２１ Ｐ／Ｓ変換部 ２２ 記録データ出力端子 ２３ シリアル転送クロック生成部 ２４ シリアル転送基本クロック生成部 ２５−１〜２５−３ シリアル転送クロック出力端子 ２６ クロック出力選択レジスタ ２７ クロック出力／ブロック数設定レジスタ ２８ シリアル転送クロック出力選択部 ２９ 記録ライン同期信号設定レジスタ ３０ 記録ライン同期信号比較部 ３１ 記録ライン同期信号比較部 ３２ 記録ライン同期信号 ３３ 転送ブロック設定Write信号 ３４ Ｐ／Ｓ変換部Write信号 ３５ データバス ３６ 記録データ入力端子 ３７−１〜３７−３ クロック入力端子 ３８−１〜３８−４ シフトレジスタ ３９ ラッチ信号入力端子 ４０−１〜４０−４ ラッチ回路 ４１−１〜４１−４ ストローブ信号入力端子 ４２−１〜４２−４ ゲート回路 ４３−１〜４３−４ 発熱体 ４４−１〜４４−４ ゲート素子 ４５ 電源端子 １１１ １ブロック長カウンタ １１２ 一致検出回路 １１３ ブロック番号カウンタ １１４ ＯＲゲート １４１ 比較回路 １４２ デコーダ １４３−１〜１４３−４ ＮＡＮＤゲート １９１ 一致検出回路 １９２ ＲＳラッチ １９３ ＡＮＤゲート １９４ 信号遅延回路 ２０１，２０２ ＲＳラッチ ２０３ ＮＯＲゲート ２１１ シフトレジスタ ２３１ ＲＳラッチ ２３２ ＡＮＤゲート ２３３ ビット数カウンタ ４ａ 転送終了信号 ５ａ １ライン長設定値 ６ａ １ライン開始信号 ７ａ １ライン長クロック ８ａ ラッチ信号 １０ａ １ブロック長設定値 １１ａ ブロック番号信号 １１２ａ １ブロック設定値一致信号 １１ｂ １ブロック長信号 １２ａ ブロック番号クロック １３ａ １ストローブ長設定値 １４１ａ ストローブ長設定値比較 １４ａ〜１４ｄ ストローブ信号 １８ａ 転送ブロック設定値 １９ａ 転送ブロック設定値一致信号 ２０ａ 転送要求信号 ２１ａ 記録データ信号 ２３ａ シリアル転送クロック信号 ２６ａ クロック出力設定値 ２７ａ，２７ｂ シリアル転送クロック信号 ２８ａ 記録ライン同期信号設定値 ３２ 記録ライン同期信号 ３３ 転送ブロック設定Write信号 ３４ Ｐ／Ｓ変換部Write信号

───────────────────────────────────────────────────── フロントページの続き (72)発明者 山本 景宏 茨城県勝田市稲田1410番地 株式会社日立 製作所マルチメディアシステム事業部内

Claims (6)

【特許請求の範囲】
1. 【請求項１】 複数の記録素子がｍ個（ｍは１以上の整
   数）のブロックに分割され、該ｍ個のブロックを時分割
   で通電制御するストローブ信号を入力する第１〜第ｍの
   ストローブ入力端子と、各記録素子で記録するための記
   録データを入力する記録データ入力端子と、該記録デー
   タの取り込みタイミングを定めるクロックを入力する１
   以上のクロック入力端子とを有する記録ヘッドを制御す
   る記録制御装置において、 該各ブロックに対する最大通電時間を定める１ブロック
   時間長を設定する１ブロック時間長設定手段と、 該１ブロック時間長を第１〜第（ｍ＋ｋ）（但し、ｋは
   整数、かつｋ≧０）まで順にカウントし、第ａ（ａは整
   数、かつｍ＋ｋ≧ａ≧０）である旨を示すブロック番号
   を出力するブロック番号生成手段と、 第１〜第ｎ（但し、ｎは整数、かつｎ≧ｍ）のストロー
   ブ出力端子に接続され、夫々ブロック番号が１，２，
   ３，……，ｎのときに第１，第２，第３，……，第ｎの
   該ストローブ出力端子に出力するストローブ信号をアク
   ティブにするストローブ信号生成手段と、 該ブロック番号生成手段で生成される複数のブロック番
   号のうち、いずれのブロック番号のときに該記録ヘッド
   へのデータ転送を行なうかを設定する転送ブロック番号
   設定手段と、 該ブロック番号生成手段で生成されたブロック番号と該
   転送ブロック番号設定手段より出力されるブロック番号
   とを比較する転送ブロック比較手段と、 該記録ヘッドへの記録データの送出に同期したクロック
   を出力するクロック生成手段を有し、 該転送ブロック番号比較手段での比較結果が一致の旨の
   とき、該記録ヘッドへの記録データの転送を行なうこと
   を特徴とする記録制御装置。
2. 【請求項２】 請求項１において、 複数の前記クロックの出力端子のうち、いずれのクロッ
   ク出力端子より前記クロック生成手段から供給されたク
   ロックを出力するかを設定するクロック出力端子設定手
   段と、 複数のクロック出力端子に接続され、前記クロック生成
   手段から供給されたクロックを、前記クロック出力端子
   設定手段の設定値に対応するクロック出力端子から出力
   するクロック出力端子選択手段とを設けたことを特徴と
   する記録制御装置。
3. 【請求項３】 請求項１において、 複数の前記クロック出力端子に接続され、前記クロック
   生成手段から供給されたクロックを、前記ブロック番号
   生成手段から供給されたブロック番号に対応して、予め
   割り当てたクロック出力端子より出力するクロック出力
   端子選択手段を設けたことを特徴とする記録制御装置。
4. 【請求項４】 請求項１，２または３において、 記録ヘッドのブロック数ｍを設定するヘッドブロック数
   設定手段と、 該ヘッドブロック数設定手段の設定値ｍがｍ＜ｎのと
   き、（ｎ−ｍ）個のストローブ出力端子のうち、少なく
   とも１つの端子からクロックを出力するようにしたクロ
   ック出力端子選択手段とを設けたことを特徴とする記録
   制御装置。
5. 【請求項５】 請求項１，２または３において、 前記クロック出力端子及びストローブ出力端子のうち、
   いずれの端子より前記クロック生成手段から供給された
   クロックを出力するかを設定するクロック出力端子設定
   手段と、 前記クロック出力端子設定手段の設定値に対応して、前
   記クロック生成手段から供給されたクロックを対応する
   端子に出力するクロック出力端子選択手段とを設けたこ
   とを特徴とする記録制御装置。
6. 【請求項６】 請求項１〜５のいずれか１つにおいて、 前記ブロック番号生成手段から供給されたブロック番号
   のうちのいずれのブロック番号の区間で記録ライン同期
   信号を出力するかを設定する記録ライン同期タイミング
   設定手段と、 前記ブロック番号生成手段から供給されたブロック番号
   と前記記録ライン同期タイミング設定手段から供給され
   たブロック番号とを比較する記録ライン同期タイミング
   比較手段と、 前記記録ライン同期タイミング比較手段の出力が一致を
   表わすとき、その旨を示す記録ライン同期信号を出力す
   る記録ライン同期信号出力手段とを設けたことを特徴と
   する記録制御装置。