JP2824988B2 - 画像処理装置 - Google Patents
画像処理装置Info
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- JP2824988B2 JP2824988B2 JP63059350A JP5935088A JP2824988B2 JP 2824988 B2 JP2824988 B2 JP 2824988B2 JP 63059350 A JP63059350 A JP 63059350A JP 5935088 A JP5935088 A JP 5935088A JP 2824988 B2 JP2824988 B2 JP 2824988B2
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- Japan
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- test pattern
- data
- image
- control unit
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Description
【発明の詳細な説明】 〔概要〕 イメージスキャナを有する画像処理装置におけるスキ
ャナ制御部テスト方式に関し、 イメージスキャナを接続することなくスキャナ制御部
のテストを行うスキャナ制御部テスト方式を提供するこ
とを目的とし、 スキャナ制御部を介して入力するデータを処理する画
像処理装置において、前記スキャナ制御部に与えるテス
トパターンの生成を指示し前記スキャナ制御部からの出
力パターンを期待パターンと比較して前記スキャナ制御
部の正常性をチェックするデータ処理手段と、前記デー
タ処理手段の指示に従い、前記テストパターンを保持し
発生するテストパターン記憶生成手段と、通常モード時
には前記イメージスキャナからの画像データを選択し、
テストモード時には前記テストパターン記憶生成手段か
らの前記テストパターンを選択して前記スキャナ制御部
に与える選択手段とを有するように構成する。
ャナ制御部テスト方式に関し、 イメージスキャナを接続することなくスキャナ制御部
のテストを行うスキャナ制御部テスト方式を提供するこ
とを目的とし、 スキャナ制御部を介して入力するデータを処理する画
像処理装置において、前記スキャナ制御部に与えるテス
トパターンの生成を指示し前記スキャナ制御部からの出
力パターンを期待パターンと比較して前記スキャナ制御
部の正常性をチェックするデータ処理手段と、前記デー
タ処理手段の指示に従い、前記テストパターンを保持し
発生するテストパターン記憶生成手段と、通常モード時
には前記イメージスキャナからの画像データを選択し、
テストモード時には前記テストパターン記憶生成手段か
らの前記テストパターンを選択して前記スキャナ制御部
に与える選択手段とを有するように構成する。
本発明は画像処理装置に係り、さらに詳しくは、イメ
ージスキャナを有する画像処理装置におけるスキャナ制
御部テスト方式に関する。
ージスキャナを有する画像処理装置におけるスキャナ制
御部テスト方式に関する。
高度情報化が進み尨大な文書を入力し処理する電子フ
ァイルシステムの役割が重要となって来た。このシステ
ムは、文書をイメージとしてイメージスキャナから入力
し、光ディスク装置に格納したりモニタ装置を介して編
集する。イメージスキャナからの画像データは画像処理
装置内のイメージ制御部の制御に従ってページごとに読
み込まれる。システムの開発期間を短縮させ信頼性を向
上させるためにイメージ制御部の正常性を高速にテスト
する必要がある。
ァイルシステムの役割が重要となって来た。このシステ
ムは、文書をイメージとしてイメージスキャナから入力
し、光ディスク装置に格納したりモニタ装置を介して編
集する。イメージスキャナからの画像データは画像処理
装置内のイメージ制御部の制御に従ってページごとに読
み込まれる。システムの開発期間を短縮させ信頼性を向
上させるためにイメージ制御部の正常性を高速にテスト
する必要がある。
第９図は従来の画像処理装置のブロック図である。同
図において、１はイメージスキャナ、２はイメージスキ
ャナ１が接続される画像処理装置、３はイメージスキャ
ナ１から入力するデータに対する同期制御とデータ転送
用のDMA制御を実行するスキャナ制御部、４は画像処理
を行うデータ処理部である。
図において、１はイメージスキャナ、２はイメージスキ
ャナ１が接続される画像処理装置、３はイメージスキャ
ナ１から入力するデータに対する同期制御とデータ転送
用のDMA制御を実行するスキャナ制御部、４は画像処理
を行うデータ処理部である。
イメージスキャナ１で読み込まれたデータは、画像処
理装置２に送られ処理される。この画像処理装置２内の
スキャナ制御部３に対してテストを行うときは、実際に
データを流す必要があり、従来はイメージスキャナ１を
実際に接続し、駆動させてイメージを読み込み、これを
テストデータとして、画像処理装置２に送っていた。
理装置２に送られ処理される。この画像処理装置２内の
スキャナ制御部３に対してテストを行うときは、実際に
データを流す必要があり、従来はイメージスキャナ１を
実際に接続し、駆動させてイメージを読み込み、これを
テストデータとして、画像処理装置２に送っていた。
従って、従来のテスト方式では、必ずイメージスキャ
ナを接続しなければならず、読み込まれるテストデータ
の予測が正確に行えなく、そのためスキャナ制御部３の
正当性を完全にチェックすることが困難であるという問
題が生じ、さらにイメージスキャナ１を駆動させるとテ
ストデータは１枚の画像分のデータとなるので、読み込
み及びチェックに時間がかかるといった問題が生じてい
た。
ナを接続しなければならず、読み込まれるテストデータ
の予測が正確に行えなく、そのためスキャナ制御部３の
正当性を完全にチェックすることが困難であるという問
題が生じ、さらにイメージスキャナ１を駆動させるとテ
ストデータは１枚の画像分のデータとなるので、読み込
み及びチェックに時間がかかるといった問題が生じてい
た。
本発明は、イメージスキャナを接続することなくスキ
ャナ制御部のテストを行うスキャナ制御部テスト方式を
提供することを目的とする。
ャナ制御部のテストを行うスキャナ制御部テスト方式を
提供することを目的とする。
第１図は本発明のブロック図である。
データ処理手段８は、通常モード時にはイメージスキ
ャナ１からの画像データを処理し、テストモード時に
は、スキャナ制御部３に与えるテストパターンの生成を
指示しスキャナ制御部３からのシステムパターンを期待
パターンと比較してスキャナ制御部３の正常性をチェッ
クする。
ャナ１からの画像データを処理し、テストモード時に
は、スキャナ制御部３に与えるテストパターンの生成を
指示しスキャナ制御部３からのシステムパターンを期待
パターンと比較してスキャナ制御部３の正常性をチェッ
クする。
テストパターン記憶生成手段６は、データ処理手段８
の指示に従いテストパターンを保持し生成するもので、
選択手段７に対する選択制御信号、ビデオクロック信
号、垂直同期信号、水平同期信号および画像の擬似デー
タで構成されたテストパターンを出力する。
の指示に従いテストパターンを保持し生成するもので、
選択手段７に対する選択制御信号、ビデオクロック信
号、垂直同期信号、水平同期信号および画像の擬似デー
タで構成されたテストパターンを出力する。
選択手段７は、通常モード時にはイメージスキャナ１
からの画像データを選択し、テストモード時には、テス
トパターン記憶生成手段６から出力されるテストパター
ンを選択してスキャナ制御部３に与える。
からの画像データを選択し、テストモード時には、テス
トパターン記憶生成手段６から出力されるテストパター
ンを選択してスキャナ制御部３に与える。
本発明では、テストパターン記憶生成手段６からのテ
ストパターン内の疑似データは任意に作ることができる
ので、イメージスキャナを接続すること無しにスキャナ
制御部３のテストを行える。さらに、その擬似データは
確定しているので、テストの正当性のチェックも容易と
なり、さらに、擬似データの量も任意に設定でき、テス
トに必要な量だけを作製すれば良い。
ストパターン内の疑似データは任意に作ることができる
ので、イメージスキャナを接続すること無しにスキャナ
制御部３のテストを行える。さらに、その擬似データは
確定しているので、テストの正当性のチェックも容易と
なり、さらに、擬似データの量も任意に設定でき、テス
トに必要な量だけを作製すれば良い。
次に本発明を図面を参照して説明する。
第２図は本発明の一実施例の構成図である。
同図において、第１図と同一のものは同一の記示で示
してあり、１はイメージスキャナ、２はイメージスキャ
ナ１が接続される画像処理装置、３はスキャナ制御部
で、入力するデータに対して同期制御を実行する制御回
路11とデータ転送用のDMA制御を実行するDMA回路12より
構成されるもの、８は通常モード時にはイメージスキャ
ナ１からスキャナ制御部３を介して与えられる画像デー
タを処理し、テストモード時にはスキャナ制御部３に与
えるテストパターンの生成を指示しスキャナ制御部３か
らの出力パターンを期待パターンと比較しスキャナ制御
部３の正常性をチェックするデータ処理部でMPU9とメモ
リ10より構成されるもの、６はテストパターンを格納し
テストパターンを発生するテストパターン記憶生成回
路、７は通常モード時にはイメージスキャナ１からの画
像データを選択し、テストモード時にはテストパターン
記憶生成回路６からのテストパターンを選択してスキャ
ナ制御部３に与える選択回路（MPX）である。
してあり、１はイメージスキャナ、２はイメージスキャ
ナ１が接続される画像処理装置、３はスキャナ制御部
で、入力するデータに対して同期制御を実行する制御回
路11とデータ転送用のDMA制御を実行するDMA回路12より
構成されるもの、８は通常モード時にはイメージスキャ
ナ１からスキャナ制御部３を介して与えられる画像デー
タを処理し、テストモード時にはスキャナ制御部３に与
えるテストパターンの生成を指示しスキャナ制御部３か
らの出力パターンを期待パターンと比較しスキャナ制御
部３の正常性をチェックするデータ処理部でMPU9とメモ
リ10より構成されるもの、６はテストパターンを格納し
テストパターンを発生するテストパターン記憶生成回
路、７は通常モード時にはイメージスキャナ１からの画
像データを選択し、テストモード時にはテストパターン
記憶生成回路６からのテストパターンを選択してスキャ
ナ制御部３に与える選択回路（MPX）である。
第３図は本発明のテストパターンの構成図で、第２図
のテストパターン記憶生成回路６から生成される各テス
トパターンは選択回路７に対する選択制御信号（SE
L）、ビデオクロック信号（VCL）、垂直同期信号（V
G）、水平同期信号（HG）および画像擬似データ（DAT
A）に対応するビットを有する。
のテストパターン記憶生成回路６から生成される各テス
トパターンは選択回路７に対する選択制御信号（SE
L）、ビデオクロック信号（VCL）、垂直同期信号（V
G）、水平同期信号（HG）および画像擬似データ（DAT
A）に対応するビットを有する。
通常モード時には、MPU9はテストパターン記憶生成回
路６に対し、SEL信号13を“0"にするよう指示し、これ
により選択回路７は、イメージスキャナ１から来る通常
の信号を選択する。
路６に対し、SEL信号13を“0"にするよう指示し、これ
により選択回路７は、イメージスキャナ１から来る通常
の信号を選択する。
イメージスキャナ１によって読み込まれたイメージデ
ータは、通常、スキャナ制御部３の制御回路11で同期が
とられ、DMA回路12を介しDMA転送でメモリ10に入り、そ
の後MPU9で処理される。この際、イメージスキャナ１か
ら画像処理装置２に送られくる信号はイメージデータ
（DATA）の他に、ビデオクロック信号（VCL）、垂直同
期信号（VG）、水平同期信号（HG）がある。
ータは、通常、スキャナ制御部３の制御回路11で同期が
とられ、DMA回路12を介しDMA転送でメモリ10に入り、そ
の後MPU9で処理される。この際、イメージスキャナ１か
ら画像処理装置２に送られくる信号はイメージデータ
（DATA）の他に、ビデオクロック信号（VCL）、垂直同
期信号（VG）、水平同期信号（HG）がある。
一方、テストモード時には、MUP9はテストパターン記
憶生成回路６に対し、SEL信号13を“1"にするように指
示し、これにより、選択回路７は、テストパターン記憶
生成回路６からのテストパターンを選択し、スキャナ制
御部３に与える。
憶生成回路６に対し、SEL信号13を“1"にするように指
示し、これにより、選択回路７は、テストパターン記憶
生成回路６からのテストパターンを選択し、スキャナ制
御部３に与える。
本発明のテストパターン記憶生成回路６は、MPU9から
の命令によって第３図に示されるフォーマットのテスト
パターンを生成し、各パターンにおいて任意の画像擬似
データ（DATA）、VCL、VG、HG信号を発生させることが
できる。そしてスキャナ制御部テスト時には、テストパ
ターン記憶生成回路６により発生されたテストパターン
を選択回路７が選択するように論理１のSEL信号13を付
加して送る。テストパターン記憶生成回路６から発生さ
れた画像擬似データがスキャナ制御部３に入力されると
スキャナ制御部３からの各出力フラグや出力データが出
力パターンとしてバス15に出力される。MPU9はその出力
パターンと、メモリ10内にある期待パターンを読み込み
比較する。
の命令によって第３図に示されるフォーマットのテスト
パターンを生成し、各パターンにおいて任意の画像擬似
データ（DATA）、VCL、VG、HG信号を発生させることが
できる。そしてスキャナ制御部テスト時には、テストパ
ターン記憶生成回路６により発生されたテストパターン
を選択回路７が選択するように論理１のSEL信号13を付
加して送る。テストパターン記憶生成回路６から発生さ
れた画像擬似データがスキャナ制御部３に入力されると
スキャナ制御部３からの各出力フラグや出力データが出
力パターンとしてバス15に出力される。MPU9はその出力
パターンと、メモリ10内にある期待パターンを読み込み
比較する。
従って、本発明ではイメージスキャナ１を接続しなく
てもスキャナ制御部３のテストを行うことが可能であ
る。なお、ここで、テストパターン記憶生成回路６は、
データ処理部８ですでに生成されたテストパターンをセ
ットするレジスタでもよく、あるいは、ROMあるいはRAM
を内部に含み、MPU9からのアドレスによってテストパタ
ーンを読み出すものでもよい。
てもスキャナ制御部３のテストを行うことが可能であ
る。なお、ここで、テストパターン記憶生成回路６は、
データ処理部８ですでに生成されたテストパターンをセ
ットするレジスタでもよく、あるいは、ROMあるいはRAM
を内部に含み、MPU9からのアドレスによってテストパタ
ーンを読み出すものでもよい。
本発明において、テストパターン記憶生成回路６から
生成されるテストパターン集合は、イメージスキャナ１
からスキャナ制御部３に送られる通常モード時の信号パ
ターンの集合と同じようなタイミングで与えられる。第
４図は、本発明のテストパターン転送時のタイムチャー
トであり、第５図は、本発明の同期信号に対応する画面
走査の説明図である。
生成されるテストパターン集合は、イメージスキャナ１
からスキャナ制御部３に送られる通常モード時の信号パ
ターンの集合と同じようなタイミングで与えられる。第
４図は、本発明のテストパターン転送時のタイムチャー
トであり、第５図は、本発明の同期信号に対応する画面
走査の説明図である。
第４図のタイムチャートにおいて、VCL信号は各テス
トパターンを転送するのに必要な同期クロックである。
通常モード時にイメージスキャナ１は、画面の１ライン
（第５図のAB間）分のデータを水平同期用のHG信号に同
期して読み込むので、テストモード時においてもテスト
パターン記憶生成回路６からのHG信号は第４図に示され
るように各ラインの走査に対応するところで“1"となる
ように生成される。また、通常モード時にイメージスキ
ャナ１は画面の１ページ（第５図のＡからＣ）分のデー
タを垂直同期用のVG信号に同期して読み込むので、テス
トモード時においてもテストパターン記憶生成回路６か
らのVG信号は、第４図に示されるように１ページ分の走
査に対応するところで“1"となるように生成される。す
なわち、テストモード時においても、あたかもイメージ
スキャナ１が１ラインずつのデータを読み込むように、
読み込んでいる間はHG信号を“1"にし、HGが“0"の時は
１ライン読んで次のラインに移る間であるとする。ま
た、VG信号は１ページのデータを読み込む間“1"であ
り、このとき、擬似データ（DATA）はVG、HGが共に“1"
の時のみ有効となるように生成される。そして、各VCL
信号の立ち下がり時に各擬似データが確定されるように
テストパターン記憶生成回路６から出力される。
トパターンを転送するのに必要な同期クロックである。
通常モード時にイメージスキャナ１は、画面の１ライン
（第５図のAB間）分のデータを水平同期用のHG信号に同
期して読み込むので、テストモード時においてもテスト
パターン記憶生成回路６からのHG信号は第４図に示され
るように各ラインの走査に対応するところで“1"となる
ように生成される。また、通常モード時にイメージスキ
ャナ１は画面の１ページ（第５図のＡからＣ）分のデー
タを垂直同期用のVG信号に同期して読み込むので、テス
トモード時においてもテストパターン記憶生成回路６か
らのVG信号は、第４図に示されるように１ページ分の走
査に対応するところで“1"となるように生成される。す
なわち、テストモード時においても、あたかもイメージ
スキャナ１が１ラインずつのデータを読み込むように、
読み込んでいる間はHG信号を“1"にし、HGが“0"の時は
１ライン読んで次のラインに移る間であるとする。ま
た、VG信号は１ページのデータを読み込む間“1"であ
り、このとき、擬似データ（DATA）はVG、HGが共に“1"
の時のみ有効となるように生成される。そして、各VCL
信号の立ち下がり時に各擬似データが確定されるように
テストパターン記憶生成回路６から出力される。
例えば、第４図の点線αβで示される時刻のテストパ
ターンは、SEL＝１、VCL＝１、HG＝１、VG＝１、DATAは
各ビットで１または０である。
ターンは、SEL＝１、VCL＝１、HG＝１、VG＝１、DATAは
各ビットで１または０である。
第６図は本発明によるテストパターンの実施例図であ
る。（イ）のテストパターンは、初期状態で、SEL＝１
とすることにより、テストモードに入る。このとき、VG
＝０、HG＝０であるからテストパターン内の擬似データ
（DATA）は確定していない。（イ）のテストパターンが
与えられるタイミングと画面走査位置はそれぞれ第４図
と第５図の（イ）の点である。以後のテストパターン内
のSEL信号は“1"であるから、各テストパターンは選択
回路７を介してスキャナ制御部３に入力される。（ロ）
のテストパターンはVCL＝１、VG＝１、HG＝１であり、
そのタイミングと画面走査位置はそれぞれ第４図と第５
図の（ロ）の点である。擬似データは８ビットのＡで示
され、テストパターン記憶生成回路６から出力されるも
のである。（ハ）のテストパターンはVCL＝０、VG＝
１、HG＝１、擬似データはＡで、そのパターンが与えら
れるタイミングは第４図の（ハ）の点である。（ロ）か
ら（ハ）のテストパターンでは、擬似データはＡのまま
で変化せず、VCL信号のみ１から０に変化している。そ
のため、VCL信号の立下り時のデータはＡに確定してい
ることになる。同様に、（ニ）と（ホ）のテストパター
ンの流れにおいて、VCLは１から０に変化し、擬似デー
タはＢに確定している。（ニ）と（ホ）のテストパター
ンが与えられるタイミングは第４図の（ニ）と（ホ）の
時刻に対応する。このようにして、VCL信号はタイミン
グステップごとに１と０をくり返し、その変化時におい
て擬似データ（DATA）が同じ値に確定されるように生成
される。そして、１ライン分の走査が終了すると、
（ヘ）のテストパターンに示されるように、VGは１のま
までHGが０となる。（ヘ）のテストパターンが与えられ
るタイミングと画面走査位置はそれぞれ第４図と第５図
の（ヘ）の点である。そして次のラインに移り、再びVC
L＝１、VG＝１、HG＝１なる（ト）のテストパターンが
出現し、VCLが１から０に変化するテストパターンがそ
れに続く。（ト）のテストパターンのタイミング画面走
査位置はそれぞれ第４図と第５図の（ト）の点に対応す
る。（チ）のテストパターンはVG＝０、HG＝０となって
いるもので、１ページの終了を示すものである。（チ）
のテストパターンのタイミングと画面走査位置はそれぞ
れ第４図と第５図の（チ）の点に対応する。
る。（イ）のテストパターンは、初期状態で、SEL＝１
とすることにより、テストモードに入る。このとき、VG
＝０、HG＝０であるからテストパターン内の擬似データ
（DATA）は確定していない。（イ）のテストパターンが
与えられるタイミングと画面走査位置はそれぞれ第４図
と第５図の（イ）の点である。以後のテストパターン内
のSEL信号は“1"であるから、各テストパターンは選択
回路７を介してスキャナ制御部３に入力される。（ロ）
のテストパターンはVCL＝１、VG＝１、HG＝１であり、
そのタイミングと画面走査位置はそれぞれ第４図と第５
図の（ロ）の点である。擬似データは８ビットのＡで示
され、テストパターン記憶生成回路６から出力されるも
のである。（ハ）のテストパターンはVCL＝０、VG＝
１、HG＝１、擬似データはＡで、そのパターンが与えら
れるタイミングは第４図の（ハ）の点である。（ロ）か
ら（ハ）のテストパターンでは、擬似データはＡのまま
で変化せず、VCL信号のみ１から０に変化している。そ
のため、VCL信号の立下り時のデータはＡに確定してい
ることになる。同様に、（ニ）と（ホ）のテストパター
ンの流れにおいて、VCLは１から０に変化し、擬似デー
タはＢに確定している。（ニ）と（ホ）のテストパター
ンが与えられるタイミングは第４図の（ニ）と（ホ）の
時刻に対応する。このようにして、VCL信号はタイミン
グステップごとに１と０をくり返し、その変化時におい
て擬似データ（DATA）が同じ値に確定されるように生成
される。そして、１ライン分の走査が終了すると、
（ヘ）のテストパターンに示されるように、VGは１のま
までHGが０となる。（ヘ）のテストパターンが与えられ
るタイミングと画面走査位置はそれぞれ第４図と第５図
の（ヘ）の点である。そして次のラインに移り、再びVC
L＝１、VG＝１、HG＝１なる（ト）のテストパターンが
出現し、VCLが１から０に変化するテストパターンがそ
れに続く。（ト）のテストパターンのタイミング画面走
査位置はそれぞれ第４図と第５図の（ト）の点に対応す
る。（チ）のテストパターンはVG＝０、HG＝０となって
いるもので、１ページの終了を示すものである。（チ）
のテストパターンのタイミングと画面走査位置はそれぞ
れ第４図と第５図の（チ）の点に対応する。
このように本発明ではテストパターン記憶生成回路６
からのテストパターンがスキャナ制御部３に入力される
ように選択回路へのセレクト信号（SEL）の“1"が出力
され、VCL信号はステップごとに１、０に交互に切り替
えられながら発生される。VG、HGの信号はそれぞれ１ペ
ージ、１ラインの擬似データを入力中、“1"に設定され
るように生成される。データはVG、HGがいずれも１の時
有効となる。
からのテストパターンがスキャナ制御部３に入力される
ように選択回路へのセレクト信号（SEL）の“1"が出力
され、VCL信号はステップごとに１、０に交互に切り替
えられながら発生される。VG、HGの信号はそれぞれ１ペ
ージ、１ラインの擬似データを入力中、“1"に設定され
るように生成される。データはVG、HGがいずれも１の時
有効となる。
そして、実際のイメージスキャナから送られてくる信
号と同様に、１つのラインを読み込み終え、次のライン
を読み出すまではHG信号を“0"に、１ページの擬似デー
タを読み終え、次の１ページを読み始める間はVG信号を
“0"に設定する。このようにスキャナが実際に接続、駆
動した時と同様の信号をテストパターン記憶生成回路６
で生成し、スキャナ制御部３に入力し、テストを行う。
号と同様に、１つのラインを読み込み終え、次のライン
を読み出すまではHG信号を“0"に、１ページの擬似デー
タを読み終え、次の１ページを読み始める間はVG信号を
“0"に設定する。このようにスキャナが実際に接続、駆
動した時と同様の信号をテストパターン記憶生成回路６
で生成し、スキャナ制御部３に入力し、テストを行う。
第７図は、本発明の１画面分の擬似データの行列を示
す実施例図で、第８図は、本発明の機能ブロック図であ
る。第７図において、PD（ｉ、ｊ）（ｉ＝１、２、・・
・、H;j＝１、２、・・・、Ｖ）は画素（ｉ、ｊ）にお
ける擬似的なデータ値に相当する１バイト（８ビット）
の擬似データである。例えば、240dpiの画像に相当する
ページである場合、Ｈ＝248、Ｖ＝2806であるが、本発
明のテストモードにおいては、Ｈ、Ｖはこれよりも少な
くて良い。第８図の機能ブロック図において、太線の箱
はテストパターン記憶生成回路にテストパターンを書き
込む作業で〔DATA〕について記述が無い箱では、DATAは
任意とする。
す実施例図で、第８図は、本発明の機能ブロック図であ
る。第７図において、PD（ｉ、ｊ）（ｉ＝１、２、・・
・、H;j＝１、２、・・・、Ｖ）は画素（ｉ、ｊ）にお
ける擬似的なデータ値に相当する１バイト（８ビット）
の擬似データである。例えば、240dpiの画像に相当する
ページである場合、Ｈ＝248、Ｖ＝2806であるが、本発
明のテストモードにおいては、Ｈ、Ｖはこれよりも少な
くて良い。第８図の機能ブロック図において、太線の箱
はテストパターン記憶生成回路にテストパターンを書き
込む作業で〔DATA〕について記述が無い箱では、DATAは
任意とする。
ステップ16と17は初期設定であり、SELを“1"にした
ままVCLを１から０にして立下げることによりテストモ
ードに入る。このとき、VG、HGはともに“0"とする。以
後、SELは“1"のまま固定である。ステップ18は行数Nv
の初期設定でNv＝１とする。ステップ19は列数Nhの初期
設定でNh＝１とする。ステップ20と21はVCLの立ち下が
りで擬似データを書き込む動作で、VG＝１、HG＝１の状
態で、擬似データPD（Nh、Nv）をVCLの１から０への変
化によって〔DATA〕レジスタにセットしている。ステッ
プ22は１ラインの終了の判定であり、Nh＜Ｈであれば、
ステップ22に移り、列数Nhをインクリメントし、次の擬
似データを〔DATA〕レジスタにセットする。この動作を
くり返し、Nh＝Ｈのとき、ステップ22において、１ライ
ンの終了となり、ステップ24に移る。ステップ24は１ペ
ージの終了の判定であり、行数Nv＜Ｖであれば、ステッ
プ25、26、27に移る。ステップ25と26では、VCLの１か
ら０への立下りでHGの“0"を設定している。このことに
より、１ライン分の擬似データの走査終了を示すことに
なる。そしてステップ27に移り、次のラインを走査する
ために、行数をインクリメントし、再びステップ19の列
数Nh＝１からVCLの立下りで擬似データを書き込む動作
をくり返す。このようにして、ステップ24においてNv＝
Ｖとなると、１ページ分の走査が終了するので、ステッ
プ28、29、30に移る。ステップ28と29では、VCLを１か
ら０に変化し、VG＝０、HG＝０をセットし、１ページ分
の読み込みの終了を設定する。そして、ステップ30でSE
L＝０とすることにより、テストモードを終了する。
ままVCLを１から０にして立下げることによりテストモ
ードに入る。このとき、VG、HGはともに“0"とする。以
後、SELは“1"のまま固定である。ステップ18は行数Nv
の初期設定でNv＝１とする。ステップ19は列数Nhの初期
設定でNh＝１とする。ステップ20と21はVCLの立ち下が
りで擬似データを書き込む動作で、VG＝１、HG＝１の状
態で、擬似データPD（Nh、Nv）をVCLの１から０への変
化によって〔DATA〕レジスタにセットしている。ステッ
プ22は１ラインの終了の判定であり、Nh＜Ｈであれば、
ステップ22に移り、列数Nhをインクリメントし、次の擬
似データを〔DATA〕レジスタにセットする。この動作を
くり返し、Nh＝Ｈのとき、ステップ22において、１ライ
ンの終了となり、ステップ24に移る。ステップ24は１ペ
ージの終了の判定であり、行数Nv＜Ｖであれば、ステッ
プ25、26、27に移る。ステップ25と26では、VCLの１か
ら０への立下りでHGの“0"を設定している。このことに
より、１ライン分の擬似データの走査終了を示すことに
なる。そしてステップ27に移り、次のラインを走査する
ために、行数をインクリメントし、再びステップ19の列
数Nh＝１からVCLの立下りで擬似データを書き込む動作
をくり返す。このようにして、ステップ24においてNv＝
Ｖとなると、１ページ分の走査が終了するので、ステッ
プ28、29、30に移る。ステップ28と29では、VCLを１か
ら０に変化し、VG＝０、HG＝０をセットし、１ページ分
の読み込みの終了を設定する。そして、ステップ30でSE
L＝０とすることにより、テストモードを終了する。
以上説明したように、本発明によれば、画像処理装置
内のスキャナ制御部に対して、イメージスキャナが接続
されていなくてもテストが可能で、テストの正当性のチ
ェックが容易になり、しかもテスト時間を短縮させるこ
とができる。
内のスキャナ制御部に対して、イメージスキャナが接続
されていなくてもテストが可能で、テストの正当性のチ
ェックが容易になり、しかもテスト時間を短縮させるこ
とができる。
第１図は、本発明の基本的構成を示すブロック図、 第２図は、本発明の一実施例、 第３図は、本発明のテストパターンの構成図、 第４図は、本発明のテストパターン転送時のタイムチャ
ート、 第５図は、本発明の同期信号に対応する画面走査の説明
図、 第６図は、本発明のテストパターンの実施例図、 第７図は、本発明の１画面分の擬似データの行列を示す
実施例図、 第８図は、本発明の機能ブロック図、 第９図は、従来の画像処理装置のブロック図である。 １……イメージスキャナ、 ２……画像処理装置、 ３……スキャナ制御部、 ６……テストパターン記憶生成手段、 ７……選択手段、 ８……データ処理手段．
ート、 第５図は、本発明の同期信号に対応する画面走査の説明
図、 第６図は、本発明のテストパターンの実施例図、 第７図は、本発明の１画面分の擬似データの行列を示す
実施例図、 第８図は、本発明の機能ブロック図、 第９図は、従来の画像処理装置のブロック図である。 １……イメージスキャナ、 ２……画像処理装置、 ３……スキャナ制御部、 ６……テストパターン記憶生成手段、 ７……選択手段、 ８……データ処理手段．
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−92568（ＪＰ，Ａ) 特開 昭61−273061（ＪＰ，Ａ) 特開 昭60−120653（ＪＰ，Ａ) 特開 昭62−289048（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H04N 1/00 H04N 1/04
Claims (2)
- 【請求項１】スキャナ制御部を介して入力される画像デ
ータを処理する画像処理装置において、 前記スキャナ制御部（３）に与えるテストパターンを指
示し、前記スキャナ制御部（３）からの出力パターンを
期待パターンと比較して前記スキャナ制御部（３）の正
常性をチェックするデータ処理手段（８）と、 前記データ処理手段（８）の指示に基づいた前記テスト
パターンを出力するテストパターン記憶生成手段（６）
と、 通常モード時には前記イメージスキャナ（１）から前記
スキャナ制御部を介して入力される画像データを選択
し、テストモード時には前記テストパターン記憶生成手
段（６）からの前記テストパターンを選択して前記スキ
ャナ制御部（３）に与える選択手段（７）とを有するこ
とを特徴とする画像処理装置。 - 【請求項２】前記テストパターン記憶生成手段（６）
は、前記選択手段（７）に対する選択制御信号、ビデオ
クロック信号、垂直同期信号、水平同期信号および画像
の擬似データで構成されたテストパターンを生成するこ
とを特徴とする請求項１記載の画像処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63059350A JP2824988B2 (ja) | 1988-03-15 | 1988-03-15 | 画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63059350A JP2824988B2 (ja) | 1988-03-15 | 1988-03-15 | 画像処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01233957A JPH01233957A (ja) | 1989-09-19 |
| JP2824988B2 true JP2824988B2 (ja) | 1998-11-18 |
Family
ID=13110746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63059350A Expired - Fee Related JP2824988B2 (ja) | 1988-03-15 | 1988-03-15 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2824988B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009159052A (ja) * | 2007-12-25 | 2009-07-16 | Ricoh Co Ltd | 情報処理装置、画像処理手段検証システム、画像処理手段検証方法、及び画像処理手段検証プログラム |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60120653A (ja) * | 1983-12-02 | 1985-06-28 | Hitachi Koki Co Ltd | 画像読み取り装置 |
| JPS61273061A (ja) * | 1985-05-28 | 1986-12-03 | Nec Corp | フアクシミリ装置の原稿読取部の遠隔診断システム |
| JPS6292568A (ja) * | 1985-10-18 | 1987-04-28 | Hitachi Ltd | フアクシミリ端末試験方式 |
| JPS62289048A (ja) * | 1986-06-09 | 1987-12-15 | Fujitsu Ltd | フアクシミリ装置 |
-
1988
- 1988-03-15 JP JP63059350A patent/JP2824988B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009159052A (ja) * | 2007-12-25 | 2009-07-16 | Ricoh Co Ltd | 情報処理装置、画像処理手段検証システム、画像処理手段検証方法、及び画像処理手段検証プログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01233957A (ja) | 1989-09-19 |
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|---|---|---|---|
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