JPH11298757A - 信号発生装置 - Google Patents

Abstract

(57)【要約】 【課題】種々の基準同期信号を生成する回路は、デコー
ダを多数有する複雑な論理回路であり、回路修正やＩＣ
化時のテストパタンの作成が面倒である。 【解決手段】ＲＯＭ１１に出力信号のパタンとその継続
時間をパタンの変化点ごとに順に記憶しておく。アドレ
スカウンタ１３からのアドレス入力によりそのデータを
順次読み出し、信号パタンは出力ラッチ１２に記録した
後、実際の信号として出力される。継続時間のデータ
は、ウェイトカウンタ１５にセットされ、この時間分、
ウェイトカウンタ１５はアドレスカウンタ１３のカウン
トアップを停止させる。これにより、その継続時間分、
出力ラッチ１２にセットされたデータの出力が確保さ
れ、順次所望の信号が出力される。アドレスカウンタ１
３の値が１周期分の値になったら、比較器１４でそれを
検出しアドレスカウンタ１３をクリアすることにより、
所望の波形の信号が繰り返し出力される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、たとえばデジタル
カメラ装置などの任意の信号処理部に対して所定の基準
同期信号を供給するための信号発生装置であって、特
に、回路の修正などを迅速かつ確実に行うことができ、
また、ＩＣ化時のテストパタンの作成を容易に行える信
号発生装置に関する。

【０００２】

【従来の技術】従来の、デジタルカメラにおける、各信
号処理部で用いる同期信号を生成する同期信号発生回路
（ＳＧ回路）の構成の一例を図４に示す。図４に示す同
期信号発生回路９０は、システムクロックに基づいて水
平期間をカウントする水平方向カウンタ９１、垂直期間
をカウントする垂直方向カウンタ９２を有しており、デ
コーダ９３およびデコーダ９４において、これら各カウ
ンタの出力をデコードして、デジタルカメラ内の種々の
信号処理部で用いられる同期信号を生成するための基準
となる信号を生成している。

【０００３】実際の同期信号の発生は、各同期信号ごと
に設けられたデコーダ９５_-i（ｉ＝１〜ｎ）が、デコー
ダ９３およびデコーダ９４で生成された信号をさらにデ
コードして、そのデコーダ９５_-iで生成する同期信号の
立ち上がりおよび立ち下がりタイミングなどを検出し、
それに基づいて対応する出力フリップフロップ（ＦＦ）
９６_-i（ｉ＝１〜ｎ）にセット信号およびリセット信号
を印加する。このセット信号およびリセット信号により
制御される出力ＦＦ９６_-iの出力信号が、デジタルカメ
ラ内の各信号処理部の動作を規定する同期信号として、
その各信号処理部に印加される。

【０００４】

【発明が解決しようとする課題】しかしながら、そのよ
うな従来の同期信号発生回路においては、生成する同期
信号のタイミングを調整する場合などにおける回路の変
更が面倒であるという問題がある。図４に示したような
同期信号発生回路９０は、水平方向カウンタ９１および
垂直方向カウンタ９２のカウント値に基づいて同期信号
生成の元になるいくつかの信号を生成するデコーダ９３
およびデコーダ９４、および、各同期信号に対応して設
けられているデコーダ９５_-i（ｉ＝１〜ｍ）の、２系統
のデコーダを有しており、複雑な構成となっている。ま
た、これらのいずれのデコーダも、論理組み合わせ回路
により構成されている。

【０００５】そのため、たとえばイメージャによる画像
取得のタイミングの変更や生成する映像信号の仕様の変
更などによる設計変更、あるいは、信号を供給する信号
処理部との動作タイミングの調整などといった要因によ
り、生成する同期信号を変更したい場合には、それら各
デコーダの論理回路そのものを変更しなければならな
い。この回路変更は、回路変更そのものの作業に加え
て、変更を要しない他の回路に影響を及ぼさないように
回路全体の構成を理解し変更箇所を十分に検討する必要
もあり、作業時間を要する面倒な作業である。また、回
路そのものを変更するため、変更後に回路の動作チェッ
クを十分行わなければならず、その点からも変更に時間
を要する。

【０００６】また、このような同期信号発生回路は、半
導体集積回路（ＩＣ）内に構成してデジタルカメラシス
テムに搭載する場合が多いが、その際に、前述したよう
な多数のデコーダを有するような構成の回路は、テスト
データの作成の作業が面倒であるという問題がある。Ｉ
Ｃの出荷時には、予め作成しておいたテストデータを入
力し、それに基づく出力を確認することにより検査を行
う。また、ＩＣの開発時にも、同様に種々のテストデー
タを回路データに入力し、その出力を確認することによ
り回路の動作確認などを行う。したがって、回路の検査
を適切に行うことのできるテストデータをできるだけ容
易に作成することが、所望の回路を有するＩＣを迅速か
つ信頼性高く製造するために重要である。

【０００７】しかしながら、前述したような構成の同期
信号発生回路においては、たとえば、出力ＦＦ９６_-iが
適切にセット／リセットされるか否かをチェックするた
めに、水平方向カウンタ９１および垂直方向カウンタ９
２をカウントアップさせながら、その時のデコーダの出
力すなわち、同期信号発生回路の出力を確認する必要が
ある。実際に、水平方向カウンタ９１および垂直方向カ
ウンタ９２にそれぞれテストパスを設け、強制的にカウ
ントアップさせることができるようにしておき、これを
利用して必要なサイクルのみデコーダの出力をテストす
るようにしている場合が多い。しかし、そのような構成
にしても、前述したような複雑な論理回路を有する同期
信号発生回路１０に対するテストパタンの作成は、概し
て面倒で大変煩わしい作業であった。

【０００８】したがって、本発明の目的は、生成する信
号の変更に伴う回路の修正などを迅速かつ確実に行うこ
とができ、また、ＩＣ化時のテストパタンの作成を容易
に行え、製造が容易で信頼性の高い信号発生装置を提供
することにある。

【０００９】

【課題を解決するための手段】前記課題を解決するため
に、従来、バイナリカウンタの出力をデコードすること
により得ていた各タイミング信号を、信号の変化点での
論理値とその出力期間をＲＯＭにコード化して格納し、
これを用いて所望の信号を発生するようにした。

【００１０】したがって、本発明の信号発生装置は、各
々所定の波形の複数の信号を生成する信号発生装置であ
って、前記複数の信号の少なくともいずれかの信号が変
化した時の、前記複数の信号の信号レベルを示す信号パ
タンデータと、その信号パタンが継続する時間を示す継
続時間データとが対応付けられた信号データが順次記録
された信号データ記録手段と、前記信号データ記録手段
に記録されている信号データを順次読み出し、前記複数
の信号として、前記読み出した信号データの前記信号パ
タンデータで示されている信号レベルの信号を各々前記
継続時間データで示されている時間出力する信号出力手
段とを有する。

【００１１】好適には、前記複数の信号は、全体として
所定の周期で繰り返される信号であって、前記信号出力
手段は、前記信号データ記録手段に記録されている前記
信号データを繰り返し読み出して、前記複数の信号を生
成する。また好適には、前記信号データ記録手段は、前
記信号データが記録されたリードオンリメモリ（ＲＯ
Ｍ）である。

【００１２】さらに好適には、前記信号出力手段は、前
記信号データ記録手段に対して、前記記録されている前
記信号データを順に選択するアドレスを印加するアドレ
ス生成手段と、前記印加されたアドレスに基づいて前記
信号データ記録手段より出力される前記信号データの、
前記信号パタンデータより、前記生成する複数の信号の
各信号のデータを抽出して記憶し当該信号を出力する、
前記複数の信号の各々に対して設けられた複数の出力バ
ッファ手段と、前記印加されたアドレスに基づいて前記
信号データ記録手段より出力される前記信号データの、
前記継続時間データに基づいて、前記アドレス生成手段
におけるアドレスの印加、および、前記各出力バッファ
手段に対する前記各信号のデータの記憶を制御する制御
手段とを有する。

【００１３】特定的には、前記信号パタンデータは、前
記複数の信号の各信号に１ビットを割り当て、当該信号
のレベルを前記ビット値で示したデータである。また特
定的には、前記信号発生装置は、集積回路上に構成され
る。さらに特定的には、前記複数の信号は、イメージャ
における画像取り込みのための同期信号、映像信号を所
定の形式の信号に変換するための基準信号を包含する、
デジタルカメラ装置において仕様する基準同期信号であ
って、本発明の信号発生回路は、前記デジタルカメラ装
置に搭載され、当該装置における任意の信号処理部に前
記基準同期信号を供給する。

【００１４】

【発明の実施の形態】本発明の信号発生装置の一実施の
形態を、図１〜図３を参照して説明する。本実施の形態
の信号発生装置は、カメラシステムに搭載され、たとえ
ばＨＤ，ＶＤ、クランプ信号などの同期信号を発生する
回路である。発生した同期パルスは、たとえばイメージ
ャ部や、取り込んだ画像信号よりＮＴＳＣとかＰＡＬと
かの方式の信号を生成する信号生成部になどに各々印加
される。また、この信号発生装置は、半導体集積回路
（ＩＣ）内に他の信号処理回路とともに構成され、カメ
ラシステムに搭載されるものである。

【００１５】図１は、その同期信号発生回路１０の構成
を示すブロック図である。同期信号発生回路１０は、Ｒ
ＯＭ１１、出力ラッチ１２、アドレスカウンタ１３、比
較器１４、ウェイトカウンタ１５、遅延素子１６および
セレクタ１７を有する。まず、各部の構成について説明
する。

【００１６】ＲＯＭ１１は、同期信号発生回路１０が発
生する同期信号を規定するデータが予め記憶されている
リードオンリメモリである。ＲＯＭ１１には、同期信号
発生回路１０が発生する全信号の状態を示す信号パタン
のデータと、そのパタンの示す状態が継続する時間を示
す継続時間データとを有する信号データが、同期信号発
生回路１０の信号発生の周期内において生じる順番に、
１のアドレスで指示される各ワードに順次記憶されてい
る。そして、ＲＯＭ１１は、アドレスカウンタ１３より
入力されるアドレスに基づいて順にアクセスされ、アク
セスされた信号データの、信号パタンデータは出力ラッ
チ１２に、継続時間データはウェイトカウンタ１５およ
びセレクタ１７に各々出力される。

【００１７】このＲＯＭ１１に記憶される信号データの
フォーマットを図２に示す。なお、本実施の形態におい
ては、ＲＯＭ１１は１ワード３２ビットの構成であり、
また、同期信号発生回路１０は２０種類の同期信号を生
成するものとする。図２に示すように、各信号データに
は、ＬＳＢ側の１２ビット、すなわちビット０〜ビット
１１が継続時間データで、ＭＳＢ側の２０ビット、すな
わちビット１２〜ビット３１が信号パタンデータで構成
される。

【００１８】継続時間データは、前述したように、パタ
ンが継続する時間を示すデータであって、同期信号発生
回路１０に印加されるシステムクロックのクロック数で
示される値である。なお、本実施の形態においては、実
際にはその継続クロック数から１減じた値をセットする
ものとする。したがって、１サイクルのみの信号パタン
であれば継続時間データとして０が、２サイクル連続す
る信号パタンであれば継続時間データとして１が、１０
サイクル連続する信号パタンであれば継続時間データと
して９が、各々セットされるものとする。信号パタンデ
ータは、各ビットのデータが同期信号発生回路１０が出
力する２０種類の同期信号に対応しており、値が１の時
にその同期信号がハイレベルであることを、値が０の時
にその同期信号がローレベルであることを各々示す。

【００１９】出力ラッチ１２は、出力する同期信号に対
応した数の１ビットのラッチを有しており、遅延素子１
６より入力されるラッチ信号に基づいて、ＲＯＭ１１よ
り入力される各同期信号ごとのデータをラッチして、安
定した同期信号として同期信号発生回路１０より出力す
る。

【００２０】アドレスカウンタ１３は、同期信号発生回
路１０より各々所望の波形の同期信号を出力するよう
に、ＲＯＭ１１に記憶されている信号データを順次選択
するためのカウンタであり、カウンタ値はアドレスとし
てＲＯＭ１１に出力される。アドレスカウンタ１３に
は、信号波形生成の単位時間となる周期を有するシステ
ムクロックが入力されており、このクロックに同期して
カウントアップを行う。また、ウェイトカウンタ１５か
ら入力されるイネーブル信号に基づいてカウントアップ
を行う。

【００２１】また、アドレスカウンタ１３のカウンタ値
であるアドレスは、比較器１４にも出力され、比較器１
４において、同期信号発生回路１０の図示せぬ制御部か
ら入力されるＲＯＭ１１に記憶されている有意な信号デ
ータの最終アドレスと比較される。アドレスカウンタ１
３の出力するアドレスがこの最終アドレスと等しい場合
には、比較器１４よりアドレスカウンタ１３に対してク
リア信号が入力され、これによりアドレスカウンタ１３
はリセットされる。このように、アドレスカウンタ１３
が前記最終アドレスまでを繰り返しカウントアップする
ことにより、同期信号発生回路１０からは所定の信号パ
タンが繰り返し出力される。また、アドレスカウンタ１
３のカウント値は、回路のテスト時などに直接外部から
観察可能なように、セレクタ１７にも出力される。

【００２２】比較器１４は、アドレスカウンタ１３の出
力するアドレス値に基づいて、同期信号発生回路１０が
発生する同期信号パタンの周期（本実施の形態においた
は、１フレーム間の信号出力）が終了したことが検出
し、そのパタンを再び繰り返し出力するために、アドレ
スカウンタ１３に対してクリア信号を出力する。比較器
１４には、前述したように、同期信号発生回路１０の図
示せぬ制御部から、ＲＯＭ１１に記憶されている有意な
信号データの最終アドレスが入力され、この値とアドレ
スカウンタ１３の出力を比較することによりクリア信号
を生成する。

【００２３】ウェイトカウンタ１５は、ＲＯＭ１１から
出力される継続時間データだけ、同期信号発生回路１０
の出力を保持するためのカウンタである。ウェイトカウ
ンタ１５は、ＲＯＭ１１から出力される継続時間データ
（ウェイト値）をロードし、そのロードした値をカウン
トダウンしていき、値が０になるまでの間アドレスカウ
ンタ１３のカウントアップを停止するように、アドレス
カウンタ１３に対するイネーブル信号を制御する。そし
て、ロードしたウェイト値分の時間が経過したら、アド
レスカウンタ１３に対してカウントアップのイネーブル
信号を出力するとともに、新たなウェイト値をＲＯＭ１
１より読み込む。

【００２４】また、ウェイトカウンタ１５からアドレス
カウンタ１３に対するカウントイネーブル信号は、遅延
素子１６を介して出力ラッチ１２にラッチイネーブル信
号としても出力される。これにより、このイネーブル信
号の出力タイミングで、その時にＲＯＭ１１から出力ラ
ッチ１２に印加されている信号パタンデータが出力ラッ
チ１２にセットされ、同期信号発生回路１０で生成され
る信号波形が切り換えられる。なお、ウェイトカウンタ
１５は、カウントダウンをしていき値が０になった時に
発生するキャリーアウト（または、オーバーフロー）信
号をそのままアドレスカウンタ１３に対するイネーブル
信号として用いることにより、アドレスカウンタ１３に
対する前述したような制御が可能になる。

【００２５】遅延素子１６は、出力ラッチ１２における
ラッチのタイミングを調整するために、ウェイトカウン
タ１５から出力ラッチ１２に出力されるラッチイネーブ
ル信号を所望の量だけ遅延させる素子である。この遅延
素子１６における遅延量は、同期信号発生回路１０の各
構成部の動作速度や、信号のスキュー、カウンタやラッ
チのセットアップおよびホールドタイムなどに基づい
て、最適な値に総合的に決定される。

【００２６】セレクタ１７は、同期信号発生回路１０の
回路検証時や、同期信号発生回路１０を搭載したＩＣの
検査時などに、同期信号発生回路１０の所望の内部状態
をテスト端子に出力するための切換器である。セレクタ
１７は、外部から入力されるテストアイテム選択信号に
基づいて、ウェイトカウンタ１５のカウント値、アドレ
スカウンタ１３のカウント値、ＲＯＭ１１の出力データ
のいずれかを選択し、テスト出力端子に出力する。

【００２７】次に、同期信号発生回路１０の動作につい
て図３を参照して説明する。図３は、同期信号発生回路
１０の動作を説明する図であり、（Ａ）はＲＯＭ１１に
記録されるデータの具体例を示す図であり、（Ｂ）はこ
れに基づいて発生される信号波形を示す図である。同期
信号発生回路１０の初期状態としては、アドレスカウン
タ１３およびウェイトカウンタ１５はともにクリアさ
れ、これによりアドレスカウンタ１３からはアドレス０
がＲＯＭ１１に印加され、図３（Ａ）に示すようなデー
タの０番地に格納されているデータがＲＯＭ１１より出
力されている状態である。

【００２８】このような状態で、同期信号発生回路１０
の図示せぬ制御部の制御により、同期信号発生の処理が
開始されると、まず、最初のサイクル（サイクル０）の
始まりのクロックの立ち上がりで、ＲＯＭ１１より出力
されている０番地のデータの信号パタンデータが出力ラ
ッチ１２にラッチされ、そのラッチデータに基づく信号
が同期信号発生回路１０より出力される。具体的には、
この時出力ラッチ１２にラッチされる信号パタンデータ
の下位４ビットはＢｈ（ｈは、１６進表記であることを
示す。）なので、図３（Ｂ）に示すように、信号（Ｓｉ
ｇｎ）３〜信号０として、それらの波形状態がＢｈにな
るような波形の信号が出力される。すなわち、信号３が
ハイ（Ｈ）レベルで、信号２がロー（Ｌ）レベルで、信
号１がＨレベルで、信号０もＨレベルに駆動される。

【００２９】また、このサイクル０の開始時のクロック
の立ち上がりにおいては、ＲＯＭ１１より出力されてい
る０番地のデータの継続時間データ１が、ウェイトカウ
ンタ１５にセットされる。また、同期信号発生回路１０
が有効になった時点でウェイトカウンタ１５のデータは
０なので、そのキャリー信号でありアドレスカウンタ１
３に対するカウントイネーブル信号がアドレスカウンタ
１３に印加されており、これによりアドレスカウンタ１
３もこのサイクル０の最初でカウントアップされる。

【００３０】サイクル０の期間においては、ウェイトカ
ウンタ１５の値は１なので、アドレスカウンタ１３に対
する信号はカウントノットイネーブル、出力ラッチ１２
に対する信号はラッチノットイネーブルとなる。その結
果、サイクル１になってもアドレスカウンタ１３および
出力ラッチ１２の状態は変化せず、サイクル０と同じ
く、たとえば信号３〜信号０についてはそのパタンＢｈ
が出力される。なお、この時、アドレスカウンタ１３の
値は１であり、ＲＯＭ１１からは次の信号データである
１番地のデータが出力されている。

【００３１】サイクル１においては、ウェイトカウンタ
１５の値は１カウントダウンされて０になっているの
で、ウェイトカウンタ１５からアドレスカウンタ１３に
対する信号はカウントイネーブル、出力ラッチ１２に対
する信号はラッチノットイネーブルとなる。その結果、
サイクル１からサイクル２になる時に、ＲＯＭ１１より
出力されている１番地の信号データの信号パタンデータ
４ｈが出力ラッチ１２にラッチされ、出力パタンデータ
はそれに応じて変化する。すなわち、信号３〜信号０に
ついては、信号２のみがＨレベルでその他がＬレベルで
あるような、そのパタンが４ｈであるようなデータが出
力される。また、この時に、番地１の継続時間データ０
がウェイトカウンタ１５にロードされ、アドレスカウン
タ１３は１カウントアップされて１１に対してアドレス
２を出力する。

【００３２】サイクル２においては、ウェイトカウンタ
１５にロードされたデータがもともと０であり、その信
号パタンが１サイクルしか連続しないことを示してい
る。したがって、このサイクル２においても、ウェイト
カウンタ１５からアドレスカウンタ１３に対する信号は
カウントイネーブル、出力ラッチ１２に対する信号はラ
ッチノットイネーブルとなる。その結果、サイクル２か
らサイクル３になる時に、ＲＯＭ１１より出力されてい
る２番地の信号データの信号パタンデータ６ｈが出力ラ
ッチ１２にラッチされ、出力パタンデータはそれに応じ
て変化する。すなわち、信号３〜信号０については、信
号２と信号１がＨレベルで信号３と信号０がＬレベルで
あるような、そのパタンが６ｈであるようなデータが出
力される。また、この時に、番地２の継続時間データ０
がウェイトカウンタ１５にロードされ、アドレスカウン
タ１３は１カウントアップされて１１に対してアドレス
３を出力する。

【００３３】以後も同様にこのような処理を順次行うこ
とにより、たとえば図３（Ａ）に示すようなデータから
は図３（Ｂ）に示すような波形の各信号が生成される。
そして、アドレスカウンタ１３のカウント値が、図示せ
ぬ制御部より比較器１４に入力される最終アドレスと等
しくなったことが比較器１４で検出されたら、比較器１
４はアドレスカウンタ１３に対してクリア信号が出力
し、アドレスカウンタ１３のカウント値は０にリセット
される。その結果、次に参照される信号データは再び番
地０のデータとなり、それまでの最初の周期と同じ波形
の信号の生成が再び繰り返される。

【００３４】以上説明したように、本実施の形態の同期
信号発生回路によれば、ＲＯＭ１１に格納されているデ
ータと、同期信号発生回路１０に印加する１周期のエン
ドアドレスにより任意のタイミングの同期信号を規定
し、出力することができるので、それらを変更すること
によりタイミングの変更に対応することができる。した
がって、仕様の変更や動作タイミングの調整などにより
生成する同期信号を変更したい場合には、ＲＯＭを変更
するのみでよく、そのような回路変更を、他の回路に対
する検討を簡単にし、短い作業時間で簡単に行うことが
できる。なお、ＲＯＭ１１のデータは、スクリプト言語
などでタイミングチャートから簡単に作成することがで
きるので、この変更はより一層容易に行える。

【００３５】また、論理回路部が大幅に削減され回路が
簡単になったので、この回路の確認シーケンスは、従来
のものに比べて大幅に単純となる。したがって、ＩＣ化
時などに、適切に回路の検査を行えるテストデータをよ
り迅速に作成することができる。

【００３６】なお、本発明の信号発生装置は、本実施の
形態に限られるものではなく、任意好適な種々の改変が
可能である。たとえば、ＲＯＭ１１に記録する信号デー
タの構成などは、本実施の形態に限られるものではなく
任意の構成でよい。たとえば、信号パタンデータのビッ
ト幅、継続時間データのビット幅は、同期信号発生回路
１０に対して要求される同期信号の数、その信号パタン
の変化の状態などに応じて任意に変更してよい。また、
それら各データのビット幅に応じ、信号データ全体のビ
ット幅も任意に変更してよい。

【００３７】また、信号パタンデータは、本実施の形態
においては１つの信号に対して１つのビットを割り当
て、信号レベルをそのまま数値に直したデータをそのビ
ットに記録するようにしている。しかし、たとえば、任
意の圧縮方法を用いて、圧縮したフォーマットでその信
号パタンデータを記録するようにしてもよい。また、継
続時間データも、そのような圧縮形式で記録してもよ
い。そのようにすれば、ＲＯＭ１１の容量を少なくする
ことができる。

【００３８】

【発明の効果】以上説明したように、本発明によれば、
生成する信号の変更に伴う回路の修正などを迅速かつ確
実に行うことができ、また、ＩＣ化時のテストパタンの
作成を容易に行え、これにより製造が容易で信頼性の高
い信号発生装置を提供することができる。

【図面の簡単な説明】

【図１】図１は、本発明の一実施の形態の同期信号発生
回路の構成を示すブロック図である。

【図２】図２は、図１に示した同期信号発生回路のＲＯ
Ｍに記録されるデータの構成を示す図である。

【図３】図３は、図１に示した同期信号発生回路の動作
を説明する図であり、（Ａ）はＲＯＭに記録されるデー
タを示す図であり、（Ｂ）は同期信号発生回路より出力
される波形を示す図である。

【図４】図４は、従来の同期信号発生回路の構成を示す
ブロック図である。

【符号の説明】

１０…同期信号発生回路、１１…ＲＯＭ、１２…出力ラ
ッチ、１３…アドレスカウンタ、１４…比較器、１５…
ウェイトカウンタ、１６…遅延素子、１７…セレクタ、
９０…同期信号発生回路、９１…水平方向カウンタ、９
２…垂直方向カウンタ、９３，９４，９５…デコーダ、
９６…出力フリップフロップ

Claims (7)

【特許請求の範囲】
1. 【請求項１】各々所定の波形の複数の信号を生成する信
   号発生装置であって、 前記複数の信号の少なくともいずれかの信号が変化した
   時の、前記複数の信号の信号レベルを示す信号パタンデ
   ータと、その信号パタンが継続する時間を示す継続時間
   データとが対応付けられた信号データが順次記録された
   信号データ記録手段と、 前記信号データ記録手段に記録されている信号データを
   順次読み出し、前記複数の信号として、前記読み出した
   信号データの前記信号パタンデータで示されている信号
   レベルの信号を各々前記継続時間データで示されている
   時間出力する信号出力手段とを有する信号発生装置。
2. 【請求項２】前記複数の信号は、全体として所定の周期
   で繰り返される信号であって、 前記信号出力手段は、前記信号データ記録手段に記録さ
   れている前記信号データを繰り返し読み出して、前記複
   数の信号を生成する請求項１に記載の信号発生装置。
3. 【請求項３】前記信号データ記録手段は、前記信号デー
   タが記録されたリードオンリメモリ（ＲＯＭ）である請
   求項２に記載の信号発生装置。
4. 【請求項４】前記信号出力手段は、 前記信号データ記録手段に対して、前記記録されている
   前記信号データを順に選択するアドレスを印加するアド
   レス生成手段と、 前記印加されたアドレスに基づいて前記信号データ記録
   手段より出力される前記信号データの、前記信号パタン
   データより、前記生成する複数の信号の各信号のデータ
   を抽出して記憶し当該信号を出力する、前記複数の信号
   の各々に対して設けられた複数の出力バッファ手段と、 前記印加されたアドレスに基づいて前記信号データ記録
   手段より出力される前記信号データの、前記継続時間デ
   ータに基づいて、前記アドレス生成手段におけるアドレ
   スの印加、および、前記各出力バッファ手段に対する前
   記各信号のデータの記憶を制御する制御手段とを有する
   請求項３に記載の信号発生装置。
5. 【請求項５】前記信号パタンデータは、前記複数の信号
   の各信号に１ビットを割り当て、当該信号のレベルを前
   記ビット値で示したデータである請求項４に記載の信号
   発生装置。
6. 【請求項６】前記信号発生装置は、集積回路上に構成さ
   れている請求項５に記載の信号発生装置。
7. 【請求項７】前記複数の信号は、イメージャにおける画
   像取り込みのための同期信号、映像信号を所定の形式の
   信号に変換するための基準信号を包含する、デジタルカ
   メラ装置において仕様する基準同期信号であって、 前記デジタルカメラ装置に搭載され、当該装置における
   任意の信号処理部に前記基準同期信号を供給する請求項
   ６に記載の信号発生装置。