JP3481156B2 - データ読み出し回路 - Google Patents
データ読み出し回路Info
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- JP3481156B2 JP3481156B2 JP36479298A JP36479298A JP3481156B2 JP 3481156 B2 JP3481156 B2 JP 3481156B2 JP 36479298 A JP36479298 A JP 36479298A JP 36479298 A JP36479298 A JP 36479298A JP 3481156 B2 JP3481156 B2 JP 3481156B2
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Description
【０００１】
【産業上の利用分野】この発明は、メモリ制御回路に関
し、たとえばディジタルカメラに適用され、ＣＰＵから
の読み出し要求に応答して記録媒体からデータを読み出
す、メモリ制御回路に関する。
し、たとえばディジタルカメラに適用され、ＣＰＵから
の読み出し要求に応答して記録媒体からデータを読み出
す、メモリ制御回路に関する。
【０００２】
【従来の技術】記録媒体からデータが読み出されたと
き、同期バス方式のＣＰＵは、たとえばアクティブロー
のＲＥＡＤＹ信号が与えられる期間におけるクロックの
立ち上がりで、読み出しデータを取り込む。また、ＲＥ
ＡＤＹ信号の立ち上がり後のクロックの立ち上がりで、
チップセレクト信号、Ｒ／Ｗ信号、アドレス信号などを
含む読み出し要求の出力を中止する。一方、ＰＣＭＣＩ
Ａ方式の記録媒体は、データの読み出しが完了した後も
チップセレクト信号およびアドレス信号のホールドを要
求する。つまり、アウトプットイネーブル信号の出力が
中止された後も、一定期間はチップセレクト信号および
アドレス信号を記録媒体に与え続ける必要がある。
き、同期バス方式のＣＰＵは、たとえばアクティブロー
のＲＥＡＤＹ信号が与えられる期間におけるクロックの
立ち上がりで、読み出しデータを取り込む。また、ＲＥ
ＡＤＹ信号の立ち上がり後のクロックの立ち上がりで、
チップセレクト信号、Ｒ／Ｗ信号、アドレス信号などを
含む読み出し要求の出力を中止する。一方、ＰＣＭＣＩ
Ａ方式の記録媒体は、データの読み出しが完了した後も
チップセレクト信号およびアドレス信号のホールドを要
求する。つまり、アウトプットイネーブル信号の出力が
中止された後も、一定期間はチップセレクト信号および
アドレス信号を記録媒体に与え続ける必要がある。
【０００３】このように、ＣＰＵは、読み出しデータを
取り込んだ後速やかにチップセレクト信号およびアドレ
ス信号の出力を中止するが、記録媒体はデータを読み出
した後もチップセレクト信号およびアドレス信号を必要
とする。このため、従来技術は、以下のようにして同期
バス方式およびＰＣＭＣＩＡ方式の両者に対応してい
た。
取り込んだ後速やかにチップセレクト信号およびアドレ
ス信号の出力を中止するが、記録媒体はデータを読み出
した後もチップセレクト信号およびアドレス信号を必要
とする。このため、従来技術は、以下のようにして同期
バス方式およびＰＣＭＣＩＡ方式の両者に対応してい
た。
【０００４】同期バス方式のＣＰＵは、ハーフワード毎
に読み出し要求を発生する。これによって、チップセレ
クト信号、アドレス信号、アウトプットイネーブル信号
などが記録媒体に与えられ、所望のワードの前半からデ
ータが読み出される。なお、アウトプットイネーブル信
号は、メモリ制御回路から出力される。メモリ制御回路
は、読み出されたデータをＲＥＡＤＹ信号とともにＣＰ
Ｕに与える。ＣＰＵは、ＲＥＡＤＹ信号の入力期間にお
けるクロックの立ち上がりでデータを取り込み、ＲＥＡ
ＤＹ信号の立ち上がり後のクロックの立ち上がりで前半
のワードに対する読み出し要求の出力を中止する。
に読み出し要求を発生する。これによって、チップセレ
クト信号、アドレス信号、アウトプットイネーブル信号
などが記録媒体に与えられ、所望のワードの前半からデ
ータが読み出される。なお、アウトプットイネーブル信
号は、メモリ制御回路から出力される。メモリ制御回路
は、読み出されたデータをＲＥＡＤＹ信号とともにＣＰ
Ｕに与える。ＣＰＵは、ＲＥＡＤＹ信号の入力期間にお
けるクロックの立ち上がりでデータを取り込み、ＲＥＡ
ＤＹ信号の立ち上がり後のクロックの立ち上がりで前半
のワードに対する読み出し要求の出力を中止する。
【０００５】ＣＰＵが後半のワードの読み出し要求を出
力したとき、メモリ制御回路はアウトプットイネーブル
信号を出力することはなく、記録媒体にはこれ以外の信
号が与えられる。メモリ制御回路は、所定期間経過後に
ＲＥＡＤＹ信号だけをＣＰＵに返し、ＣＰＵはこのよう
なＲＥＡＤＹ信号に応答して読み出し要求の出力を中止
する。この結果、後半のワードの読み出し要求が出力さ
れる間、チップセレクト信号およびアドレス信号が記録
媒体に与えられ続ける。
力したとき、メモリ制御回路はアウトプットイネーブル
信号を出力することはなく、記録媒体にはこれ以外の信
号が与えられる。メモリ制御回路は、所定期間経過後に
ＲＥＡＤＹ信号だけをＣＰＵに返し、ＣＰＵはこのよう
なＲＥＡＤＹ信号に応答して読み出し要求の出力を中止
する。この結果、後半のワードの読み出し要求が出力さ
れる間、チップセレクト信号およびアドレス信号が記録
媒体に与えられ続ける。
【０００６】従来技術では、このようにして同期バス方
式およびＰＣＡＣＩＭ方式の両者の要求を満足してい
た。なお、ＲＥＡＤＹ信号は、読み出しの終了を示すタ
イミング信号である。
式およびＰＣＡＣＩＭ方式の両者の要求を満足してい
た。なお、ＲＥＡＤＹ信号は、読み出しの終了を示すタ
イミング信号である。
【０００７】
【発明が解決しようとする課題】しかし、メモリ制御回
路が後半のワードの読み出し要求に応答してＲＥＡＤＹ
信号を出力したとき、ＣＰＵはハイインピーダンス信号
をデータとして取り込んでしまう。このため、従来技術
では、このようなデータを無効にするようなプログラム
をＣＰＵに組み込まなければならないという問題があっ
た。
路が後半のワードの読み出し要求に応答してＲＥＡＤＹ
信号を出力したとき、ＣＰＵはハイインピーダンス信号
をデータとして取り込んでしまう。このため、従来技術
では、このようなデータを無効にするようなプログラム
をＣＰＵに組み込まなければならないという問題があっ
た。
【０００８】それゆえに、この発明の主たる目的は、同
期バス方式のＣＰＵからのアクセス要求に基づいてホー
ルド期間を要求する記録媒体に適切にアクセスできる、
新規なメモリ制御回路を提供することである。この発明
の他の目的は、同期バス方式のＣＰＵに特別なプログラ
ムを設ける必要がない、メモリ制御回路を提供すること
である。
期バス方式のＣＰＵからのアクセス要求に基づいてホー
ルド期間を要求する記録媒体に適切にアクセスできる、
新規なメモリ制御回路を提供することである。この発明
の他の目的は、同期バス方式のＣＰＵに特別なプログラ
ムを設ける必要がない、メモリ制御回路を提供すること
である。
【０００９】
【課題を解決するための手段】この発明に従うデータ読
み出し回路は、記録媒体からＣＰＵによって指定された
アドレスのデータを読み出すデータ読み出し回路であっ
て、記録媒体はデータが読み出された後もアドレス指定
を必要とし、ＣＰＵは読み出し終了信号に応答してアド
レス指定を解除するものにおいて、読み出されたデータ
を保持しかつ保持データをＣＰＵに出力する保持手段、
および保持手段によるデータ保持の後に読み出し終了信
号をＣＰＵに出力する出力手段を備えることを特徴とす
る。
み出し回路は、記録媒体からＣＰＵによって指定された
アドレスのデータを読み出すデータ読み出し回路であっ
て、記録媒体はデータが読み出された後もアドレス指定
を必要とし、ＣＰＵは読み出し終了信号に応答してアド
レス指定を解除するものにおいて、読み出されたデータ
を保持しかつ保持データをＣＰＵに出力する保持手段、
および保持手段によるデータ保持の後に読み出し終了信
号をＣＰＵに出力する出力手段を備えることを特徴とす
る。
【００１０】
【作用】ＣＰＵからの読み出し要求に応答して読み出し
手段がデータを読み出すと、読み出されたデータがラッ
チ手段によってラッチされる。第１出力手段は、ラッチ
手段によるラッチの後に読み出し終了信号をＣＰＵに出
力し、第２出力手段は、ラッチされたデータを読み出し
終了信号とともにＣＰＵに出力する。
手段がデータを読み出すと、読み出されたデータがラッ
チ手段によってラッチされる。第１出力手段は、ラッチ
手段によるラッチの後に読み出し終了信号をＣＰＵに出
力し、第２出力手段は、ラッチされたデータを読み出し
終了信号とともにＣＰＵに出力する。
【００１１】この発明のある局面では、読み出し手段は
次のように動作する。つまり、アクティブ手段が、読み
出し要求に応答して記録媒体およびステートマシンをア
クティブにし、指示手段が、ステートマシンの状態に応
じて記録媒体にデータの出力を指示する。なお、アクテ
ィブ手段は読み出し終了信号によって不能化され、ステ
ートマシンは読み出し終了信号によってリセットされ
る。
次のように動作する。つまり、アクティブ手段が、読み
出し要求に応答して記録媒体およびステートマシンをア
クティブにし、指示手段が、ステートマシンの状態に応
じて記録媒体にデータの出力を指示する。なお、アクテ
ィブ手段は読み出し終了信号によって不能化され、ステ
ートマシンは読み出し終了信号によってリセットされ
る。
【００１２】この発明のある実施例では、ラッチ手段
は、ステートマシンが第１状態になったときにデータを
ラッチし、第１出力手段はステートマシンが第１状態か
ら第２状態に遷移したときに読み出し終了信号を出力す
る。読み出し終了信号は、ステートマシンが第２状態を
とる第２状態期間に出力され、データは、少なくとも第
２状態期間に出力される。なお、ステートマシンは、状
態に対応するカウント値を出力するカウンタを含む。
は、ステートマシンが第１状態になったときにデータを
ラッチし、第１出力手段はステートマシンが第１状態か
ら第２状態に遷移したときに読み出し終了信号を出力す
る。読み出し終了信号は、ステートマシンが第２状態を
とる第２状態期間に出力され、データは、少なくとも第
２状態期間に出力される。なお、ステートマシンは、状
態に対応するカウント値を出力するカウンタを含む。
【００１３】
【発明の効果】この発明によれば、記録媒体から読み出
したデータをラッチし、ラッチの後に読み出し終了信号
を出力するようにしたため、この読み出し終了信号によ
って読み出し処理が中止されるまでチップセレクト信号
およびアドレス信号がホールドされる。このため、ＰＣ
ＭＣＩＡ方式を満足できる。また、ラッチデータを読み
出し終了信号とともにＣＰＵに出力するようにしたた
め、同期バス方式も満足できる。
したデータをラッチし、ラッチの後に読み出し終了信号
を出力するようにしたため、この読み出し終了信号によ
って読み出し処理が中止されるまでチップセレクト信号
およびアドレス信号がホールドされる。このため、ＰＣ
ＭＣＩＡ方式を満足できる。また、ラッチデータを読み
出し終了信号とともにＣＰＵに出力するようにしたた
め、同期バス方式も満足できる。
【００１４】この発明の上述の目的，その他の目的，特
徴および利点は、図面を参照して行う以下の実施例の詳
細な説明から一層明らかとなろう。
徴および利点は、図面を参照して行う以下の実施例の詳
細な説明から一層明らかとなろう。
【００１５】
【実施例】図１を参照して、この実施例のディジタルカ
メラ１０は、同期バス方式のＣＰＵ１２を含む。ＣＰＵ
１２は、データバス１４を介してカメラＡＳＩＣ１６お
よび双方向バッファ２０と接続される。また、ＰＣＭＣ
ＩＡ方式のメモリカードが、双方向バッファ２０に接続
される。カメラＡＳＩＣ１６には、メモリ制御回路１８
が設けられる。メモリカード２２からのデータの読み出
しを要求するとき、ＣＰＵ１２は、アドレスストローブ
信号（ＡＳ信号）、チップセレクト信号（ＣＳ信号）、
アクセス内容を識別するＲ／Ｗ信号およびアドレス信号
を出力する。このうち、ＡＳ信号、ＣＳ信号およびＲ／
Ｗ信号はメモリ制御回路１８に与えられ、アドレス信号
はメモリカード２２に与えられる。メモリ制御回路１８
は、入力された信号に応答してメモリカード２２の所望
のアドレスからデータを読み出し、読み出したデータを
双方向バッファ２０およびデータバス１４を介してＣＰ
Ｕ１２に入力する。
メラ１０は、同期バス方式のＣＰＵ１２を含む。ＣＰＵ
１２は、データバス１４を介してカメラＡＳＩＣ１６お
よび双方向バッファ２０と接続される。また、ＰＣＭＣ
ＩＡ方式のメモリカードが、双方向バッファ２０に接続
される。カメラＡＳＩＣ１６には、メモリ制御回路１８
が設けられる。メモリカード２２からのデータの読み出
しを要求するとき、ＣＰＵ１２は、アドレスストローブ
信号（ＡＳ信号）、チップセレクト信号（ＣＳ信号）、
アクセス内容を識別するＲ／Ｗ信号およびアドレス信号
を出力する。このうち、ＡＳ信号、ＣＳ信号およびＲ／
Ｗ信号はメモリ制御回路１８に与えられ、アドレス信号
はメモリカード２２に与えられる。メモリ制御回路１８
は、入力された信号に応答してメモリカード２２の所望
のアドレスからデータを読み出し、読み出したデータを
双方向バッファ２０およびデータバス１４を介してＣＰ
Ｕ１２に入力する。
【００１６】図２および図３を参照して、メモリ制御回
路１８の動作を説明する。上述のＡＳ信号、ＣＳ信号、
アドレス信号およびＲ／Ｗ信号は、図３（Ｂ）〜図３
（Ｅ）に示すタイミングでＣＰＵ１２から出力される。
ＡＳ信号およびＣＳ信号は、いずれもアクティブローの
信号である。アクセス開始回路２４は、Ｒ／Ｗ信号、Ａ
Ｓ信号およびＣＳ信号を受け、ＡＳ信号の立ち上がりに
応答して図３（Ｆ）に示すＣＳ信号および図３（Ｇ）に
示すアクセス制御窓信号（Ｗａ信号）を出力する。ＣＳ
信号およびＷａ信号もまたアクティブローの信号であ
り、かつラッチ回路２６で図３（Ａ）に示すクロックに
同期される。ＣＳ信号はメモリカード２２に与えられ、
Ｗａ信号はアクセス制御用のカウンタ２８に与えられ、
これによって両者がアクティブにされる。なお、メモリ
カード２２の読み出しアドレスは、ＣＰＵ１２から直接
与えられるアドレス信号によって特定される。
路１８の動作を説明する。上述のＡＳ信号、ＣＳ信号、
アドレス信号およびＲ／Ｗ信号は、図３（Ｂ）〜図３
（Ｅ）に示すタイミングでＣＰＵ１２から出力される。
ＡＳ信号およびＣＳ信号は、いずれもアクティブローの
信号である。アクセス開始回路２４は、Ｒ／Ｗ信号、Ａ
Ｓ信号およびＣＳ信号を受け、ＡＳ信号の立ち上がりに
応答して図３（Ｆ）に示すＣＳ信号および図３（Ｇ）に
示すアクセス制御窓信号（Ｗａ信号）を出力する。ＣＳ
信号およびＷａ信号もまたアクティブローの信号であ
り、かつラッチ回路２６で図３（Ａ）に示すクロックに
同期される。ＣＳ信号はメモリカード２２に与えられ、
Ｗａ信号はアクセス制御用のカウンタ２８に与えられ、
これによって両者がアクティブにされる。なお、メモリ
カード２２の読み出しアドレスは、ＣＰＵ１２から直接
与えられるアドレス信号によって特定される。
【００１７】カウンタ２８のカウント値（Ｗｂ信号）
は、クロックに応答して図３（Ｈ）に示すようにインク
リメントされる。このようなカウント値が、ＯＥ制御回
路３０、双方向バッファ制御回路３２、出力バッファ制
御回路３４、データラッチ制御回路３６およびＲＥＡＤ
Ｙ制御回路３８に与えられる。ＯＥ制御回路３０は、カ
ウント値が“１”〜“３”をとるときアウトプットイネ
ーブル信号（Ｗｅ信号）を生成し、このＷｅ信号はラッ
チ回路４０を経て図３（Ｋ）に示すタイミングで出力さ
れる。また、双方向バッファ制御回路３２は、カウント
値が“０”〜“３”をとるとき制御信号（Ｗｃ０信号、
Ｗｃ１信号）を生成し、これらの信号もまたラッチ回路
４２を経て図３（Ｉ）に示すタイミングで出力される。
さらに、出力バッファ制御回路３４は、カウント値が
“４”〜“５”をとるとき制御信号（Ｗｄ信号）を生成
し、このＷｄ信号も図３（Ｊ）に示すタイミングで出力
される。さらにまた、データラッチ制御回路３６は、カ
ウント値が“４”をとるとき図３（Ｍ）に示す制御信号
（Ｗｆ信号）を生成する。また、ＲＥＡＤＹ制御回路３
８は、カウント値が“５”をとるときＲＥＡＤＹ信号を
生成し、このＲＥＡＤＹ信号はラッチ回路４６を介して
図３（Ｐ）に示すタイミングで出力される。
は、クロックに応答して図３（Ｈ）に示すようにインク
リメントされる。このようなカウント値が、ＯＥ制御回
路３０、双方向バッファ制御回路３２、出力バッファ制
御回路３４、データラッチ制御回路３６およびＲＥＡＤ
Ｙ制御回路３８に与えられる。ＯＥ制御回路３０は、カ
ウント値が“１”〜“３”をとるときアウトプットイネ
ーブル信号（Ｗｅ信号）を生成し、このＷｅ信号はラッ
チ回路４０を経て図３（Ｋ）に示すタイミングで出力さ
れる。また、双方向バッファ制御回路３２は、カウント
値が“０”〜“３”をとるとき制御信号（Ｗｃ０信号、
Ｗｃ１信号）を生成し、これらの信号もまたラッチ回路
４２を経て図３（Ｉ）に示すタイミングで出力される。
さらに、出力バッファ制御回路３４は、カウント値が
“４”〜“５”をとるとき制御信号（Ｗｄ信号）を生成
し、このＷｄ信号も図３（Ｊ）に示すタイミングで出力
される。さらにまた、データラッチ制御回路３６は、カ
ウント値が“４”をとるとき図３（Ｍ）に示す制御信号
（Ｗｆ信号）を生成する。また、ＲＥＡＤＹ制御回路３
８は、カウント値が“５”をとるときＲＥＡＤＹ信号を
生成し、このＲＥＡＤＹ信号はラッチ回路４６を介して
図３（Ｐ）に示すタイミングで出力される。
【００１８】つまり、アクティブローの信号であるＷｃ
０信号、Ｗｃ１信号、Ｗｄ信号、Ｗｅ信号およびＲＥＡ
ＤＹ信号は、ラッチ回路４０〜４６によって１クロック
遅延される。一方、アクティブハイのＷｆ信号は、遅延
することなくそのまま出力される。ラッチ回路４０から
出力されたＷｅ信号は、メモリカード２２に与えられ
る。上述のように、Ｗｅ信号はアウトプットイネーブル
信号であるため、この信号がローレベルとなる期間にメ
モリカード２２からデータが読み出される。データは、
Ｗｅ信号が立ち上がった後もわずかな期間だけホールド
され、データの読み出しタイミングは図３（Ｌ）のよう
に表される。一方、ラッチ回路４２から出力されたＷｃ
０信号およびＷｃ１信号は、双方向バッファ２０に与え
られる。Ｗｃ０信号によって双方向バッファ２０に電源
が投入され、Ｗｃ１信号によって、バッファ２０ａが不
能化されるとともにバッファ２０ｂが能動化される。し
たがって、図３に示す期間Ａだけ、メモリカード２２側
からデータバス１４側へのデータ転送が可能となる。こ
の結果、読み出されたデータ（データＤａ）は、図３
（Ｏ）に示すタイミングで双方向バッファ２０およびデ
ータバス１４を通過し、メモリ制御回路１８に入力され
る。
０信号、Ｗｃ１信号、Ｗｄ信号、Ｗｅ信号およびＲＥＡ
ＤＹ信号は、ラッチ回路４０〜４６によって１クロック
遅延される。一方、アクティブハイのＷｆ信号は、遅延
することなくそのまま出力される。ラッチ回路４０から
出力されたＷｅ信号は、メモリカード２２に与えられ
る。上述のように、Ｗｅ信号はアウトプットイネーブル
信号であるため、この信号がローレベルとなる期間にメ
モリカード２２からデータが読み出される。データは、
Ｗｅ信号が立ち上がった後もわずかな期間だけホールド
され、データの読み出しタイミングは図３（Ｌ）のよう
に表される。一方、ラッチ回路４２から出力されたＷｃ
０信号およびＷｃ１信号は、双方向バッファ２０に与え
られる。Ｗｃ０信号によって双方向バッファ２０に電源
が投入され、Ｗｃ１信号によって、バッファ２０ａが不
能化されるとともにバッファ２０ｂが能動化される。し
たがって、図３に示す期間Ａだけ、メモリカード２２側
からデータバス１４側へのデータ転送が可能となる。こ
の結果、読み出されたデータ（データＤａ）は、図３
（Ｏ）に示すタイミングで双方向バッファ２０およびデ
ータバス１４を通過し、メモリ制御回路１８に入力され
る。
【００１９】データＤａは、バッファ４８を通してラッ
チ回路５０に与えられる。このようなデータＤａは、デ
ータラッチ制御回路３６から出力されたＷｆ信号の立ち
下がり期間におけるクロックの立ち上がりでラッチされ
る。つまり、データＤａは、カウント値が“４”になっ
た時点でラッチされる。ラッチデータをＤｂとすると、
このデータＤｂは、図３（Ｎ）に示すタイミングでラッ
チ回路５０から出力され、選択回路５２を介してバッフ
ァ５４に入力される。バッファ５４は、ラッチ回路４４
から出力されるＷｄ信号によって図３に示す期間Ｂに能
動化され、この期間ＢだけデータＤｂをデータバス１４
に出力する。この結果、データバス１４上を転送される
データは、図３（Ｏ）に示すタイミングでＤａからＤｂ
に切り換えられる。
チ回路５０に与えられる。このようなデータＤａは、デ
ータラッチ制御回路３６から出力されたＷｆ信号の立ち
下がり期間におけるクロックの立ち上がりでラッチされ
る。つまり、データＤａは、カウント値が“４”になっ
た時点でラッチされる。ラッチデータをＤｂとすると、
このデータＤｂは、図３（Ｎ）に示すタイミングでラッ
チ回路５０から出力され、選択回路５２を介してバッフ
ァ５４に入力される。バッファ５４は、ラッチ回路４４
から出力されるＷｄ信号によって図３に示す期間Ｂに能
動化され、この期間ＢだけデータＤｂをデータバス１４
に出力する。この結果、データバス１４上を転送される
データは、図３（Ｏ）に示すタイミングでＤａからＤｂ
に切り換えられる。
【００２０】ラッチ回路４６からは、カウント値が
“６”になったときにＲＥＡＤＹ信号が出力される。こ
のＲＥＡＤＹ信号は、ＣＰＵ１２の他にアクセス開始回
路２４およびカウンタ２８にも与えられる。アクセス開
始回路２４は、ＲＥＡＤＹ信号の立ち上がりで不能化さ
れ、ＣＳ信号およびＷａ信号の出力が中止される。カウ
ンタ２８は、ＲＥＡＤＹ信号の立ち上がりでリセットさ
れる。このように、データＤａがラッチされてから２ク
ロック後にメモリカード２２が不能化される。一方、Ｃ
ＰＵ１２は、ＲＥＡＤＹ信号の入力期間におけるクロッ
クの立ち上がりでデータＤｂを取り込み、ＲＥＡＤＹ信
号の立ち上がりでＡＳ信号、ＣＳ信号、Ｒ／Ｗ信号およ
びアドレス信号の出力を中止する。
“６”になったときにＲＥＡＤＹ信号が出力される。こ
のＲＥＡＤＹ信号は、ＣＰＵ１２の他にアクセス開始回
路２４およびカウンタ２８にも与えられる。アクセス開
始回路２４は、ＲＥＡＤＹ信号の立ち上がりで不能化さ
れ、ＣＳ信号およびＷａ信号の出力が中止される。カウ
ンタ２８は、ＲＥＡＤＹ信号の立ち上がりでリセットさ
れる。このように、データＤａがラッチされてから２ク
ロック後にメモリカード２２が不能化される。一方、Ｃ
ＰＵ１２は、ＲＥＡＤＹ信号の入力期間におけるクロッ
クの立ち上がりでデータＤｂを取り込み、ＲＥＡＤＹ信
号の立ち上がりでＡＳ信号、ＣＳ信号、Ｒ／Ｗ信号およ
びアドレス信号の出力を中止する。
【００２１】以上のように、カウント値が“２”〜
“４”となる期間にＷｅ信号が出力され、これによって
読み出されたデータＤａは、カウント値が“４”となっ
た時点でラッチされる。Ｗｅ信号の出力が中止された後
も、ＣＳ信号およびアドレス信号はＲＥＡＤＹ信号が立
ち上がるまでメモリカード２２に与えられ続ける。一
方、ラッチされたデータＤｂは、カウント値が“５”お
よび“６”をとる期間ＣＰＵ１２に入力され、ＣＰＵ１
２は、ＲＥＡＤＹ信号がローレベルとなる期間（カウン
ト値が“６”となる期間）のクロックの立ち上がりでデ
ータＤｂを取り込む。ＣＰＵ１２はまた、ＲＥＡＤＹ信
号の立ち上がり後のクロックの立ち上がりで読み出し処
理を終了する。
“４”となる期間にＷｅ信号が出力され、これによって
読み出されたデータＤａは、カウント値が“４”となっ
た時点でラッチされる。Ｗｅ信号の出力が中止された後
も、ＣＳ信号およびアドレス信号はＲＥＡＤＹ信号が立
ち上がるまでメモリカード２２に与えられ続ける。一
方、ラッチされたデータＤｂは、カウント値が“５”お
よび“６”をとる期間ＣＰＵ１２に入力され、ＣＰＵ１
２は、ＲＥＡＤＹ信号がローレベルとなる期間（カウン
ト値が“６”となる期間）のクロックの立ち上がりでデ
ータＤｂを取り込む。ＣＰＵ１２はまた、ＲＥＡＤＹ信
号の立ち上がり後のクロックの立ち上がりで読み出し処
理を終了する。
【００２２】この実施例によれば、ＣＳ信号およびアド
レス信号はデータＤａが読み出された後もホールドされ
るため、ＰＣＡＣＩＭ方式の要求を満足できる。また、
ラッチされたデータＤｂがＲＥＡＤＹ信号とともにＣＰ
Ｕ１２に与えられるため、同期バス方式の要求も満足で
きる。なお、この実施例では制御信号Ｗｃ０、Ｗｃ１、
Ｗｄ、Ｗｅ、ＷｆおよびＲＥＡＤＹ信号の出力タイミン
グをカウンタによって制御するようにしたが、タイミン
グの制御にはカウンタ以外のステートマシンを用いても
よい。
レス信号はデータＤａが読み出された後もホールドされ
るため、ＰＣＡＣＩＭ方式の要求を満足できる。また、
ラッチされたデータＤｂがＲＥＡＤＹ信号とともにＣＰ
Ｕ１２に与えられるため、同期バス方式の要求も満足で
きる。なお、この実施例では制御信号Ｗｃ０、Ｗｃ１、
Ｗｄ、Ｗｅ、ＷｆおよびＲＥＡＤＹ信号の出力タイミン
グをカウンタによって制御するようにしたが、タイミン
グの制御にはカウンタ以外のステートマシンを用いても
よい。
【図１】この発明の１実施例を示すブロック図である。
【図２】メモリ制御回路を示すブロック図である。
【図３】図１実施例の動作の一部を示すタイミング図で
ある。
ある。
１０ …ディジタルカメラ
１２ …ＣＰＵ
１４ …データバス
１８ …メモリ制御回路
２０ …双方向バッファ
２２ …メモリカード
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 12/00
G06F 13/16
G06K 17/00,19/00
G06F 3/06,3/08
Claims (11)
- 【請求項１】記録媒体からＣＰＵによって指定されたア
ドレスのデータを読み出すデータ読み出し回路であっ
て、前記記録媒体はデータが読み出された後もアドレス
指定を必要とし、前記ＣＰＵは読み出し終了信号に応答
して前記アドレス指定を解除するものにおいて、 読み出されたデータを保持しかつ保持データを前記ＣＰ
Ｕに出力する保持手段、および 前記保持手段によるデータ保持の後に前記読み出し終了
信号を前記ＣＰＵに出力する出力手段を備えることを特
徴とする、データ読み出し回路。 - 【請求項２】前記ＣＰＵと前記記録媒体とが共有するデ
ータバスをさらに備える、請求項１記載のデータ読み出
し回路。 - 【請求項３】ステートマシン、 前記ＣＰＵからの読み出し要求に応答して前記記録媒体
および前記ステートマシンをアクティブにするアクティ
ブ手段、および 前記ステートマシンの状態に応じて前記記録媒体にデー
タの出力を指示する指示手段をさらに備える、請求項１
または２記載のデータ読み出し回路。 - 【請求項４】前記アクティブ手段は少なくともチップセ
レクト信号を前記記録媒体に出力する、請求項３記載の
データ読み出し回路。 - 【請求項５】前記アクティブ手段は前記読み出し終了信
号によって不能化され、前記ステートマシンは前記読み
出し終了信号によってリセットされる、請求項３または
４記載のデータ読み出し回路。 - 【請求項６】前記保持手段は前記ステートマシンが第１
状態になったときに前記データを保持し、 前記出力手段は前記ステートマシンが第２状態になった
ときに前記読み出し終了信号を出力する、請求項３ない
し５のいずれかに記載のデータ読み出し回路。 - 【請求項７】前記ステートマシンは前記第１状態の後に
前記第２状態に遷移する、請求項６記載のデータ読み出
し回路。 - 【請求項８】前記読み出し終了信号は前記ステートマシ
ンが前記第２状態をとる第２状態期間に出力される、請
求項６または７記載のデータ読み出し回路。 - 【請求項９】前記保持手段は少なくとも前記第２状態期
間に前記保持データを出力する、請求項８記載のデータ
読み出し回路。 - 【請求項１０】前記ステートマシンは状態に対応するカ
ウント値を出力するカウンタを含む、請求項３ないし９
のいずれかに記載のデータ読み出し回路。 - 【請求項１１】前記ＣＰＵは同期バス方式を採用し、 前記記録媒体はＰＣＭＣＩＡ方式を採用する、請求項１
ないし１０のいずれかに記載のデータ読み出し回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36479298A JP3481156B2 (ja) | 1998-12-22 | 1998-12-22 | データ読み出し回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36479298A JP3481156B2 (ja) | 1998-12-22 | 1998-12-22 | データ読み出し回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000187635A JP2000187635A (ja) | 2000-07-04 |
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Family
ID=18482680
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36479298A Expired - Fee Related JP3481156B2 (ja) | 1998-12-22 | 1998-12-22 | データ読み出し回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3481156B2 (ja) |
-
1998
- 1998-12-22 JP JP36479298A patent/JP3481156B2/ja not_active Expired - Fee Related
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| JP2000187635A (ja) | 2000-07-04 |
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