JPS59180877A - メモリの読出し制御方式 - Google Patents
メモリの読出し制御方式Info
- Publication number
- JPS59180877A JPS59180877A JP58056472A JP5647283A JPS59180877A JP S59180877 A JPS59180877 A JP S59180877A JP 58056472 A JP58056472 A JP 58056472A JP 5647283 A JP5647283 A JP 5647283A JP S59180877 A JPS59180877 A JP S59180877A
- Authority
- JP
- Japan
- Prior art keywords
- processor
- data
- control
- memory
- area
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/18—Numerical control [NC], i.e. automatically operating machines, in particular machine tools, e.g. in a manufacturing environment, so as to execute positioning, movement or co-ordinated operations by means of programme data in numerical form
- G05B19/408—Numerical control [NC], i.e. automatically operating machines, in particular machine tools, e.g. in a manufacturing environment, so as to execute positioning, movement or co-ordinated operations by means of programme data in numerical form characterised by data handling or data format, e.g. reading, buffering or conversion of data
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/065—Partitioned buffers, e.g. allowing multiple independent queues, bidirectional FIFO's
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/30—Nc systems
- G05B2219/35—Nc in input of data, input till input file format
- G05B2219/35373—Data storage, buffer
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/30—Nc systems
- G05B2219/36—Nc in input of data, input key till input tape
- G05B2219/36107—Bubble memory
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Human Computer Interaction (AREA)
- Manufacturing & Machinery (AREA)
- Automation & Control Theory (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Numerical Control (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、磁気バブルメモリ等の低速メモリのアクセス
タイムにかかわらずプロセッサが必要な時にデータを得
ることが可能なメモリの読出し制御方式に関する。
タイムにかかわらずプロセッサが必要な時にデータを得
ることが可能なメモリの読出し制御方式に関する。
数値制御技術の発達に伴ない種々の機械が数値制御され
ている。近年工業用ロボットも数値制御され、その動作
の向上が図られている。第１図は一般的な工業用ロボッ
トの構成図であ絵、５軸の動作軸をもつ関節ロボットを
示している。図中、ＢＳはベースであり、Ｅ軸を中心に
回転するもの、ＢＤはボディであり、ペースＢＳに対し
Ｄ軸を中心に回転するもの、ＡＲＭはアームであり、ベ
ースＢＳＫ対しＣ軸を中心に回転するもの、ＨＤは手首
であり、アームＡＲＭに対しＢ軸を中心に回転し、それ
自身もＡ軸を中心に回転するものであり、全体として基
本６軸、手首２軸の５軸の関節ロボットを示している。
ている。近年工業用ロボットも数値制御され、その動作
の向上が図られている。第１図は一般的な工業用ロボッ
トの構成図であ絵、５軸の動作軸をもつ関節ロボットを
示している。図中、ＢＳはベースであり、Ｅ軸を中心に
回転するもの、ＢＤはボディであり、ペースＢＳに対し
Ｄ軸を中心に回転するもの、ＡＲＭはアームであり、ベ
ースＢＳＫ対しＣ軸を中心に回転するもの、ＨＤは手首
であり、アームＡＲＭに対しＢ軸を中心に回転し、それ
自身もＡ軸を中心に回転するものであり、全体として基
本６軸、手首２軸の５軸の関節ロボットを示している。
この様な工業用ロボットでは、この５軸を数値制御して
手首ＨＤの位置、移動速度を制御し、所望の作業を行な
うものであるが、手首ＨＤに取付けた作業部材、例えば
ハンド、トーチ、の種類によって作業の種類が異なり、
その制御も異なってくる。
手首ＨＤの位置、移動速度を制御し、所望の作業を行な
うものであるが、手首ＨＤに取付けた作業部材、例えば
ハンド、トーチ、の種類によって作業の種類が異なり、
その制御も異なってくる。
この様な制御を行うには、ストアードプログラム型数値
制御装置が用いられ、この装置は制御データを予めメモ
リに記憶させておき、制御の進行に応じて数値制御デー
タを順次読出して指令通りの数値制御処理を行うもので
ある。か＼るメモリとしては従来Ｃ−ＭＯＳとかＲＡＭ
が使用されているが高価であり、情報の保持にバッテリ
ーを必要とするという欠点があった。ところで、最近、
メモリとして磁気バブルメモリが実用に供されるように
なってきている。この磁気バブルメモリは不揮発性大容
量メモリにもか＼わらず、価格は非常に安く、バッテリ
ーを要し々いメリットがあり、このため数値制御装置に
も採用されるようになっている。しかし々から、磁気バ
ブルメモリは不揮発性、大容量、低コストというメリッ
トがある反面、アクセスタイムが比較的大きい欠点があ
る。即ち、磁気バブルメモリにおいては記憶内容が１頁
単位（６４バイト）で読み／書きされるが、そのアクセ
スタイムは約２０ ｍ５ｅｃ ／頁程度と比較的大きい
。
制御装置が用いられ、この装置は制御データを予めメモ
リに記憶させておき、制御の進行に応じて数値制御デー
タを順次読出して指令通りの数値制御処理を行うもので
ある。か＼るメモリとしては従来Ｃ−ＭＯＳとかＲＡＭ
が使用されているが高価であり、情報の保持にバッテリ
ーを必要とするという欠点があった。ところで、最近、
メモリとして磁気バブルメモリが実用に供されるように
なってきている。この磁気バブルメモリは不揮発性大容
量メモリにもか＼わらず、価格は非常に安く、バッテリ
ーを要し々いメリットがあり、このため数値制御装置に
も採用されるようになっている。しかし々から、磁気バ
ブルメモリは不揮発性、大容量、低コストというメリッ
トがある反面、アクセスタイムが比較的大きい欠点があ
る。即ち、磁気バブルメモリにおいては記憶内容が１頁
単位（６４バイト）で読み／書きされるが、そのアクセ
スタイムは約２０ ｍ５ｅｃ ／頁程度と比較的大きい
。
このため、複数の制御データを磁気バブルメモリに記憶
させた数値制御装置においては指定された所定の制御デ
ータを取り出すのに時間がかかるため、機械の制御が中
断してしまうという事態が生じていた。即ち、数値制御
装置のプロセッサは第２図ｆＡｌに示す様に、バブルメ
モリから制御データを読出しくＲ１）、プロセッサが数
値演算処理しくＡ１）、ロボット側に移動命令を発し、
ロボット側で移動動作ＭＶ１をしている間に次の制御デ
ータの読出しくＲ２） 、数値、演算処理（Ａ２）を行
うという様に動作を行い、ロボットの制御を中断しない
様にしているが、読出し時間Ｒ１，Ｒ２・・・はメモリ
のアクセスタイムによって決定され固定であり、又演算
処理時間ＡＩ、Ａ２・・・もステップ数によって決定さ
れるから、移動動作時間ＭＶ １が短いと、次の移動指
令が間に合わなくなり、機械の制御が中断してしまう。
させた数値制御装置においては指定された所定の制御デ
ータを取り出すのに時間がかかるため、機械の制御が中
断してしまうという事態が生じていた。即ち、数値制御
装置のプロセッサは第２図ｆＡｌに示す様に、バブルメ
モリから制御データを読出しくＲ１）、プロセッサが数
値演算処理しくＡ１）、ロボット側に移動命令を発し、
ロボット側で移動動作ＭＶ１をしている間に次の制御デ
ータの読出しくＲ２） 、数値、演算処理（Ａ２）を行
うという様に動作を行い、ロボットの制御を中断しない
様にしているが、読出し時間Ｒ１，Ｒ２・・・はメモリ
のアクセスタイムによって決定され固定であり、又演算
処理時間ＡＩ、Ａ２・・・もステップ数によって決定さ
れるから、移動動作時間ＭＶ １が短いと、次の移動指
令が間に合わなくなり、機械の制御が中断してしまう。
このため、従来は先読みという技術が用いられている。
即ち、第２図（Ｂ）に示す様に、予じめ高速アクセスメ
モリに１頁先の制御データをバブルメモリから読出して
おき（Ｒ’２）、プロセッサは高速アクセスメモリから
次頁の制御データを読出す（Ｒ２）ことによ、り高速で
読出しができ、その後数値演算処ｆｆ（Ａ２）ｌ、、、
移動命令を発すふ。従って、プロセッサは日５ｉ出し時
間が短時間で済むため、移動動作時間内に読出しくＲ２
） 、数値演算処理（Ａ２）が可能となる。しかもバブ
ルメモリから高速メモリへのデータ転送はダイレクトメ
モリアクセス技術を用いれば、プロセッサの処理と独立
に実行できるから、プロセッサの負荷にならない。
モリに１頁先の制御データをバブルメモリから読出して
おき（Ｒ’２）、プロセッサは高速アクセスメモリから
次頁の制御データを読出す（Ｒ２）ことによ、り高速で
読出しができ、その後数値演算処ｆｆ（Ａ２）ｌ、、、
移動命令を発すふ。従って、プロセッサは日５ｉ出し時
間が短時間で済むため、移動動作時間内に読出しくＲ２
） 、数値演算処理（Ａ２）が可能となる。しかもバブ
ルメモリから高速メモリへのデータ転送はダイレクトメ
モリアクセス技術を用いれば、プロセッサの処理と独立
に実行できるから、プロセッサの負荷にならない。
しかしながら、係る従来の先読み方式においても、バブ
ルメモリから高速メモリへの転送時間は移動動作時間内
であることが要求されるので、移動動作時間が更に短縮
されると、この転送が間に合わなくなるという欠点があ
り、同様に制御の中断が生じていた。特に、ロボットの
制御の場合には、ロボットの制御を複雑にすればする程
多数の制御データを要し、例えば円弧に沿って移動する
場合には１ポイントの移動に対し極めて短い移動量が設
定されるので、移動動作時間が短くなり、この点の改善
が要望されていた。
ルメモリから高速メモリへの転送時間は移動動作時間内
であることが要求されるので、移動動作時間が更に短縮
されると、この転送が間に合わなくなるという欠点があ
り、同様に制御の中断が生じていた。特に、ロボットの
制御の場合には、ロボットの制御を複雑にすればする程
多数の制御データを要し、例えば円弧に沿って移動する
場合には１ポイントの移動に対し極めて短い移動量が設
定されるので、移動動作時間が短くなり、この点の改善
が要望されていた。
従って、本発明の目的は、機械の移動時間が短縮されて
もプロセッサが制御の中断を生じない様にすることので
きるメモリの読出し制御方式を提供するにある。
もプロセッサが制御の中断を生じない様にすることので
きるメモリの読出し制御方式を提供するにある。
以下、本発明を実施例により畦細に説明する。
第３図及び第４図は本発明の原理説明図である。
本発明では、第４図（八に示す様に２頁分のＤＭＡ領域
４ａ、’４ｂｉ、読出し命令のためのＤＭＡ領域４ｃを
高速メモＩＪ （Ｒ，ＡＭ） ４に設け、先づ２頁分の
制御ｆデータを領域４ａ、４ｂにバブルメモリ５が１４
出しセットし、又領域４ｃに３頁目の読出し命令をセッ
トして開始する。図の例では、１頁に３ポイント分のデ
ータが収容されているから、領域４ａ。
４ａ、’４ｂｉ、読出し命令のためのＤＭＡ領域４ｃを
高速メモＩＪ （Ｒ，ＡＭ） ４に設け、先づ２頁分の
制御ｆデータを領域４ａ、４ｂにバブルメモリ５が１４
出しセットし、又領域４ｃに３頁目の読出し命令をセッ
トして開始する。図の例では、１頁に３ポイント分のデ
ータが収容されているから、領域４ａ。
４ｂはＰ１〜Ｐ３．Ｐ４〜Ｐ６の制御データが格納され
ており、領域４ＣＫは３ポイント分の読出し命令ＣＭ７
． ＣＨ２，ＣＨ９がセットされる。プロセッサが領域
４ａの制御データＰ１〜Ｐ３を自己のバッファニ読み取
り、読取り終了稜ダイレクトメモリアクセスにより領域
４ｃの読出し命令ＣＭ７． ＣＨ２，ＣＨ９によりバブ
ルメモリ５をアクセスする。これとともに、領域４ｂの
２頁目の制御データＰ４〜Ｐ６を領域４ａに転送する。
ており、領域４ＣＫは３ポイント分の読出し命令ＣＭ７
． ＣＨ２，ＣＨ９がセットされる。プロセッサが領域
４ａの制御データＰ１〜Ｐ３を自己のバッファニ読み取
り、読取り終了稜ダイレクトメモリアクセスにより領域
４ｃの読出し命令ＣＭ７． ＣＨ２，ＣＨ９によりバブ
ルメモリ５をアクセスする。これとともに、領域４ｂの
２頁目の制御データＰ４〜Ｐ６を領域４ａに転送する。
プロセッサが前述の読取った制御データＰ１〜 ′Ｐ３
を実行中にバブルメモリ５から順次３負目の制（財）デ
ータＰ７〜Ｐ９が読出され、領域４ｂに格納きれていく
（第４図（Ｂ））。そしてプロセッサが制御データの実
行を終了後再びＲＡＭ４の領域４ａの制（財）データＰ
４．Ｐ５．Ｐ６を読出すとともに、領域４Ｃに４負目の
読出し命令ＣＭ１３〜ＣＭ１５をセットする。次にプロ
セッサは制御データＰ４〜Ｐ６の読取後、領域４ｂの制
御データＰ７〜Ｐ９を領域４ａに転送するとともにダイ
レクトメモリアクセスにより領域４Ｃの読出し命令ＣＭ
１０〜ＣＭ１２によってバブルメモリ５をアクセスする
（第４図（Ｃ））。
を実行中にバブルメモリ５から順次３負目の制（財）デ
ータＰ７〜Ｐ９が読出され、領域４ｂに格納きれていく
（第４図（Ｂ））。そしてプロセッサが制御データの実
行を終了後再びＲＡＭ４の領域４ａの制（財）データＰ
４．Ｐ５．Ｐ６を読出すとともに、領域４Ｃに４負目の
読出し命令ＣＭ１３〜ＣＭ１５をセットする。次にプロ
セッサは制御データＰ４〜Ｐ６の読取後、領域４ｂの制
御データＰ７〜Ｐ９を領域４ａに転送するとともにダイ
レクトメモリアクセスにより領域４Ｃの読出し命令ＣＭ
１０〜ＣＭ１２によってバブルメモリ５をアクセスする
（第４図（Ｃ））。
同様にプロセッサが制御データＰ４〜Ｐ６の実行中にバ
ブルメモリ５から４負目の制御データＰＩＯ〜ｐ１２が
領域４ｂに読出され、格納されていく。従って、第３図
に示す如くバブルメモリ５へのアクセス許容時間は読取
終了後（Ｒ旬から次の読取終了（Ｒ２）までであり、第
２図ｆＢｌに比し大巾に長くなる。
ブルメモリ５から４負目の制御データＰＩＯ〜ｐ１２が
領域４ｂに読出され、格納されていく。従って、第３図
に示す如くバブルメモリ５へのアクセス許容時間は読取
終了後（Ｒ旬から次の読取終了（Ｒ２）までであり、第
２図ｆＢｌに比し大巾に長くなる。
即ち、領域４ｂがバブルメモリ５との転送専用に設けら
れているので、プロセッサとのアクセスに影響されずに
転送を可能としている。しかも、プロセッサはＲＡＭ４
の領域４ａのみにアクセスすることで次々と制御データ
が得られるので、領域が増加しても、次の頁の制御デー
タがどの領域にあるかを意識することなく読取り動作を
行なうことができる。従って、プロセッサのＲＡ、Ｍ４
へのアクセスと、 ＲＡＭ４とバブルメモリ５のアクセ
スが全く独立に行うことができる。
れているので、プロセッサとのアクセスに影響されずに
転送を可能としている。しかも、プロセッサはＲＡＭ４
の領域４ａのみにアクセスすることで次々と制御データ
が得られるので、領域が増加しても、次の頁の制御デー
タがどの領域にあるかを意識することなく読取り動作を
行なうことができる。従って、プロセッサのＲＡ、Ｍ４
へのアクセスと、 ＲＡＭ４とバブルメモリ５のアクセ
スが全く独立に行うことができる。
次に本発明を実現するだめの構成について第５図ブロッ
ク図により説明する。第５図は本発明の一実施例ブロッ
ク図であり、図中、１はプロセッサであり、制御プログ
ラムに従い前述の数値演算処理を実行するもの、２はプ
ログラムメモリであり、制御プログラムを格納するもの
、３はダイレクトメモリアクセス（ＤＭＡ）回路であり
、プロセッサ１の命令で後述するバブルメモリをアクセ
スし、データをデータメモリに格納するもの、４はデー
タメモリ（ＲＡＭ）であり、高速ランダムアクセスメモ
リで構成され、プロセッサ１の演算結果や必要なデータ
を格納するとともに、ＤＭＡ領域４ａ。
ク図により説明する。第５図は本発明の一実施例ブロッ
ク図であり、図中、１はプロセッサであり、制御プログ
ラムに従い前述の数値演算処理を実行するもの、２はプ
ログラムメモリであり、制御プログラムを格納するもの
、３はダイレクトメモリアクセス（ＤＭＡ）回路であり
、プロセッサ１の命令で後述するバブルメモリをアクセ
スし、データをデータメモリに格納するもの、４はデー
タメモリ（ＲＡＭ）であり、高速ランダムアクセスメモ
リで構成され、プロセッサ１の演算結果や必要なデータ
を格納するとともに、ＤＭＡ領域４ａ。
４ｂ、４ｃを哨°するもの、５は前述のバブルメモリで
あり、６は入出力ボートである。７はこれらを接紛する
アドレス・データバスであ３１ＯＵ位腋制御回路であわ
、入出力ポートからの移動指令忙応じ、パルス分配等を
行いモータを制御するもの、１１はモータであり、例え
ばロボットのｃ軸を駆動するものである。
あり、６は入出力ボートである。７はこれらを接紛する
アドレス・データバスであ３１ＯＵ位腋制御回路であわ
、入出力ポートからの移動指令忙応じ、パルス分配等を
行いモータを制御するもの、１１はモータであり、例え
ばロボットのｃ軸を駆動するものである。
次に第５図の構成の動作について説明する。
先づ、プロセッサ１は前述の如くバブルメモリ５の２頁
分の制御データを読出し、ＲＡＭ４のＤＭＡ領域４ａ、
４ｂに格納する。このためＫは、プロセッサ１がバス７
を介しＲ，ＡＭ４のＤＭＡ領域４ｃに１負目の命令をセ
ットし、ＤＭＡ回路６を起動し、バス７を介しバブルメ
モリ５をＤＭＡ領域４ｃの命令で−ｒクセスし、ＲＡ
Ｍ ４のＤＭＡ領域４ｂにバブルメモリ５の読出しデー
タを転送格納する。プロセラ １す１はこの転送終了
後、Ｄｆｖ’ｌＡ領域４ｂに格納された制御データをＤ
ＭＡ領域４ａに転送するとともにＤＭＡ領域４ｃに２負
目の命令をセットし、再度 ｌＤＭＡ領域４Ｃの命
令でバブルメモリ５をアクセスする。これによりバブル
メモリ５の２負目の制御データがＲＡＭ４のＤＭＡ領域
４ｂに転送格納される〇更に、プロセッサ１はＲＡＭ４
のＤＭＡ領域４ａに３負目の命令をセットする。
分の制御データを読出し、ＲＡＭ４のＤＭＡ領域４ａ、
４ｂに格納する。このためＫは、プロセッサ１がバス７
を介しＲ，ＡＭ４のＤＭＡ領域４ｃに１負目の命令をセ
ットし、ＤＭＡ回路６を起動し、バス７を介しバブルメ
モリ５をＤＭＡ領域４ｃの命令で−ｒクセスし、ＲＡ
Ｍ ４のＤＭＡ領域４ｂにバブルメモリ５の読出しデー
タを転送格納する。プロセラ １す１はこの転送終了
後、Ｄｆｖ’ｌＡ領域４ｂに格納された制御データをＤ
ＭＡ領域４ａに転送するとともにＤＭＡ領域４ｃに２負
目の命令をセットし、再度 ｌＤＭＡ領域４Ｃの命
令でバブルメモリ５をアクセスする。これによりバブル
メモリ５の２負目の制御データがＲＡＭ４のＤＭＡ領域
４ｂに転送格納される〇更に、プロセッサ１はＲＡＭ４
のＤＭＡ領域４ａに３負目の命令をセットする。
この状態でプロセッサ１はロボットの制御を開始する。
即ち、プロセッサ１けＲＡＭ４のＤＭＡ領域４ａの制御
データＰ１〜Ｐ３をバス７を介し自己のバッファに読み
取る。
データＰ１〜Ｐ３をバス７を介し自己のバッファに読み
取る。
次に、プロセッサ１は読取終了後、ＤＭＡ回路３を起動
してＲＡＭ４のＤＭＡ領域４ｃの命令（３負目）をバス
７に送り１バブルメモリ５のアクセスを開始せしめると
ともに、ＲＡＭ４のＤＭＡ領域４ｂの制御データＰ４〜
Ｐ６をＤＭＡ領域４ａに転送せしめる。
してＲＡＭ４のＤＭＡ領域４ｃの命令（３負目）をバス
７に送り１バブルメモリ５のアクセスを開始せしめると
ともに、ＲＡＭ４のＤＭＡ領域４ｂの制御データＰ４〜
Ｐ６をＤＭＡ領域４ａに転送せしめる。
プロセッサ１は制御データーＰ１〜Ｐ３を自己のバッフ
ァに読取った後直ちにこのデータを用いて数貢処理演算
を行Ａ１移動指令を演算する。
ァに読取った後直ちにこのデータを用いて数貢処理演算
を行Ａ１移動指令を演算する。
プロセッサ１けバス７、入出カポ−トロを介し移動指令
を位置制御回路１ｏへ送り、位置制御回＠１０では分配
パルスを発生し、位舗制御ループでモータ１１の回転量
と分配パルス量との差である位置評差に基いて速度指令
を発し、速度制御ループで速度指令とモータ１１の実速
度との差により電流指令を発しモータ１１を速度制御及
び位置制御する。
を位置制御回路１ｏへ送り、位置制御回＠１０では分配
パルスを発生し、位舗制御ループでモータ１１の回転量
と分配パルス量との差である位置評差に基いて速度指令
を発し、速度制御ループで速度指令とモータ１１の実速
度との差により電流指令を発しモータ１１を速度制御及
び位置制御する。
この様にプロセッサ１が数値処理演算及びモータ１１が
動作している間にバブルメモリ５から５負目の制御デー
タＰ７〜Ｐ９がＲＡＭ４のＤＭＡ領域４ｂに転送格納さ
れていく。
動作している間にバブルメモリ５から５負目の制御デー
タＰ７〜Ｐ９がＲＡＭ４のＤＭＡ領域４ｂに転送格納さ
れていく。
又、プロセッサ１は、モータ１１が動作し始めると、Ｒ
ＡＭ４のＤ ＭＡ領域４ａの制御データＰ４〜Ｐ６をバ
ス７を介し自己のバッファに読み取る。これとともにＲ
ＡＭ４のＤＭＡ領域４Ｃに４負目の命令をセットする。
ＡＭ４のＤ ＭＡ領域４ａの制御データＰ４〜Ｐ６をバ
ス７を介し自己のバッファに読み取る。これとともにＲ
ＡＭ４のＤＭＡ領域４Ｃに４負目の命令をセットする。
プロセッサ１が制御データＰ４〜Ｐ６を読取ると、ＤＭ
Ａ回路３を起動してＲＡＭ４のＤＭＡ領域４Ｃの４負目
の命令をバス７に送ね、バブルメモリ５のアクセスを開
始せしめるとともに、ＲＡＭ４のＤＭＡ領域４ｂの制御
データＰ７〜Ｐ９をＤＭＡ領域４ａに転送せしめる。
Ａ回路３を起動してＲＡＭ４のＤＭＡ領域４Ｃの４負目
の命令をバス７に送ね、バブルメモリ５のアクセスを開
始せしめるとともに、ＲＡＭ４のＤＭＡ領域４ｂの制御
データＰ７〜Ｐ９をＤＭＡ領域４ａに転送せしめる。
以後同様に、行なわれ、ロボットが連続的に動作をして
いくことになる。
いくことになる。
上述の例では、ロボットを制御対象としたが、他のｍｋ
Ａでも良く、又バブルメモリについて説明したが、フロ
ッピーディスク等の低速メモリでもよい。挺に、必要あ
ｊｌ−ｖｆ、ＤＭＡ領域は２つのみならず、６つ、４つ
・・・とじても良い。
Ａでも良く、又バブルメモリについて説明したが、フロ
ッピーディスク等の低速メモリでもよい。挺に、必要あ
ｊｌ−ｖｆ、ＤＭＡ領域は２つのみならず、６つ、４つ
・・・とじても良い。
以上説明した様に、本発明によれば、メモリの先読み制
御方式において、高速メモリに少なくともプロセッサへ
のデータ転送用の第１の領域と低速メモリからの転送デ
ータ格納用の第２の領域を設けているので、プロセッサ
の読取りと、低速メモリへのアクセスを独立して行うこ
とが出来るので、プロセッサは何等低速メモリへのアク
セスタイムを意識しないで、連続的にデータの読込みが
可能となるという効果を奏し、データ格納のため低速メ
モリを用いてもこれにより制御対象への制御の中断が生
じない。又、低速メモリから第２の領域に転送されたデ
ータは第１の領域に自動的に転送されるから、プロセッ
サは次のデータが高速メモリのどの領域に入っているか
を意識することなく、単に第１の領域をアクセスするの
みで必要なデータが得らｉｚるという効果を褥し、これ
によｅ＋ 複数のバスノア領域を設けてもプロセッサの
処理ステップが増加することがなく、一層高速ア、クセ
スが可能となる。逆に低速メモリからのデータも萬速メ
コ：りでの格納位置が定っているので、この低速メモリ
のアクセスに余分のバッファ割当て制御を行なわなくて
も良く、合わせて高速アクセスが可能となる等実用上優
れた効果も奏する。
御方式において、高速メモリに少なくともプロセッサへ
のデータ転送用の第１の領域と低速メモリからの転送デ
ータ格納用の第２の領域を設けているので、プロセッサ
の読取りと、低速メモリへのアクセスを独立して行うこ
とが出来るので、プロセッサは何等低速メモリへのアク
セスタイムを意識しないで、連続的にデータの読込みが
可能となるという効果を奏し、データ格納のため低速メ
モリを用いてもこれにより制御対象への制御の中断が生
じない。又、低速メモリから第２の領域に転送されたデ
ータは第１の領域に自動的に転送されるから、プロセッ
サは次のデータが高速メモリのどの領域に入っているか
を意識することなく、単に第１の領域をアクセスするの
みで必要なデータが得らｉｚるという効果を褥し、これ
によｅ＋ 複数のバスノア領域を設けてもプロセッサの
処理ステップが増加することがなく、一層高速ア、クセ
スが可能となる。逆に低速メモリからのデータも萬速メ
コ：りでの格納位置が定っているので、この低速メモリ
のアクセスに余分のバッファ割当て制御を行なわなくて
も良く、合わせて高速アクセスが可能となる等実用上優
れた効果も奏する。
尚、本発明を一実施例により説明したが、本発明は上述
の実施例に限定されることなく、本発明の主旨に従い種
々の変形が可能であわ、これらを本発明の範囲から刊除
するものではなめ。
の実施例に限定されることなく、本発明の主旨に従い種
々の変形が可能であわ、これらを本発明の範囲から刊除
するものではなめ。
第１図は工業用ロボットの構成図、第２図は従来のメモ
リの読出し制ａ力式説明図、第３図、第４図は本発明の
原理説明図、第５関は本発明を実均、するー′４ｉ：施
汐リブロッす図である。 図中、１・・・プロセッサ、３・・・ＤＭＡ回路、４・
・・ＲＡＭ （高速メモリ）、５・・・バブルメモリ（
低速メモリ）、７・・・バス。 時節出願人 ファナック株式会社 代 理 人 弁璋士 辻 度 外１名 第２図 （Ａ） （Ｂ） 第３図 （Ｈ／（ｋ／２（／７１３−／、ｆ ｐＡ／４４（−〜へヘーーノ 、、−Ａ
。 早４ 図
リの読出し制ａ力式説明図、第３図、第４図は本発明の
原理説明図、第５関は本発明を実均、するー′４ｉ：施
汐リブロッす図である。 図中、１・・・プロセッサ、３・・・ＤＭＡ回路、４・
・・ＲＡＭ （高速メモリ）、５・・・バブルメモリ（
低速メモリ）、７・・・バス。 時節出願人 ファナック株式会社 代 理 人 弁璋士 辻 度 外１名 第２図 （Ａ） （Ｂ） 第３図 （Ｈ／（ｋ／２（／７１３−／、ｆ ｐＡ／４４（−〜へヘーーノ 、、−Ａ
。 早４ 図
Claims (1)
- 低速メモリのデータを予め高速メモリに読出しておき、
プロセッサが高速メモリから該低速メモリのデータを読
出して実行するメモリの読出し制御方式において、該高
速メモリに該プロセッサが読取りアクセスする第１のデ
ータ格納領域と該低速メモリのデータが転送格納される
第２のデータ格納領域とを設け、該プロセッサが該高速
メモリの第１のデータ格納領域の格納データを読出し、
且つ該高速メモリの諺２のデータ格納領域のデータを第
１のデータ格納領域に転°送せしめるとともに該低速メ
モリをアクセスして該第２のデータ格納領域に読出すこ
とを特徴とするメモリの読出し制御方式。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58056472A JPS59180877A (ja) | 1983-03-31 | 1983-03-31 | メモリの読出し制御方式 |
| PCT/JP1984/000154 WO1984003990A1 (en) | 1983-03-31 | 1984-03-30 | Memory readout control system |
| EP19840901404 EP0144432A4 (en) | 1983-03-31 | 1984-03-30 | MEMORY READING CONTROL SYSTEM. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58056472A JPS59180877A (ja) | 1983-03-31 | 1983-03-31 | メモリの読出し制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59180877A true JPS59180877A (ja) | 1984-10-15 |
Family
ID=13028042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58056472A Pending JPS59180877A (ja) | 1983-03-31 | 1983-03-31 | メモリの読出し制御方式 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0144432A4 (ja) |
| JP (1) | JPS59180877A (ja) |
| WO (1) | WO1984003990A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61156346A (ja) * | 1984-12-24 | 1986-07-16 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 記憶階層の先取り装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0675429B1 (en) * | 1988-11-11 | 2001-10-24 | Victor Company Of Japan, Limited | Data handling apparatus |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5313325A (en) * | 1976-07-21 | 1978-02-06 | Mitsubishi Electric Corp | Connection method between information processing unit and peripheral device |
| JPS569138U (ja) * | 1979-06-30 | 1981-01-26 | ||
| JPS5750380A (en) * | 1980-09-09 | 1982-03-24 | Mitsubishi Electric Corp | Writing method of buffer storage device |
-
1983
- 1983-03-31 JP JP58056472A patent/JPS59180877A/ja active Pending
-
1984
- 1984-03-30 WO PCT/JP1984/000154 patent/WO1984003990A1/ja not_active Application Discontinuation
- 1984-03-30 EP EP19840901404 patent/EP0144432A4/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61156346A (ja) * | 1984-12-24 | 1986-07-16 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 記憶階層の先取り装置 |
| JPH0364893B2 (ja) * | 1984-12-24 | 1991-10-08 | Intaanashonaru Bijinesu Mashiinzu Corp |
Also Published As
| Publication number | Publication date |
|---|---|
| WO1984003990A1 (en) | 1984-10-11 |
| EP0144432A4 (en) | 1988-05-26 |
| EP0144432A1 (en) | 1985-06-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6244281B2 (ja) | ||
| JPS59180877A (ja) | メモリの読出し制御方式 | |
| JP3549755B2 (ja) | 位置決め方法および位置決め装置 | |
| JPS6462704A (en) | High speed working system | |
| JPH02213905A (ja) | 入出力制御方式 | |
| JPS59226947A (ja) | メモリのデ−タアクセス方式 | |
| JP2705367B2 (ja) | ロボットの制御装置 | |
| JPS6057406A (ja) | Νｃ加工プログラムチエツク装置 | |
| JP2787207B2 (ja) | 多軸位置サーボ装置 | |
| JPS63750A (ja) | メモリコントロ−ル方法 | |
| JPS58178404A (ja) | シ−ケンスコントロ−ラの外部演算ユニツト | |
| JPH01230153A (ja) | データ処理装置 | |
| JPH02188848A (ja) | バッファメモリ方式を使用したデータ処理方式 | |
| JP3793246B2 (ja) | 位置決めシステム | |
| JP2023135946A (ja) | ロボットコントローラーおよびロボットシステム | |
| JPH0656584B2 (ja) | 複数コンピュータによる分割処理システムにおける動作状態監視装置 | |
| WO1994022134A1 (en) | Buffer control for data transfer within hard disk during idle periods | |
| JPH08314801A (ja) | メモリ管理方式 | |
| JP2551613B2 (ja) | データ処理装置 | |
| JPS63254502A (ja) | ロボツト制御装置 | |
| JPH08221106A (ja) | プログラマブルコントローラ | |
| JPS6121696Y2 (ja) | ||
| JPH05138563A (ja) | ロボツトの制御装置 | |
| JPH0296804A (ja) | 数値制御装置 | |
| JPH04184525A (ja) | 磁気ディスク装置 |