JPH02188848A - バッファメモリ方式を使用したデータ処理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［目　次］ 概要 産業上の利用分野 従来の技術（第７〜９図） 発明が解決しようとする課題 課題を解決するための手段（第１，２図）作用 実施例 （ａ）第１の実施例の説明（第３，４図）（ｂ）第２の
実施例の説明（第５，６図）（ｃ）その他 発明の効果 ［概　要］ マイクロプロセッサに内蔵のバッファメモリ（キャッシ
ュメモリ）を使用するデータ処理方式キャッシュメモリ
の容量を大きくしなくても、ヒツト率を上げることがで
きるようにすることを目的とし、 ｎ語単位のうち高速アクセスタイムを要求される先頭か
らｍ（ｍ＜ｎ）語についてはこれを外付けの大容量バッ
ファメモリまたは主記憶装置の高速動作記憶部に記憶し
ておき、データの処理時において、小容量バッファメモ
リ内に目的のデータが存在しない場合には、ｎ語単位の
うち先頭からｍ語については大容量バッファメモリまた
は主記憶装置の高速動作記憶部に記憶されているデータ
を転送するとともに、残りの（ｎ−ｍ）語については主
記憶装置（低速動作記憶部）に記憶されているデータを
転送するように構成する。

［産業上の利用分野］ 本発明は、マイクロプロセッサに内蔵のバッファメモリ
を使用するデータ処理方式に関する。

なお、バッファメモリはキャッシュメモリあるいはロー
カルメモリともいうので、以下、このバッファメモリの
ことを代表してキャッシュメモリということがある。

マイクロプロセッサにおいて、外部メモリとしての主記
憶装置の高速化・大容量化は常に重要な課題の一つにな
っている。しかし、一般にメモリに高速性と大容量の両
方の特性を経済的にもたせることは困難である。そこで
、プロセッサに高速・小容量のキャッシュメモリを内蔵
させ、比較的低速・大容量の主記憶装置と組み合わせる
ことにより、等測的に高速・大容量の主記憶装置を経済
的に実現できるようにしている。かかるメモリ方式をバ
ッファメモリ方式という。

かかるバッファメモリ方式では、必要な命令やデータが
キャッシュメモリに存在しなければ、それらを主記憶装
置からキャッシュメモリへ複数語のブロック単位でロー
ドする仕組になっており、以後のアクセスからはキャッ
シュメモリを参照することにより高速化される。

［従来の技術］ 第７図は従来のキャッシュメモリ方式を使用したデータ
処理方式を示すブロック図であるが、この第７図におい
て、１はＣＰＵ等のデータ処理部、２は例えば４語単位
でブロック転送されるデータ処理命令および処理データ
を記憶し且つ高速動作が可能な小容量キャッシュメモリ
（ＳＲＡＭ）であり、このデータ処理部１と小容量キャ
ッシュメモリ２とはマイクロプロセッサ３にそなえられ
ている。

４は主記憶装置で、この主記憶装置４はマイクロプロセ
ッサ３のためのデータを格納するもので、その動作は比
較的低速である。

そして、この主記憶装置４とマイクロプロセッサ３とは
、ブロック転送要求ライン５．アドレスライン６、ブロ
ック転送データライン７からなるパスラインを介して接
続されている。

このような構成により、データ処理部１で必要な命令や
データ（目的とする命令やデータ）が小容量キャッシュ
メモリ２をヒツト（ｂｉｔ）することにより検索される
が、もし上記の命令やデータがこの小容量キャッシュメ
モリ２に存在しなければ、それらを主記憶装置４からキ
ャッシュメモリ２へ４語単位のブロック転送を行なって
ロードするようになっている。

［発明が解決しようとする課題］ しかしながら、このような従来のデータ処理方式では、
次のような問題点がある。すなわち、マイクロプロセッ
サ３に内蔵のキャッシュメモリ２はその容量が小さいの
で、ヒツト率を上げることが難しく、従ってメモリの高
速化という点で問題がある。

そこで、第８図に示すごとく、マイクロプロセッサ３と
主記憶装置４との間に、小容量キャッシュメモリ２より
も記憶容量が大きく且つ小容量キャッシュメモリ２とほ
ぼ同じ高速動作が可能な外付けの大容量キャッシュメモ
リ（ＳＲＡＭ）８を設けた２段キャッシュメモリ方式が
提案されている。

この２段キャッシュメモリ方式によるデータ処理方式で
は、データ処理部１で必要な命令やデータが小容量キャ
ッシュメモリ２をヒツトすることにより検索されても、
上記の命令やデータがこの小容量キャッシュメモリ２に
存在しなければ、最初は主記憶装置４ではなく、大容量
キャッシュメモリ８をヒツトし、この大容量キャッシュ
メモリ８から小容量キャッシュメモリ２へ４語単位のブ
ロック転送を行なってデータを入れ替えるようになって
いる。そして、大容量キャッシュメモリ８に所要のデー
タがあれば、以後のアクセスからは小容量キャッシュメ
モリ２を参照することにより高速化がはかられている。

なお、このときのブロック転送の様子を示すと、第９図
（ａ）〜（ｃ）のようになる。

さらに、もし上記の命令やデータがこの大容量キャッシ
ュメモリ８にも存在しなければ、それらを主記憶装置４
からキャッシュメモリ２，８へ同じく４語単位のブロッ
ク転送を行なってロードするようになっている。

しかしながら、このような２段キャッシュメモリ方式に
よるデータ処理方式でも、ヒツト率を上げようとすれば
、キャッシュメモリの容量を更に大きくしなければなら
ず、ＳＲＡＭが高価なことを勘案すると、コスト的に不
利となる。

本発明は，このような問題点に鑑みなされたもので、キ
ャッシュメモリの容量を大きくしなくても、ヒツト率を
上げることができるようにした、データ処理方式を提供
することを目的とする。

［課題を解決するための手段］ 第１図は本発明の原理ブロック図である。

この第１図において、１はＣＰＵ等のデータ処理部、２
はｎ　（ｎは複数）語単位でブロック転送されるデータ
処理命令および処理データを記憶し且つ高速動作が可能
な小容量キャッシュメモリであり、このデータ処理部１
と小容量キャッシュメモリ２とはプロセッサ３にそなえ
られている。

４は主記憶装置で、この主記憶装置４はプロセッサ３の
ためのデータを格納するもので、この主記憶装置４とプ
ロセッサ３とは、ブロック転送要求ライン、アドレスラ
イン、ブロック転送データラインからなるパスラインを
介して接続されている。

８は大容量キャッシュメモリで、この大容量キャッシュ
メモリ８は、プロセッサ３と主記憶装置４との間に設け
られ、小容量バッファメモリ２よりも記憶容量が大きく
且つ小容量キャッシュメモリ２と同様高速動作が可能な
大容メモリであり、ｎ語単位のうち高速アクセスタイム
を要求される先頭からｍ（ｍ＜ｎ）語については、この
大容量バッファメモリ８に記憶されるようになっている
。

第２図は本発明の他の態様を示す原理ブロック図であり
、この第２図においても、データ処理部上と小容量キャ
ッシュメモリ２とがプロセッサ３にそなえられており、
主記憶装置４とプロセッサ３とは、ブロック転送要求ラ
イン、アドレスライン、ブロック転送データラインから
なるパスラインを介して接続されている。

しかし、この第２図においては、主記憶装置４が、動作
が低速の低速動作記憶部４１と、低速動作記憶部４１よ
りも高速な動作が可能な高速動作記憶部４２とをそなえ
ており、ｎ語単位のうち高速アクセスタイムを要求され
る先頭からｍ　（ｍ＜ｎ）語については、高速動作記憶
部４２に記憶されるようになっている。

［作　用］ このような構成により、第１図に示すものでは、データ
の処理時において、小容量バッファメモリ２内に目的の
データが存在しない場合には、ｎ語単位のうち先頭から
ｍ語については大容量バッファメモリ８に記憶されてい
るデータを転送するとともに、残りの（ｎ−ｍ）語につ
いては主記憶装置４に記憶されているデータを転送する
。

一方、第２図に示すものでは、データの処理時において
、小容量バッファメモリ２内に目的のデータが存在しな
い場合には、ｎ語単位のうち先頭からｍ語については主
記憶装置４の高速動作記憶部４２に記憶されているデー
タを転送するとともに、残りの（ｎ−ｍ）語については
主記憶装置４の低速動作記憶部４１に記憶されているデ
ータを転送する。

［実施例］ 以下、図面を参照して本発明の詳細な説明する。

（ａ）第１実施例の説明 第３図は本発明の第１実施例を示すブロック図であるが
、この第３図に示す実施例は、２段キャッシュメモリ方
式についてのものであり、このため、データ処理部１と
小容量キャッシュメモリ（ＳＲＡＭ）２とを有するマイ
クロプロセッサ３と、主記憶装置４とを結ぶパスライン
（このパスラインはブロック転送要求ライン５．アドレ
スライン６、ブロック転送データライン７をもつ）には
、大容量キャッシュメモリ（ＳＲＡＭ）８が接続されて
いる。

また、主記憶装置４は、偶数アドレスに関するデータを
記憶する偶アドレスメモリ部４１Ａと、奇数アドレスに
関するデータを記憶する奇アドレスメモリ部４１Ｂとを
そなえており、これらの偶アドレスメモリ部４１Ａと奇
アドレスメモリ部４１Ｂとしては、共に動作がＳＲＡＭ
に比べて低速（数分の１）なりＲＡＭが使用される。

さらに、主記憶装置４には、偶アドレスメモリ部４１Ａ
と奇アドレスメモリ部４１Ｂとを切り替える制御部４３
が設けられている。

なお、記憶部を偶アドレスメモリ部４１Ａと奇アドレス
メモリ部４１Ｂとに分けているのは、アドレスを偶数ア
ドレスと奇数アドレスとにパンク分けして、メモリ内の
同時動作を可能とし、主記憶装置４内のサイクルタイム
を向上させるためである。また、メモリ素子の読出しサ
イクルを上げるため、ＤＲＡＭは高速ページモードもし
くはニブルモードを使用している。

ところで、転送ブロック単位を４語単位とすると、４語
のうち高速アクセスタイムを要求される先頭から１語（
先頭語）については、これが大容量バッファメモリ８に
記憶されるようになっている。

上述の構成により、データ処理部１で必要な命令やデー
タが小容量キャッシュメモリ２をヒツトすることにより
検索されても、上記の命令やデータがこの小容量キャッ
シュメモリ２に存在しなければ、即ちデータの処理時に
おいて、小容量バッファメモリ２内に目的のデータが存
在しない場合には、４語単位のうちの先頭語については
大容量バッファメモリ８に記憶されているデータを転送
するとともに、残りの３語については主記憶装置４に記
憶されているデータを転送する。なお、このときのブロ
ック転送の様子を示すと、第４図（ａ）〜（ｃ）のよう
になる。

そして、このとき主記憶装置４では、偶数アドレスのデ
ータ（２）については偶アドレスメモリ部４１Ａから読
み出し［第４図（ｄ）〜（ｆ）参照］、奇数アドレスの
データ（１，３）については奇アドレスメモリ部４１Ｂ
から読み出すようになっている［第４図（ｇ）〜（ｉ）
参照］。

なお、第４図において、ＲＡＳはローアドレスセレクト
信号、ＣＡＳはコラムアドレスセレクト信号である。

ところで、上記のように４語単位のうち先頭語だけを大
容量キャッシュメモリ８に記憶しても。

ブロック単位の転送が可能なのは、次の理由による。す
なわち、ブロック転送を行なう場合、高速アクセスタイ
ムを必要とするという観点からは、先頭語が一番厳しく
、以下２〜４語へといくに従って、アクセスタイムの要
求が緩くなるからである。

このように大容量キャッシュメモリ８には先頭語部分の
み記憶させ、２〜４番目のデータは主記憶装置４から転
送することにより、外付はキャッシュメモリ８の容量を
１／４にすることができるほか、従来と同じ容量のＳＲ
ＡＭを使用した場合は、大容量キャッシュメモリ８の見
掛は上の容量を４倍にすることができ、これによりヒツ
ト率を上げることができる。

なお、もし上記の命令やデータがこの大容量キャッシュ
メモリ８にも存在しなければ、それらを主記憶装置４か
らキャッシュメモリ２，８へ同じく４語単位のブロック
転送を行なってロードするようになっている。

（ｂ）第２実施例の説明 第５図は本発明の第２実施例を示すブロック図であるが
、この第２図に示す実施例は、１段キャッシュメモリ方
式についてのものであり、このため、データ処理部１と
小容量キャッシュメモリ（ＳＲＡＭ）２とを有するマイ
クロプロセッサ３と、主記憶装置４とを結ぶパスライン
（このバスラインはブロック転送要求ライン５．アドレ
スライン６、ブロック転送データライン７をもつ）には
、前述の第１実施例のような大容量キャッシュメモリ（
ＳＲＡＭ）は接続されていない。

しかし、この第２実施例では、主記憶装置４が、動作が
低速の低速動作記憶部としての低速メモリ部（ＤＲＡＭ
）４１と、低速メモリ部４１よりも高速な動作が可能な
高速動作記憶部としての高速メモリ部（ＳＲＡＭ）４２
とをそなえており、４語単位のうち高速アクセスタイム
を要求される先頭語についてはこれを高速メモリ部４２
に記憶するようになっている。

また、低速メモリ部４１は、偶数アドレスに関するデー
タを記憶する偶アドレスメモリ部４１Ａと、奇数アドレ
スに関するデータを記憶する奇アドレスメモリ部４１Ｂ
とをそなえており、これらの偶アドレスメモリ部４１Ａ
と奇アドレスメモリ部４１Ｂとしては、上記のごとく、
共に動作がＳＲＡＭに比べて低速（数分の１）なりＲＡ
Ｍが使用される。

さらに、主記憶装置４には、偶アドレスメモリ部４１Ａ
と奇アドレスメモリ部４１Ｂと高速メモリ部４２とを切
り替える制御部４３′が設けられている。

なお、低速メモリ部４１を偶アドレスメモリ部４１Ａと
奇アドレスメモリ部４１Ｂとに分けているのは、前記の
とおり、アドレスを偶数アドレスと奇数アドレスとにバ
ンク分けして、メモリ内の同時動作を可能とし、主記憶
装置４内のサイクルタイムを向上させるためである。ま
た、この場合も、メモリ素子の読出しサイクルを上げる
ため、ＤＲＡＭは高速ページモードもしくはニブルモー
ドを使用している。

上述の構成により、データ処理部１で必要な命令やデー
タが小容量キャッシュメモリ２をヒツトすることにより
検索されても、上記の命令やデータがこの小容量キャッ
シュメモリ２に存在しなければ、即ちデータの処理時に
おいて、小容量バッファメモリ２内に目的のデータ、が
存在しない場合には、４語単位のうち先頭語については
主記憶装置４の高速メモリ部４２に記憶されているデー
タを転送するとともに、残りの３語については主記憶装
置４の低速メモリ部４１に記憶されているデータを転送
する。

なお、このときのブロック転送の様子を示すと、第６図
（ａ）〜（Ｑ）のようになる。

そして、このとき主記憶装置４の高速メモリ部４２から
は第６図（ｄ）のようにデータが読み出されるが、主記
憶装置４の低速メモリ部４１では、偶数アドレスのデー
タ（２）については偶アドレスメモリ部４１Ａから読み
出し［第６図（ｅ）〜（ｇ）参照］、奇数アドレスのデ
ータ（１，３）については奇アドレスメモリ部４１Ｂか
ら読み出すようになっている［第６図（ｈ）〜（ｊ）参
照］。

また、上記のように４語単位のうち先頭語だけ高速メモ
リ部４２に記憶しても、ブロック単位の転送が可能な理
由は、４語単位のうち先頭語だけ大容量キャッシュメモ
リ８に記憶しても、ブロック単位の転送が可能である理
由と同じである。

このように主記憶装置４の高速メモリ部４２には先頭語
部分のみ記憶させ、２〜４番目のデータは主記憶装置４
の低速メモリ部４１から転送することにより、大容量の
外付はキャッシュメモリを省略することができ、しかも
少ないＳＲＡＭで外部にキャッシュメモリを設けた以上
のデータ処理能力を発揮することができので、コストの
低廉化におおいに寄与しうるちのである。

なお、Ｍ語の大容量外付はキャッシュメモリを設けた場
合と比較すると、本実施例では、４ＸＭ語の外付はキャ
ッシュメモリ相当のメモリを主記憶装置内に設けたのと
等価になる。

（Ｃ）その他 なお、本発明は、４語単位のブロック転送のものに限ら
ず、一般に複数（ｎ）語の単位ブロックで転送するもの
にも同様にして適用できることはいうまでもない。

また、大容量キャッシュメモリ８や主記憶装置４の高速
動作記憶部４２に記憶すべきものとして。

先頭語に限らず、先頭語を含む複数（ｍ）語を記憶して
もよい。この場合、大容量キャッシュメモリ８や主記憶
装置４の高速動作記憶部４２に記憶すべき語数は、シス
テム等によって異なるが、その語数は高速アクセスタイ
ムを要求される語数分ということになる。

［発明の効果］ 以上詳述したように、本発明のバッファメモリ方式を使
用したデータ処理方式によれば、ｎ語単位のうち高速ア
クセスタイムを要求される先頭からｍ（ｍ＜ｎ）語につ
いてはこれを大容量バッファメモリに記憶しておき、デ
ータの処理時において、プロセッサ内の小容量バッファ
メモリに目的のデータが存在しない場合には、ｎ語単位
のうち先頭からｍ語については大容量バッファメモリに
記憶されているデータを転送するとともに、残りの（ｎ
−ｍ）語については主記憶装置に記憶されているデータ
を転送することが行なわれるので、外付はキャッシュメ
モリの容量を小さくすることができるほか、従来と同じ
容量のメモリを使用した場合は、大容量キャッシュメモ
リの見掛は上の容量を大きくすることができ、これによ
りヒツト率を向上できる利点がある。

また、本発明のバッファメモリ方式を使用したデータ処
理方式によれば、主記憶装置が、動作が低速の低速動作
記憶部と、この低速動作記憶部よりも高速な動作が可能
な高速動作記憶部とをそなえてなり、ｎ語単位のうち高
速アクセスタイムを要求される先頭からｍ（ｍ＜ｎ）語
についてはこれを高速動作記憶部に記憶しておき、デー
タの処理時において、プロセッサ内の小容量バッファメ
モリに目的のデータが存在しない場合には、ｎ語単位の
うち先頭からｍ語については高速動作記憶部に記憶され
ているデータを転送するとともに、残りの（ｎ−ｍ）語
については低速動作記憶部に記憶されているデータを転
送することが行なわれるので、大容量の外付はキャッシ
ュメモリを省略することができ、しかも少ないメモリで
外部にキャッシュメモリを設けた以上のデータ処理能力
を発揮することができ、これによりコストの低廉化にお
おいに寄与しうるという利点がある。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の他の態様を示す原理ブロック図、 第３図は本発明の第１実施例を示すブロック図、第４図
は本発明の第１実施例におけるデータ転送時の作用を説
明する図、 第５図は本発明の第２実施例を示すブロック図、第６図
は本発明の第２実施例におけるデータ転送時の作用を説
明する図、 第７図は従来の１段キャッシュメモリ方式を使用したデ
ータ処理方式を示すブロック図、第８図は従来の２段キ
ャッシュメモリ方式を使用したデータ処理方式を示すブ
ロック図、第９図は第８図に示す従来例におけるデータ
転送時の作用を説明する図である。 ２は小容量キャッシュメモリ、 ３はマイクロプロセッサ、 ４は主記憶装置、 ５はブロック転送要求ライン、 ６はアドレスライン、 ７はブロック転送データライン、 ８は大容量キャッシュメモリ、 ４１は低速メモリ部（低速動作記憶部）、４１Ａは偶ア
ドレスメモリ部、 ４１Ｂは奇アドレスメモリ部、 ４２は高速メモリ部（高速動作記憶部）、４３．４３’
は制御部である。 図において、 １はデータ処理部、 （ａ） プロッワ摩式連しｔ未 （ｂ） アドレス （Ｃ） ｊ′ロツｑ転Ｏ３屯ダ （ｄ）、ｔｌ鰭しメモリ書戸会禿出しデニダ（ｅ） （ｆ） ＡＳ ＡＳ （９）イ這￥ＦＴＬスメ七Ｉｎ朗腎ｄλＵチニタ（ｈ）
　　　ＲＡＳ （ｉ） ＡＳ

Claims (2)

【特許請求の範囲】
1. （１）データ処理部（１）とｎ語単位でブロック転送さ
   れるデータ処理命令および処理データを記憶し且つ高速
   動作が可能な小容量バッファメモリ（２）とを有するプ
   ロセッサ（３）と、 該プロセッサ（３）のためのデータを格納する主記憶装
   置（４）とをそなえ、 該プロセッサ（３）と該主記憶装置（４）との間に、該
   小容量バッファメモリ（２）よりも記憶容量が大きく且
   つ高速動作が可能な大容量バッファメモリ（８）が設け
   られて、 該ｎ語単位のうち高速アクセスタイムを要求される先頭
   からｍ（ｍ＜ｎ）語についてはこれを該大容量バッファ
   メモリ（８）に記憶しておき、データの処理時において
   、該小容量バッファメモリ（２）内に目的のデータが存
   在しない場合に、該ｎ語単位のうち先頭からｍ語につい
   ては該大容量バッファメモリ（８）に記憶されているデ
   ータを転送するとともに、残りの（ｎ−ｍ）語について
   は該主記憶装置（４）に記憶されているデータを転送す
   ることを 特徴とする、バッファメモリ方式を使用したデータ処理
   方式。
2. （２）データ処理部（１）と、ｎ語単位でブロック転送
   されるデータ処理命令および処理データを記憶し且つ高
   速動作が可能な小容量バッファメモリ（２）とを有する
   プロセッサ（３）と、 該プロセッサ（３）のためのデータを格納する主記憶装
   置（４）とをそなえ、 該主記憶装置（４）が、動作が低速の低速動作記憶部（
   ４１）と、該低速動作記憶部（４１）よりも高速な動作
   が可能な高速動作記憶部（４２）とをそなえてなり、 該ｎ語単位のうち高速アクセスタイムを要求される先頭
   からｍ（ｍ＜ｎ）語についてはこれを該高速動作記憶部
   （４２）に記憶しておき、 データの処理時において、該小容量バッファメモリ（２
   ）内に目的のデータが存在しない場合に、該ｎ語単位の
   うち先頭からｍ語については該主記憶装置（４）内の該
   高速動作記憶部（４２）に記憶されているデータを転送
   するとともに、残りの（ｎ−ｍ）語については該主記憶
   装置（４）内の該低速動作記憶部（４１）に記憶されて
   いるデータを転送することを 特徴とする、バッファメモリ方式を使用したデータ処理
   方式。