JPH01230153A

JPH01230153A - データ処理装置

Info

Publication number: JPH01230153A
Application number: JP63056641A
Authority: JP
Inventors: Masaru Uya; 宇屋　優
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1988-03-10
Filing date: 1988-03-10
Publication date: 1989-09-13
Anticipated expiration: 2010-09-27
Also published as: JPH0789341B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、ＣＰＵ（中央処理装置）とキャッシュを基本
構成としたデータ処理装置に関し、特に処理する対象と
なるデータがアドレスに対して連続的に記憶され、はぼ
シーケンシャルに処理を進められる場合に高い効果を発
揮するデータ処理装置に関する。

従来の技術処理する対象となるデータがそのアドレスに対して連続
的にメモリされているような、例えば、コンピュータの
動作解析をするだめに獲ったコンピュータのバス信号の
記録データ（これは、しばしばトレーサのデータとして
アクイジションされる）等を処理するコンピュータを考
える。このデータは通常メイン・メモリ（主記憶装置）
上に配置され、ＣＰＵ　（中央処理装置）に逐次読み取
られて処理される。このとき、処理スピードを高めるた
めにＣＰＵとメイン・メモリとの間にキャッシュを配置
することが常套的に成される。しかしながら、この構成
の場合、データに対する処理がほぼシーケンシャルで局
所性が殆んど無いため、キャッシュのヒツト・レートが
驚く程低く押さえられてしまい、キャッシュの効果が無
くなってしまう。

次に、はぼシーケンシャルなデータ処理に着目して、キ
ャッシュを人とＢの同サイズの２つのブロックに分割し
、主記憶からの処理対象のデータを言わゆる「ダブル・
バッファ」の手法で転送して、処理効率を上げる方法が
考えられる。即ち、ブロックＡの内容をＣＰＵが処理し
ている間に、ブロック已に主記憶からデータをロードし
、処理が人から已に移ったとき、ブロック人に対して次
のデータを（主記憶から）ロードするようにして、絶え
間なく、キャッシュにデータを供給するものである。こ
の方式は、−見うまく行くように見えるけれども、大き
な難点がある。というのは、処理対象のデータは、シー
ケンシャルに主記憶にメモリされているけれども、処理
そのものは、約±１００番地程度以内の範囲で、前後に
アクセスを往復して実行されるもの（例えば、コンピュ
ータのバネ信号の「意味」を解析して行く場合など、こ
れに当たる）であるため、処理が一旦人からＢに移った
後、再び人にあったデータをアクセスする必要が生じた
とき、ダブル・バッファ機構の働きで、ブロックＡの中
味はブロックＢの次のデータがロードされてしまってい
るか、その途中なので、これをアボート（捨てる）して
、再びブロックＡに元あったデータを再ロードしてくる
必要がある。つまり、処理の推移がＡからＢ、ＢからＡ
へとその境界を越えるとき、アクセスが前後に振れるた
め、ダブル・バッファ機能が壊滅的な打型を受けること
になり、処理効率が極めて悪くなることになる。

発明が解決しようとする課題本発明は、上記の如き、はぼシーケンシャルな処理を行
なう場合の従来のキャッシュ部の非効率的な手法・構成
を改良して、無駄の無い効率的なキャッシュ構成を有し
たデータ処理装置を提供するものである。

課題を解決するだめの手段本発明は、中央処理装置と、主記憶装置と、上記中央処
理装置と上記主記憶装置との間に介在して設けられ、命
令キャッシュ・メモリと上記命令キャッシュφメモリを
管理・制御する命令キャッシュ・コントローラとから成
る命令キャッシュ・ユニットと、上記中央処理装置と上
記主記憶装置との間に介在１−１上記命令キヤツシユ・
ユニットとは独立して設けられ、互いに独立にアクセス
可能な第１．第２．第３のデータ・キャッシュ・メモリ
と上記第１．第２．第３のデータ・キャッシュ・メモリ
を管理・制御するデータ・キャッシュ・コントローラと
から成るデータ・キャッシュ・ユニットとを具備し、上
記中央処理装置は」二足命令キャッシコ・メモリにキャ
ッシュされている命令を読み込んで、解読、実行すると
共に、上記第１゜第２．第３のデータ・キャッシュ・メ
モリにキャッシュされているデータをアクセスして処理
を行ない、上記中央処理装置が上記第１のデータ・キャ
ッシュ・メモリ中のデータをアクセスし処理している期
間に、上記データ・キャッシュ・コントローラは、上記
第２のデータ・キャッシュ・メモリの内容が上記中央処
理装置によって書き換えられてしまっている場合にのみ
、該書き換えられてしまった内容を上記主記憶装置に書
き戻し、しかる後に、上記第２のデータ・キャッシュ・
メモリにロードしてあるデータの次のデータを上記主記
憶装置から読み出してロードし、上記中央処理装置が上
記第２のデータ・キャッシュ・メモリ中のデータをアク
セスし処理している期間に、上記データ・キャッシュ・
コントローラは、上記第３のデータ・キャッシュ・メモ
リの内容が上記中央処理装置によって書き換えられてし
まっている場合にのみ、該書き換えられてしまった内容
を上記主記憶装置に書き戻し、しかる後に、上記第３の
データ・キャッシュ・メモリに、上記第２のチー　タ・
キャッシュ・メモリにロードしてあるデータの次のデー
タを上記主記憶装置から読み出してロードし、上記中央
処理装置が上記第３のデータ・キャッシュ・メモリ中の
データをアクセスし処理している期間に、上記データ・
キャッシュ・コントローラは、上記第１のデータ・キャ
ッシュ・メモリの内容が上記中央処理装置によって書き
換えられてしまっている場合にのみ、該書き換えられて
しまった内容を上記主記憶装置に書き戻し、しかる後に
、上記第１のデータ・キャッシュ・メモリ：（、上記第
３のデータ・キャッシュ・メモリにロードしてあるデー
タの次のデータを上記主記憶装置から読み出してロード
することにより、上記課題を解決するものである。

作用本発明によるデータ処理装置のキャッシュには、第１．
第２．第３のメモリがあシ、処理が第１のメモリにある
間に第２のメモリに次のデータをロードしておき、処理
が第１から第２のメモリに移ったときに、第３のメモリ
に次のデータをロードしてくるという手順で順次処理を
進める。このとき、処理が第１から第２へ移った後でも
、第１のメモリの内容がそのまま保存されているため、
再び自由に第１のメモリにアクセス可能であり、何度で
も、第１から第２．第２から第３．第３から第１のメモ
リ境界をまたいで往復でき、処理がほぼシーケンシャル
なデータの処理を全く無駄無く高効率で実現することが
できる。

実施例第１図に、本発明の一実施例を示す。２は中央処理装置
（以下、ＣＰＵと呼ぶ）であシ、簡単には、３２ビツト
・マイクロプロセッサ等で実現すれるもので、公知のも
のである。ＤｐはＣＰＵにつながるデータ信号線、Ａ／
Ｃｐは同じくアドレス・制御信号線であシ、ｇはＣＰＵ
のＷＡＩＴ入力に接続されるウェイト信号線である。３
は主記憶装置（メイン・メモリと呼ぶ）であシ、６は他
のモジュール（例えば工１０ボード、ディスク・コント
ローラ等、図示せず）にも接続されているバスである。

４はＣＰＵ２とメイン・メモリ３との間に配置された命
令キャッシュ・ユニットでちシ、命令キャッシュ・メモ
リ４１とこれを制御する命令キャッシュ・コントローラ
４２とから成る。

１はデータ・キャッシュ・ユニットであり、互いに独立
にアクセス可能な第１．第２．第３のデータ・キャッシ
ュ書メモリと双方向のデータ・セレクタ１５，１６．１
７と、これらを制御するデータ・キャッシュ・コントロ
ーラ１４から成る。ａ。

ｂ、ｃはそれぞれデーターセレクタ１５，１６゜１７の
切り替え制御をする制御信号、ｆ、ｅ、ｄはそれぞれ第
１．第２．第３のデータ・キャッシュ・メモリ１１．１
２．１３のアクセス−タイミングをコントロールする制
御線であり、ＤＩ。

Ｄ２　、Ｄ３はそれぞれ第１．第２．第３のデータ・キ
ャッシュ・メモリに接続されたデータ信号線であり、Ａ
ｌＯ１，ＡｌＯ２，人／Ｃ３は同じく第１、第２．第３
のデータ・キャッシュ・メモリに接続されたアドレス・
制御信号線である。６．７は共にバス・インターフェイ
ス回路で、１）、ｉ。

ｈはそれぞれ６．７の制御信号線である。

Ｄ、、Ａ／Ｃ，ば、メイン・メモリ３中のデータをアク
セスするとき用いられるデータ信号線。

アドレス・制御信号線である。

次に、第１図の実施例の動作について説明する。

メイン・メモリ３には、ＣＰＵ２が実行すべき命令と処
理すべき連続したデータが記憶されている。命令は、命
令キャッシュ・コントローラ４２の制御により、命令キ
ャッシュ・メモリにキャッシュされ、逐次ＣＰＵ２に読
み出されて解読、実行される。

一方、データも、メイン・メモリ３からデータ・キャッ
シュ・ユニット１にキャッシュされ、順次ＣＰＵ２に読
み出されて処理される訳であるが、動作の理解を容易に
するために、データ・キャッシュ・ユニット１の状態を
第２図Ａ−Ｄに示す。

先ず、最初のデータのアドレスがム／Ｃ，に乗せられ、
データ・キャッシュ・コントローラ１４に入力されるが
、全く初めてなので、データ・キャッシュ−メモリ１１
〜１３に何のデータも入っていない。このとき、データ
・キャッシュ・コントローラ１４はウェイト信号ｇをＣ
ＰＵ２に対して発し、同時に、第１のデータ・キャッシ
ュ・メモリ１１に対して、メイン・メモリ３から、バス
５゜バスＱインターフェイス７、データ・セレクタ１６
を介して最初のデータがバースト転送でロードされる。

このときのデータ・セレクタ１５の切り替えの状態は、
第２図Ｇにおける１５の如くＤｌとり０．ム／Ｃ１とム
／Ｃ！１ｍが接続されたものである。第１のデータ・キ
ャッシュ・メモリ１１にロード完了後、データ・セレク
タ１６の切シ替えをＣＰＵ２側に戻しくＤＩ＝Ｄ、、Ａ
／ＣＩ＝Ａ／Ｃｐ　）、ウェイト信号ｇを解除する。

ＣＰＵ２は第１のデータ・キヤツシユ・メモリ１１にロ
ードされた最初のブロックのデータをアクセスし、処理
を開始する。このアクセス開始をきっかけに、データ・
キャッシュ・コントローラ１４は、データーセレクタ１
６をメイン−メモリ３側にセット（Ｄ２＝Ｄ、、Ａ／Ｃ
２＝入１０ｎ）して、先程、ロードした最初のブロック
のデータの次のブロックのデータをメイン・メモリ３か
らバースト転送で、第２のデータ・キャッシュ・メモリ
１２にロードする。このときの状態を示したのが、第２
図人である。第２図では、ＣＰＵ２が現時点でアクセス
しているか又はアクセスし得るデータ・キャッシュ・メ
モリを「斜線」で、メインφメモリ３から、次のブロッ
クのデータをバースト転送している最中か、完了済のも
のを「点々」で、それぞれ塗ることで表現している。

さて、ＣＰｔＴ２がデータ・キャッシュ・メモリ１１の
データ（最初のブロック）を頴次処理し、次のブロック
のデータをアクセスしようとして、ム／Ｃｐにアドレス
を載せると、これは、第２のデータ・キャッシュ・メモ
リ１２に既にロードしてあるため、待ち時間なしで、１
２から所望のデータをアクセスできる。データ・キャッ
シュ・コントローラ１４はアクセスが１１から１２に移
ったことをム／Ｃｐ信号を通じて知ると直ちに、メイン
・メモリから第３番目のブロックのデータを１３に対し
て、バースト転送でロードする。この状態を示すのが、
第２図Ｂである。なお、第２図のム〜Ｄにおける「点々
」で塗っであるデータ・キャッシュ・メモリに対応する
データ・セレクタの切り替えの方向はデータをメイン・
メモリ３から転送中のものであって、この転送が完了す
るや否や、ＣＰＵ２側に倒される。例えば、第２図Ｂの
場合では、現在データ・セレクタ１７はメイン・メモリ
３側に倒れ、Ｄ５＝ＤＴｎ　、Ａ、／Ｃ３＝ム／Ｃｍで
あるが、ロード完了直後は、ＧＰＵＺ側に倒され、Ｄ３
＝Ｄｐ　、入／Ｃ３＝人／Ｃ，となって、アクセスされ
るのを待ち受ける。

次に、ＣＰＵ２のアクセスが、１２から１３に移った直
後の姿が第２図Ｃであり、第４番目のブロックのデータ
が、メイン・メモリ３から１１にロードされている。

さらに、処理が進んで、アクセスが１３（第３番目のブ
ロック）を越え、１１（第４番目のブロック）に渡った
ときの状態が同図りである。第５番目のフ゛ロックのデ
ータを１２にロードしている。

この後は、Ｄ　４　Ｂ　−＋　Ｃ−＋　Ｄ−＋Ｂ→・・
・と処理が完了する迄、繰り返し循環される。という訳
で、処理すべきデータが、データ拳キャッシュ０：Ｌ：
ストの中に先取！１１（ブリフェッチ）してロードされ
るため、キャッシュのヒント・レートは極めて高い（原
理的には１００％と言える）。なおかつ、ＣＰＵ２は、
キャッシュのアクセス速度で処理できる。

さて、ここで対象にしている処理は、「はぼ」シーケン
シャルな処理となる点に再度着目する。

これは、例えば、１０００番地の次に、１００１番地→
１０Ｑ２→１００３と順にアクセスし、途中で１００４
→９８７→９８８→９８９→・・・・・→１０２０→１
０２１　→１００３→１０Ｑ４→・　・　・・というふ
うに、約±１００番地程度以内の範囲で、前後にアクセ
スが往復するようなデータ処理を言う。

本発明は、この様なアクセスが前後に往復するようなデ
ータ処理のときにでも何ら支障無く、実行できる様にな
っている。即ち、第２図Ｂの場合を例にとれば、このと
きには、処理は１１からこれを越えて、１２の領域に移
った直後の様子であるが、上述の如き「アクセスが前後
に往復するデータ処理の場合、１２の領域から後退し、
再び１１の領域をアクセス、さらに再び、１１から１２
へ移るといっだ、メモリ境界のまわりでウロウロするこ
とは容易に起こり得ることである。このときＢ図のデー
タ・キャッシュ・メモリ１１と１２の両方がＣＰＵ２か
らアクセス可能になっている。つまるところ、「すでに
（はぼ）処理済」のデータを、意図的に１１に残してい
るため、データ・キャッシュ・メモリのサイズ範囲内で
前後に往復するアクセスに対して、全く無駄な再ロード
のための時間を発生させること無く、途切れの無いデー
タ処理を実行することができるのである。

なお、第１図の実施例では、ＣＰＵ２が命令を実行する
だめのワークキング（作業）用メモリや、バッファ・メ
モリは、本発明に直接関係無いため図示していない。ま
た、ＣＰＵ２の図示してある以外の信号、バス５に接続
されてしかるべきＩ１０ボード（ネットワーク、シリア
ル通信、５Ｃ８Ｉ。

拡張用標準バス等の機能を有する）、ディスク・コント
ローラなども同様に開示していない。

発明の効果以上、説明したように、本発明によれば、はぼシーケン
シャルなデータ処理を、実行を途中で無駄に途切れさせ
ること無く、キャッシュ・アクセス速度で、かつ最高効
率で実行することの可能な、極めて価値の高いデータ処
理装置を得ることができるものである。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
第１図の実施例の動作を説明するための動作説明図であ
る。１−＝データやキャッシュ０ユニツト、２°゛°゛ＣＰ
Ｕ　（中央処理装置）、３　・・・・メイン・メモリ（
主記憶装置）、４・・・・・命令キヤ、ノシュ・ユニッ
ト、５・・・・・・バス、１１・・・・・・第１のデー
タ・キヤ・ノシュ・メモリ、１２・・・・・・第２のデ
ータ・キャ・ンシュ・メモリ、１３・・・・・第３のデ
ータ・キヤ’／シュ・メモリ、１４・・・・・データ・
キャッシュ・コントローラ、１６，１６．１７・・・・
データ・セレクタ、４１　・・・命令キャッシュ・メモ
リ、４２　・・・・命令キャッシュ・コントローラ。

Claims

【特許請求の範囲】

中央処理装置と、主記憶装置と、上記中央処理装置と上
記主記憶装置との間に介在して設けられ、命令キャッシ
ュ・メモリと上記命令キャッシュ・メモリを管理・制御
する命令キャッシュ・コントローラとから成る命令キャ
ッシュ・ユニットと、上記中央処理装置と上記主記憶装
置との間に介在し、上記命令キャッシュ・ユニットとは
独立して設けられ、互いに独立にアクセス可能な第１、
第２、第３のデータ・キャッシュ・メモリと上記第１、
第２、第３のデータ・キャッシュ・メモリを管理・制御
するデータ・キャッシュ・コントローラとから成るデー
タ・キャッシュ・ユニットとを具備し、上記中央処理装
置は上記命令キャッシュ・メモリにキャッシュされてい
る命令を読み込んで、解読、実行すると共に、上記第１
、第２、第３のデータ・キャッシュ・メモリにキャッシ
ュされているデータをアクセスして処理を行ない、上記
中央処理装置が上記第１のデータ・キャッシュ・メモリ
中のデータをアクセスし処理している期間に、上記デー
タ・キャッシュ・コントローラは、上記第２のデータ・
キャッシュ・メモリの内容が上記中央処理装置によって
書き換えられてしまっている場合にのみ、該書き換えら
れてしまった内容を上記主記憶装置に書き戻し、しかる
後に、上記第２のデータ・キャッシュ・メモリに、上記
第１のデータ・キャッシュ・メモリにロードしてあるデ
ータの次のデータを上記主記憶装置から読み出してロー
ドし、上記中央処理装置が上記第２のデータ・キャッシ
ュ・メモリ中のデータをアクセスし処理している期間に
、上記データ・キャッシュ・コントローラは、上記第３
のデータ・キャッシュ・メモリの内容が上記中央処理装
置によって書き換えられてしまっている場合にのみ、該
書き換えられてしまった内容を上記主記憶装置に書き戻
し、しかる後に、上記第３のデータ・キャッシュ・メモ
リに、上記第２のデータ・キャッシュ・メモリにロード
してあるデータの次のデータを上記主記憶装置から読み
出してロードし、上記中央処理装置が上記第３のデータ
・キャッシュ・メモリ中のデータをアクセスし処理して
いる期間に、上記データ・キャッシュ・コントローラは
、上記第１のデータ・キャッシュ・メモリの内容が上記
中央処理装置によって書き換えられてしまっている場合
にのみ、該書き換えられてしまった内容を上記主記憶装
置に書き戻し、しかる後に、上記第１のデータ・キャッ
シュ・メモリに、上記第３のデータ・キャッシュ・メモ
リにロードしてあるデータの次のデータを上記主記憶装
置から読み出してロードすることを特徴とするデータ処
理装置。