JPH0789341B2

JPH0789341B2 - データ処理装置

Info

Publication number: JPH0789341B2
Application number: JP63056641A
Authority: JP
Inventors: 優宇屋
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1988-03-10
Filing date: 1988-03-10
Publication date: 1995-09-27
Anticipated expiration: 2010-09-27
Also published as: JPH01230153A

Description

【発明の詳細な説明】産業上の利用分野本発明は、CPU（中央処理装置）とキャッシュを基本構
成としたデータ処理装置に関し、特に処理する対象とな
るデータがアドレスに対して連続的に記憶され、ほぼシ
ーケンシャルに処理を進められる場合に高い効果を発揮
するデータ処理装置に関する。

従来の技術処理する対象となるデータがそのアドレスに対して連続
的にメモリされているような、例えば、コンピュータの
動作解析をするために獲ったコンピュータのバス信号の
記録データ（これは、しばしばトレーサのデータとして
アクィジションされる）等を処理するコンピュータを考
える。このデータは通常メイン・メモリ（主記憶装置）
上に配置され、CPU（中央処理装置）に逐次読み取られ
て処理される。このとき、処理スピードを高めるために
CPUとメイン・メモリとの間にキャッシュを配置するこ
とが常套的に成される。しかしながら、この構成の場
合、データに対する処理がほぼシーケンシャルで局所性
が殆んど無いため、キャッシュのヒット・レートが驚く
程低く押さえられてしまい、キャッシュの効果が無くな
ってしまう。

次に、ほぼシーケンシャルなデータ処理に着目して、キ
ャッシュをＡとＢの同サイズの２つのブロックに分割
し、主記憶からの処理対象のデータを言わゆる「ダブル
・バッファ」の手法で転送して、処理効率を上げる方法
が考えられる。即ち、ブロックＡの内容をCPUが処理し
ている間に、ブロックＢに主記憶からデータをロード
し、処理がＡからＢに移ったとき、ブロックＡに対して
次のデータを（主記憶から）ロードするようにして、絶
え間なく、キャッシュにデータを供給するものである。
この方式は、一見うまく行くように見えるけれども、大
きな難点がある。というのは、処理対象のデータは、シ
ーケンシャルに主記憶にメモリされているけれども、処
理そのものは、約±100番地程度以内の範囲で、前後に
アクセスを往復して実行されるもの（例えば、コンピュ
ータのバネ信号の「意味」を解析して行く場合など、こ
れに当る）であるため、処理が一旦ＡからＢに移った
後、再びＡにあったデータをアクセスする必要が生じた
とき、ダブル・バッファ機構の働きで、ブロックＡの中
味はブロックＢの次のデータがロードされてしまってい
るか、その途中なので、これをアボート（捨てる）し
て、再びブロックＡに元あったデータを再ロードしてく
る必要がある。つまり、処理の推移がＡからＢ、Ｂから
Ａへとその境界を越えるとき、アクセスが前後に振れる
ため、ダブル・バッファ機能が壊滅的な打撃を受けるこ
とになり、処理効率が極めて悪くなることになる。

発明が解決しようとする課題本発明は、上記の如き、ほぼシーケンシャルな処理を行
なう場合の従来のキャッシュ部の非効率的な手法・構成
を改良して、無駄の無い効率的なキャッシュ構成を有し
たデータ処理装置を提供するものである。

課題を解決するための手段本発明は、中央処理装置と、主記憶装置と、上記中央処
理装置と上記主記憶装置との間に介在して設けられ、命
令キャッシュ・メモリと上記命令キャッシュ・メモリを
管理・制御する命令キャッシュ・コントローラとから成
る命令キャッシュ・ユニットと、上記中央処理装置と上
記主記憶装置との間に介在し、上記命令キャッシュ・ユ
ニットとは独立して設けられ、互いに独立にアクセス可
能な第1,第2,第３のデータ・キャッシュ・メモリと上記
第1,第2,第３のデータ・キャッシュ・メモリを管理・制
御するデータ・キャッシュ・コントローラとから成るデ
ータ・キャッシュ・ユニットとを具備し、上記中央処理
装置は上記命令キャッシュ・メモリにキャッシュされて
いる命令を読み込んで、解読，実行すると共に、上記第
1,第2,第３のデータ・キャッシュ・メモリにキャッシュ
されているデータをアクセスして処理を行ない、上記中
央処理装置が上記第１のデータ・キャッシュ・メモリ中
のデータをアクセスし処理している期間に、上記データ
・キャッシュ・コントローラは、上記第２のデータ・キ
ャッシュ・メモリの内容が上記中央処理装置によって書
き換えられてしまっている場合にのみ、該書き換えられ
てしまった内容を上記主記憶装置に書き戻し、しかる後
に、上記第２のデータ・キャッシュ・メモリにロードし
てあるデータの次のデータを上記主記憶装置から読み出
してロードし、上記中央処理装置が上記第２のデータ・
キャッシュ・メモリ中のデータをアクセスし処理してい
る期間に、上記データ・キャッシュ・コントローラは、
上記第３のデータ・キャッシュ・メモリの内容が上記中
央処理装置によって書き換えられてしまっている場合に
のみ、該書き換えられてしまった内容を上記主記憶装置
に書き戻し、しかる後に、上記第３のデータ・キャッシ
ュ・メモリに、上記第２のデータ・キャッシュ・メモリ
にロードしてあるデータの次のデータを上記主記憶装置
から読み出してロードし、上記中央処置装置が上記第３
のデータ・キャッシュ・メモリ中のデータをアクセスし
処理している期間に、上記データ・キャッシュ・コント
ローラは、上記第１のデータ・キャッシュ・メモリの内
容が上記中央処理装置によって書き換えられてしまって
いる場合にのみ、該書き換えられてしまった内容を上記
主記憶装置に書き戻し、しかる後に、上記第１のデータ
・キャッシュ・メモリに、上記第３のデータ・キャッシ
ュ・メモリにロードしてあるデータの次のデータを上記
主記憶装置から読み出してロードすることにより、上記
課題を解決するものである。

作用本発明によるデータ処理装置のキャッシュには、第1,第
2,第３のメモリがあり、処理が第１のメモリにある間に
第２のメモリに次のデータをロードしておき、処理が第
１から第２のメモリに移ったときに、第３のメモリに次
のデータをロードしてくるという手順で順次処理を進め
る。このとき、処理が第１から第２へ移った後でも、第
１のメモリの内容がそのまま保存されているため、再び
自由に第１のメモリにアクセス可能であり、何度でも、
第１から第2,第２から第3,第３から第１のメモリ境界を
またいで往復でき、処理がほぼシーケンシャルなデータ
の処理を全く無駄無く高効率で実現することができる。

実施例第１図に、本発明の一実施例を示す。２は中央処理装置
（以下、CPUと呼ぶ）であり、簡単には、32ビット・マ
イクロプロセッサ等で実現されるもので、公知のもので
ある。D_PはCPUにつながるデータ信号線、A/C_Pは同じく
アドレス・制御信号線であり、ｇはCPUのWAIT入力に接
続されるウェイト信号線である。３は主記憶装置（メイ
ン・メモリと呼ぶ）であり、５は他のモジュール（例え
ばI/Oボード，ディスク・コントローラ等，図示せず）
にも接続されているバスである。４はCPU2とメイン・メ
モリ３との間に配置された命令キャッシュ・ユニットで
あり、命令キャッシュ・メモリ41とこれを制御する命令
キャッシュ・コントローラ42とから成る。１はデータ・
キャッシュ・ユニットであり、互いに独立にアクセス可
能な第1,第2,第３のデータ・キャッシュ・メモリと双方
向のデータ・セレクタ15,16,17と、これらを制御するデ
ータ・キャッシュ・コントローラ14から成る。a,b,cは
それぞれデータ・セレクタ15,16,17の切り替え制御をす
る制御信号、f,e,dはそれぞれ第1,第2,第３のデータ・
キャッシュ・メモリ11,12,13のアクセス・タイミングを
コントロールする制御線であり、D1,D2,D3はそれぞれ第
1,第2,第３のデータ・キャッシュ・メモリに接続された
データ信号線であり、A/C1,A/C2,A/C3は同じく第1,第2,
第３のデータ・キャッシュ・メモリに接続されたアドレ
ス・制御信号線である。6,7は共にバス・インターフェ
イス回路であり、i,hはそれぞれ6,7の制御信号線であ
る。

D_m,A/C_mは、メイン・メモリ３中のデータをアクセスす
るとき用いられるデータ信号線，アドレス・制御信号線
である。

次に、第１図の実施例の動作について説明する。

メイン・メモリ３には、CPU2が実行すべき命令と処理す
べき連続したデータが記憶されている。命令は、命令キ
ャッシュ・コントローラ42の制御により、命令キャッシ
ュ・メモリにキャッシュされ、逐次CPU2に読み出されて
解読，実行される。

一方、データも、メイン・メモリ３からデータ・キャッ
シュ・ユニット１にキャッシュされ、順次CPU2に読み出
されて処理される訳であるが、動作の理解を容易にする
ために、データ・キャッシュ・ユニット１の状態を第２
図Ａ〜Ｄに示す。先ず、最初のデータのアドレスがA/C_P
に乗せられ、データ・キャッシュ・コントローラ14に入
力されるが、全く初めてなので、データ・キャッシュ・
メモリ11〜13に何のデータも入っていない。このとき、
データ・キャッシュ・コントローラ14はウェイト信号ｇ
をCPU2に対して発し、同時に、第１のデータ・キャッシ
ュ・メモリ11に対して、メイン・メモリ３から、バス5,
バス・インターフェイス7,データ・セレクタ15を介して
最初のデータがバースト転送でロードされる。このとき
のデータ・セレクタ15の切り替えの状態は、第２図Ｃに
おける15の如くD1とD_m,A/C1とA/C_mが接続されたもので
ある。第１のデータ・キャッシュ・メモリ11にロード完
了後、データ・セレクタ15の切り替えをCPU2側に戻し
（D1＝D_P,A/C1＝A/C_P）、ウェイト信号ｇを解除する。C
PU2は第１のデータ・キャッシュ・メモリ11にロードさ
れた最初のブロックのデータをアクセスし、処理を開始
する。このアクセス開始をきっかけに、データ・キャッ
シュ・コントローラ14は、データ・セレクタ16をメイン
・メモリ３側にセット（D2＝D_m,A/C2＝A/C_m）して、先
程、ロードした最初のブロックのデータの次のデータを
メイン・メモリ３からバースト転送で、第２のデータ・
キャッシュ・メモリ12にロードする。このときの状態を
示したのが、第２図Ａである。第２図では、CPU2が現時
点でアクセスしているか又はアクセスし得るデータ・キ
ャッシュ・メモリを「斜線」で、メイン・メモリ３か
ら、次のブロックのデータをバースト転送している最中
か、完了済のものを「点々」で、それぞれ塗ることで表
現している。

さて、CPU2がデータ・キャッシュ・メモリ11のデータ
（最初のブロック）を順次処理し、次のブロックのデー
タをアクセスしようとして、A/C_Pにアドレスを載せる
と、これは、第２のデータ・キャッシュ・メモリ12に既
にロードしてあるため、待ち時間なしで、12から所望の
データをアクセスできる。データ・キャッシュ・コント
ローラ14はアクセスが11から12に移ったことをA/C_P信号
を通じて知ると直ちに、メイン・メモリから第３番目の
ブロックのデータを13に対して、バースト転送でロード
する。この状態を示すのが、第２図Ｂである。なお、第
２図のＡ〜Ｄにおける「点々」で塗ってあるデータ・キ
ャッシュ・メモリに対応するデータ・セレクタの切り替
えの方向はデータをメイン・メモリ３から転送中のもの
であって、この転送が完了するや否や、CPU2側に倒され
る。例えば、第２図Ｂの場合では、現在データ・セレク
タ17はメイン・メモリ３側に倒れ、D₃＝D_m,A/C3＝A/C_m
であるが、ロード完了直後は、CPU2側に倒され、D3＝
D_P,A/C3＝A/C_pとなって、アクセスされるのを待ち受け
る。

次に、CPU2のアクセスが、12から13に移った直後の姿が
第２図Ｃであり、第４番目のブロックのデータが、メイ
ン・メモリ３から11にロードされている。

さらに、処理が進んで、アクセスが13（第３番目のブロ
ック）を越え、11（第４番目のブロック）渡ったときの
状態が同図Ｄである。第５番目のブロックのデータを12
にロードしている。この後は、Ｄ→Ｂ→Ｃ→Ｄ→Ｂ→…
…と処理が完了する迄、繰り返し循環される。という訳
で、処理すべきデータが、データ・キャッシュ・ユニッ
トの中に先取り（プリフェッチ）してロードされるた
め、キャッシュのヒット・レートは極めて高い（原理的
には100％と言える）。なおかつ、CPU2は、キャッシュ
のアクセス速度で処理できる。

さて、ここで対象にしている処理は、「ほぼ」シーケン
シャルな処理となる点に再度着目する。これは、例え
ば、1000番地の次に、1001番地→1002→1003と順にアク
セスし、途中で1004→987→988→989→……→1020→102
1→1003→1004→……というふうに、約±100番地程度以
内の範囲で、前後にアクセスが往復するようなデータ処
理を言う。

本発明は、この様なアクセスが前後に往復するようなデ
ータ処理のときにでも何ら支障無く、実行できる様にな
っている。即ち、第２図Ｂの場合を例にとれば、このと
きには、処理は11からこれを越えて、12の領域に移った
直後の様子であるが、上述の如き「アクセスが前後に往
復するデータ処理の場合、12の領域から後退し、再び11
の領域をアクセス、さらに再び、11から12へ移るといっ
た、メモリ境界のまわりでウロウロすることは容易に起
こり得ることである。このときＢ図のデータ・キャッシ
ュ・メモリ11と12の両方がCPU2からアクセス可能になっ
ている。つまるところ、「すでに（ほぼ）処理済」のデ
ータを、意図的に11に残しているため、データ・キャッ
シュ・メモリのサイズ範囲内で前後に往復するアクセス
に対して、全く無駄な再ロードのための時間を発生させ
ること無く、途切れの無いデータ処理を実行することが
できるのである。

なお、第１図の実施例では、CPU2が命令を実行するため
のワーキング（作業）用メモリや、バッファ・メモリ
は、本発明に直接関係無いため図示していない。また、
CPU2の図示してある以外の信号、バス５に接続されてし
かるべきI/Oボード（ネットワーク，シリアル通信,SCS
I,拡張用標準バス等の機能を有する）、ディスク・コン
トローラなども同様に開示していない。

発明の効果以上、説明したように、本発明によれば、ほぼシーケン
シャルなデータ処理を、実行を途中で無駄に途切れさせ
ること無く、キャッシュ・アクセス速度で、かつ最高効
率で実行することの可能な、極めて価値の高いデータ処
理装置を得ることができるものである。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
第１図の実施例の動作を説明するための動作説明図であ
る。１……データ・キャッシュ・ユニット、２……CPU（中
央処理装置）、３……メイン・メモリ（主記憶装置）、
４……命令キャッシュ・ユニット、５……バス、11……
第１のデータ・キャッシュ・メモリ、12……第２のデー
タ・キャッシュ・メモリ、13……第３のデータ・キャッ
シュ・メモリ、14……データ・キャッシュ・コントロー
ラ、15,16,17……データ・セレクタ、41……命令キャッ
シュ・メモリ、42……命令キャッシュ・コントローラ。

Claims

【特許請求の範囲】

【請求項１】中央処理装置と、主記憶装置と、上記中央
処理装置と上記主記憶装置との間に介在して設けられ、
命令キャッシュ・メモリと上記命令キャッシュ・メモリ
を管理・制御する命令キャッシュ・コントローラとから
成る命令キャッシュ・ユニットと、上記中央処理装置と
上記主記憶装置との間に介在し、上記命令キャッシュ・
ユニットとは独立して設けられ、互いに独立にアクセス
可能な第1,第2,第３のデータ・キャッシュ・メモリと上
記第1,第2,第３のデータ・キャッシュ・メモリを管理・
制御するデータ・キャッシュ・コントローラとから成る
データ・キャッシュ・ユニットとを具備し、上記中央処
理装置は上記命令キャッシュ・メモリにキャッシュされ
ている命令を読み込んで、解読，実行すると共に、上記
第1,第2,第３のデータ・キャッシュ・メモリにキャッシ
ュされているデータをアクセスして処理を行ない、上記
中央処理装置が上記第１のデータ・キャッシュ・メモリ
中のデータをアクセスし処理している期間に、上記デー
タ・キャッシュ・コントローラは、上記第２のデータ・
キャッシュ・メモリの内容が上記中央処理装置によって
書き換えられてしまっている場合にのみ、該書き換えら
れてしまった内容を上記主記憶装置に書き戻し、しかる
後に、上記第２のデータ・キャッシュ・メモリに、上記
第１のデータ・キャッシュ・メモリにロードしてあるデ
ータの次のデータを上記主記憶装置から読み出してロー
ドし、上記中央処理装置が上記第２のデータ・キャッシ
ュ・メモリ中のデータをアクセスし処理している期間
に、上記データ・キャッシュ・コントローラは、上記第
３のデータ・キャッシュ・メモリの内容が上記中央処理
装置によって書き換えられてしまっている場合にのみ、
該書き換えられてしまった内容を上記主記憶装置に書き
戻し、しかる後に、上記第３のデータ・キャッシュ・メ
モリに、上記第２のデータ・キャッシュ・メモリにロー
ドしてあるデータの次のデータを上記主記憶装置から読
み出してロードし、上記中央処理装置が上記第３のデー
タ・キャッシュ・メモリ中のデータをアクセスし処理し
ている期間に、上記データ・キャッシュ・コントローラ
は、上記第１のデータ・キャッシュ・メモリの内容が上
記中央処理装置によって書き換えられてしまっている場
合にのみ、該書き換えられてしまった内容を上記主記憶
装置に書き戻し、しかる後に、上記第１のデータ・キャ
ッシュ・メモリに、上記第３のデータ・キャッシュ・メ
モリにロードしてあるデータの次のデータを上記主記憶
装置から読み出してロードすることを特徴とするデータ
処理装置。