JPS63106849A - キヤツシユメモリの制御方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、高速アクセスが可能なキャッシュメモリに対
するメモリアクセス動作を制御するためのキャッシュメ
モリの制御方法に関する。

Ｂ１発明の概要 本発明は、高速プロセッサユニットからアクセスしよう
とするデータがキャッシュメモリ内に存在するとき、該
キャッシュメモリに対してアクセスを行うよう制御する
キャッシュメモリの制御方法において、実行しようとす
るソフトウェアプログラムについてのメモリアクセスの
履歴をヒストリィメモリに書き込むとともに、このメモ
リアクセスの履歴に応じてキャッシュメモリの分割ブロ
ック長を制御することにより、用途に応じて最もヒツト
率の高くなるキャッシュメモリ構造を実現するものであ
る。

Ｃ０従来の技術 近年において、コンピュータのプロッセソサユニソト（
所謂ＣＰＵ）の動作速度が大幅に向上している点や、複
雑な処理を行うために高速のメモリアクセスが必要とさ
れている点等から、通常のメモリや記憶装置に比べてよ
り高速のアクセスが可能なキャッシュメモリを用いるこ
とが多く行われている。

このキャッシュメモリは、−・般に、予め所定のデータ
等が記憶されており、例えば高速プロセッサユニットか
らのメモリアクセス要求に応じて、このアクセスしよう
とするデータがキャッシュメモリ内に存在するか否かが
判断され、キャッシュメモリ内に存在するときキャッシ
ュメモリに対してアクセスを行うよう制御されるもので
ある。

Ｄ１発明が解決しようとする問題点 ところで、このようなキヤ・７シユメモリを使用する上
で、プロセソサユニソｌ〜側からアクセスしたデータが
キヤ・／シュメモリ上に存在する確率、所謂ヒツト率に
よって、コンビ１−夕のメモリアクセス性能が大きく左
右され、このヒソＩ・率を向上するために、種々の制御
方法が提案されている。

例えば、特開昭５７−１５３３５５号公報においては、
アクセスしようとするデータがキャッシュメモリ内に存
在しないときに補助記憶装置から該データを含むトラッ
ク・データをキャッシュメモリに転送して格納させる所
謂ステージング処理を実行するようにした記憶装置制御
システムにおいて、各トラック・データ毎の上記ステー
ジング処理回数をカウントシ、所定時間間隔内で該カウ
ント数の内容が予め定められた」二限値を越えるときに
、当該トラック・データのステージング処理を禁止する
ような記憶装置制御システムが開示されている。

しかしながら、このようなシステムの制御方法によって
も、キャッシュメモリの記憶単位となる分割ブロックの
容量は固定であるため、例えばその容量を越えるデータ
に対してはヒツト率低下の原因になる。また、キャッジ
１メモリの分割ブロックの容量を予め大きくしておくと
、分割プロソクの個数が少なくなるため、これもヒツト
率低下の原因となる。

本発明は、このような実情に鑑みてなされたものであり
、キャッシュメモリの記憶単位となる分割ブロックの容
量あるいは分割数を可変とすることにより、実行しよう
とするプログラム等に応じた分割ブロック長に制御して
、データのヒント率を高め得るようなキャッシュメモリ
の制御方法の提供を目的とする。

Ｅ１問題点を解決するための手段 本発明に係るキャッシュメモリの制御方法は、上述の問
題点を解決するために、高速プロセッサユニットからの
メモリアクセス要求に応じて、このアクセスしようとす
るデータがキャッシュメモリ内に存在するか否かを判断
し、キャッシュメモリ内に存在するとき、上記高速プロ
セッサユニットから該キー・ソシフ、メモリに対してア
クセスを行うよう制御するキャッシュメモリの制御方法
において、実行しようとするソフトウェアプログラムに
ついてのメモリアクセスの履歴をヒストリィメモリに書
き込むとともに、このメモリアクセスの履歴に応じて上
記キャッシュメモリの分割ブロック長を制御することを
特徴としている。

Ｆ１作用 ４−ヤソシュメモリの記憶単位となる分割ブロックの容
量あるいは分割数を、実行しようとするソフトウェアプ
ログラムにおけるメモリアクセスの履歴に応じて制御し
て、メモリアクセス時のデータのヒソＩ・率を高めてい
る。

Ｇ、実施例 以下、本発明の一実施例としてのキャッシュメモリの制
御方法について、第１図を参照しながら説明する。

この第１図において、高速プロセソサユニソＩ・１によ
りアクセスされるメモリ装置２内には、例えばダイナミ
ックＲＡＭ等を用いて成るメインメモリ３及びヒストリ
ィメモリ４と、スタティックＲＡ’Ｍ等を用いて成る高
速読み書き（リード・ライト）が可能なキャッシュメモ
リ５と、該キャッシュメモリ５に関連したタグメモリ６
とが設けられ、さらに、これらの各メモリ３〜６を管理
するためのメモリ管理ユニット７及びメモリ３．４を制
御するためのメモリ制御回路８等が設けられている。キ
ャッシュメモリ５は、記憶単位となる複数個（ｎ個）の
分割ブロックＢＬＯ〜ＢＬｎ−１に区分されて使用され
、これらの各分割ブロックＢＬＯ〜ＢＬｎ−１にそれぞ
れ記憶されたキャッシュデータＣＤ０＝ＣＤｎ−１に対
応する所謂タグデータＴＧＯ〜ＴＧｎ−１や優先度デー
タＰＲＯ”ＰＲｎ−１がタグメモリ６に記憶されている
。

高速プロセッサユニットからのメモリアクセス要求とし
ての例えばリード（続出）あるいはライト（書込）命令
は、通常メモリのアドレス（上位アドレスＡＤＨ及び下
位アドレスＡＤＬ）指定を伴って発せられる。このとき
のアドレスの内の上位アドレスＡＤ、が、タグ比較回路
９に送られて、タグメモリ６の各タグデータＴＧＯ〜Ｔ
Ｇｎ−１と比較されることによって、当該要求データが
キャッシュメモリ５内に存在するか否かの判断がなされ
る。

要求データが存在する場合には、高速読み書き可能なキ
ャッシュメモリ５に対してデータの読み書きを行うこと
ができるため、高速プロセッサユニットの能力を最大限
に発揮させることが可能となる。

これに対して、要求データがキャッシュメモリ５内に存
在しない場合には、メモリ管理ユニット７がタグメモリ
６内の優先度データＰＲＯ−ＰＲｎ−１に基づく優先順
位に従って、キャッシュメモリ５内のデータとメインメ
モリ３内のデータとを入れ換える。この間に高速プロセ
ッサユニット１は、メインメモリ３に対してアクセス動
作を実行し、上記入れ換えが終了した後には、キャッシ
ュメモＩ７５に対してデータの読み書きを高速に行うこ
とができる。この場合の上記優先度データＰＲＯ〜ＰＲ
ｎ−１の優先順位を決定する方法については、ソフトウ
ェアによって異なるため、適宜最適の方法を選択するよ
うにする。

次に、上記メモリ管理ユニット７は、上記優先順位に基
づくキャッシュメモリ５内のデータとメインメモリ３内
のデータとの入れ換え動作の他に、メモリ制御回路８を
介してのメインメモリ３及びヒストリィメモリ４の制御
を行うものであり、また、所謂ＤＭＡ　（ダイレクトメ
モリアクセス）についての高速動作を可能とするための
マイクロシーケンサを採用している。

次に本発明の要部として、可変長のキャッシュメモリ５
を採用しており、具体的には、キャッシュメモリ５の分
割ブロックＢＬＯ〜ＢＬｎ−１の分割数ｎを可変として
、各分割ブロックＢＬＯ〜ＢＬｎ−１の容量を変化させ
ることができる。これは、従来のキャッシュメモリの容
量が固定である場合その容量をオーバするデータに対し
てはヒント率が低下することを考慮したものであり、上
記分割ブロックの容量を変化させることでヒツト率低下
を抑止している。ここで、上記ブロック分割数ｎを指示
する方法としては、実行しようとする所定のソフトウェ
ア・プログラムに対応したメモリ使用状況、メモリアク
セスパターンあるいは使用頻度等の履歴データ（ヒスト
リィデータ）を、予め上記ヒストリィメモリ４に書き込
むことにより、該ソフトウェア・プログラムに適合した
キャッシュメモリ構成を作り出すようにしている。すな
わち、ヒストリィメモリ４は、ある単位時間におけるメ
モリ使用パターンの発生機能、例えば同時にアクセスさ
れるデータの大きさあるいは容量、アドレス範囲、アク
セス頻度等をヒストリィデータ（履歴データ）として生
成し記憶する機能も有しており、上記所定のソフトウェ
ア・プログラムの実行が終了した後には、このヒストリ
ィデータも記録媒体等に書き込んで保存しておき、次に
上記所定のソフトウェア・プログラムをメインメモリ３
等に読み込んで実行させる際に、このヒストリィデータ
を上記ヒストリィメモリ４に読み込んでいる。そして、
上記所定のソフトウェア・プログラムの実行に先立ち、
このヒストリィデータに応じてキャッシュメモリ５のブ
ロック分割数ｎを決定し、分割された各ブロックＢＬＯ
〜ＢＬｎ−１に転送するメインメモリ３のデータの割り
当てを決定するようにしている。この場合、キャッシュ
メモリ５のブロック分割数ｎに応じて、タグメモリ６の
分割数も同じく設定されることは勿論である。

なお、該所定のソフトウェア・プログラムの実行中にも
、メモリのアクセス状況等に応じてヒストリィメモリ４
中のヒストリィデータが順次更新され、プログラムの実
行終了後にはこの更新されたヒストリィデータが保存さ
れて、次回のプログラム実行に先立ちヒストリィメモリ
４に読み込まれるわけである。

以上のようにして、現実に実行されるソフトウェア・プ
ログラムにおけるメモリ使用形態や頻度等に適合したキ
ャッシュメモリ構造をとることができ、格納されるデー
タもプログラムに適合したものとなる。従って、高速プ
ロセッサユニット１からのメモリアクセス時にキャッシ
ュメモリをアクセスする割合、すなわちヒント率が向ト
し、プログラムの高速処理が可能となる。これは、従来
の分割ブロックの容量を固定化したキャッジ１、メモリ
においては、ある特定のソフトウェア・プログラムに対
してのみキャッシュメモリの使用率あるいはヒント率を
高＜シ゛ζ処理の高速化を図れるが、他の種々のプログ
ラムや特殊なプログラムの実行時にはヒント率が低下し
て高速性を維持できないことなどを考慮すれば、極めて
有用なキャッシュメモリの制御方法である。

なお、本発明は、上記実施例のみに限定されるものでは
なく、本発明の要旨を逸脱しない範囲内において、種々
の変更が可能である。

Ｈ，発明の効果 本発明のキャッシュメモリの制御方法によれば、キャッ
シュメモリの記憶単位となる分割ブロックについて、実
行しようとするプログラム等に応じた分割数や容量等に
制御することにより、メモリアクセス時のデータのヒツ
ト率を高め、高速処理性能を最大限に発揮させることが
できる。

【図面の簡単な説明】

第１図は本発明の一実施例となるキャッシュメモリの制
御方法の説明に供するブロック回路図である。 １・・・高速プロセッサユニット ２・・・メモリ装置 ３・・・メインメモリ ４・・・ヒストリィメモリ ５・・・キャッシュメモリ ６・・・タグメモリ ７・・・メモリ管理ユニット

Claims (1)

1. 【特許請求の範囲】 高速プロセッサユニットからのメモリアクセス要求に応
   じて、このアクセスしようとするデータがキャッシュメ
   モリ内に存在するか否かを判断し、キャッシュメモリ内
   に存在するとき、上記高速プロセッサユニットから該キ
   ャッシュメモリに対してアクセスを行うよう制御するキ
   ャッシュメモリの制御方法において、 実行しようとするソフトウェアプログラムについてのメ
   モリアクセスの履歴をヒストリィメモリに書き込むとと
   もに、 このメモリアクセスの履歴に応じて上記キャッシュメモ
   リの分割ブロック長を制御することを特徴とするキャッ
   シュメモリの制御方法。