JPH02205963A - 読取中断処理 - Google Patents
読取中断処理Info
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- JPH02205963A JPH02205963A JP1166500A JP16650089A JPH02205963A JP H02205963 A JPH02205963 A JP H02205963A JP 1166500 A JP1166500 A JP 1166500A JP 16650089 A JP16650089 A JP 16650089A JP H02205963 A JPH02205963 A JP H02205963A
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- scu
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- 238000000034 method Methods 0.000 claims description 17
- 230000004044 response Effects 0.000 claims description 8
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- 230000005055 memory storage Effects 0.000 claims 4
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- 239000013256 coordination polymer Substances 0.000 claims 1
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- 238000004891 communication Methods 0.000 description 4
- 238000012546 transfer Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000013459 approach Methods 0.000 description 1
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- 238000000429 assembly Methods 0.000 description 1
- 230000001010 compromised effect Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
- G06F12/0815—Cache consistency protocols
- G06F12/0817—Cache consistency protocols using directory methods
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はデジタルコンピュータのメモリ制御システムに
関し、特に要求データの変更バージョンが別の付設ＣＰ
Ｕキャッシュで利用可能なときに、付設の中央処理語！
（ＣＰＵ）に応答してシステム制御装置（ＳＣＵ）の主
メモリの読取を自動的に中断する方法及び装置に関する
。
関し、特に要求データの変更バージョンが別の付設ＣＰ
Ｕキャッシュで利用可能なときに、付設の中央処理語！
（ＣＰＵ）に応答してシステム制御装置（ＳＣＵ）の主
メモリの読取を自動的に中断する方法及び装置に関する
。
（従来の技術）
デジタルコンピュータシステムが付設の１つの主メモリ
と複数の独立したＣＰＵを備えたＳＣＵを含むアーキテ
クチャを具備し、各ＣＰＵが各自の付設書き戻しくライ
トバック）キヤ・７シユを備えている場合、ＳＣＵの主
メモリ内に置かれたデータの変更バージョンが付設ＣＰ
Ｕ０書き戻しキャッシュに存在することがある。従って
、ＣＰＵの１つが選ばれたデータに関する要求をＳＣＵ
に送ると、ＳＣＵの主メモリ内に記憶された要求データ
が要求しているＣＰＵへ転送される前に、別の１つのＣ
ＰＵ内における要求データの変更バージョンの存在が判
定されねばならない。
と複数の独立したＣＰＵを備えたＳＣＵを含むアーキテ
クチャを具備し、各ＣＰＵが各自の付設書き戻しくライ
トバック）キヤ・７シユを備えている場合、ＳＣＵの主
メモリ内に置かれたデータの変更バージョンが付設ＣＰ
Ｕ０書き戻しキャッシュに存在することがある。従って
、ＣＰＵの１つが選ばれたデータに関する要求をＳＣＵ
に送ると、ＳＣＵの主メモリ内に記憶された要求データ
が要求しているＣＰＵへ転送される前に、別の１つのＣ
ＰＵ内における要求データの変更バージョンの存在が判
定されねばならない。
要求データの変更バージョンを検索する通常の方法では
、まず変更データのロケーションについて、それが５Ｃ
ＵＯ主メモリまたはＣＰＵキャッシュの１つのいずれに
あるかを判定した後、その判定されたロケーションから
変更データを検索する。この方法は良好に機能するが、
まず要求データの変更バージョンを突き止めてから、そ
れを要求しているＣＰＵに転送するため、メモリの読取
待ち時間が長くなる。
、まず変更データのロケーションについて、それが５Ｃ
ＵＯ主メモリまたはＣＰＵキャッシュの１つのいずれに
あるかを判定した後、その判定されたロケーションから
変更データを検索する。この方法は良好に機能するが、
まず要求データの変更バージョンを突き止めてから、そ
れを要求しているＣＰＵに転送するため、メモリの読取
待ち時間が長くなる。
（発明が解決しようとする課題）
上記のようなコンピュータシステムにおけるメモリの読
取待ち時間を減らすのに使われる方法は一般に、要求デ
ータのロケーション情報を要求しているＣＰＵに“送る
”ためのＣＰＵ内交信リンク、及び通常のＣＰＵからの
ＳＣＵへの交信リンク、あるいは変更データが書き込ま
れる度に変更データのロケーションを各ＣＰＵに交信す
るための、ＳＣＵと各ＣＰＵ用の付設システムバスイン
タフェースサブシステムを含んだ共通のＳＣＵ／ＣＰＵ
システムバスを必要とする。しかしこれらの方法は、各
ＣＰＵにおける変更データ情報の取得及び保持のため、
過度に複雑で高価な交信リンク、及び各ＣＰＵでの高度
なハードウェア及び余分のメモリ容量を必要とする。
取待ち時間を減らすのに使われる方法は一般に、要求デ
ータのロケーション情報を要求しているＣＰＵに“送る
”ためのＣＰＵ内交信リンク、及び通常のＣＰＵからの
ＳＣＵへの交信リンク、あるいは変更データが書き込ま
れる度に変更データのロケーションを各ＣＰＵに交信す
るための、ＳＣＵと各ＣＰＵ用の付設システムバスイン
タフェースサブシステムを含んだ共通のＳＣＵ／ＣＰＵ
システムバスを必要とする。しかしこれらの方法は、各
ＣＰＵにおける変更データ情報の取得及び保持のため、
過度に複雑で高価な交信リンク、及び各ＣＰＵでの高度
なハードウェア及び余分のメモリ容量を必要とする。
（課題を解決するための手段）
本発明は、全ての変更データの記憶ロケーション情報が
ＳＣＵのロケーションディレクトリ内に記憶された状態
で、通常ＣＰＵからＳＣＵへの交信リンクの使用を可能
とする。変更データがＣＰＵのキャッシュ内へ入力され
る度に、その変更データのロケーションアドレス情報が
ＳＣＵのデータロケーションディレクトリに転送されて
記憶される。ＣＰＵの１つがＳＣＵからデータを要求す
る度に、ＳＣＵは要求データのＳＣＵ主メモリからの通
常の読取サイクルをスタートする。しかし、これと同時
にＳＣＵはＳＣＵディレクトリ内に記憶されているデー
タロケーションアドレスもサーチし、いずれかのＣＰＵ
キャッシュ内における要求データの変更バージョンのロ
ケーションを捜し出す。このような変更データがＣＰＵ
キャッシュの１つ内で突き止められると、ＳＣＵ主メモ
リ装置の読取動作が中断され、ＳＣＵはその変更データ
を突き止められたＣＰＵから要求しているＣＰｕへと、
ＳＣＵの主メモリ自体から転送される場合と同じ方法で
転送する。同時に、変更データがＳＣＵの主メモリ内へ
書き込まれ、変更データのロケーションがＳＣＵの主メ
モリ内に存在するものとして再アドレスされる。
ＳＣＵのロケーションディレクトリ内に記憶された状態
で、通常ＣＰＵからＳＣＵへの交信リンクの使用を可能
とする。変更データがＣＰＵのキャッシュ内へ入力され
る度に、その変更データのロケーションアドレス情報が
ＳＣＵのデータロケーションディレクトリに転送されて
記憶される。ＣＰＵの１つがＳＣＵからデータを要求す
る度に、ＳＣＵは要求データのＳＣＵ主メモリからの通
常の読取サイクルをスタートする。しかし、これと同時
にＳＣＵはＳＣＵディレクトリ内に記憶されているデー
タロケーションアドレスもサーチし、いずれかのＣＰＵ
キャッシュ内における要求データの変更バージョンのロ
ケーションを捜し出す。このような変更データがＣＰＵ
キャッシュの１つ内で突き止められると、ＳＣＵ主メモ
リ装置の読取動作が中断され、ＳＣＵはその変更データ
を突き止められたＣＰＵから要求しているＣＰｕへと、
ＳＣＵの主メモリ自体から転送される場合と同じ方法で
転送する。同時に、変更データがＳＣＵの主メモリ内へ
書き込まれ、変更データのロケーションがＳＣＵの主メ
モリ内に存在するものとして再アドレスされる。
しかし、５ＣＵＯ主メモリから読み取られたデータが利
用可能な最新のバージ日ンであることを。
用可能な最新のバージ日ンであることを。
変更データのサーチを示すと、開始されたＳＣＵ主メモ
リの読取サイクルが完了可能とされ、こうして読み取ら
れた要求データが要求しているＣＰＵに転送される。
リの読取サイクルが完了可能とされ、こうして読み取ら
れた要求データが要求しているＣＰＵに転送される。
従って、簡単なＣＰ Ｕ／Ｓ ＣＵ交信リンクでメモリ
読取の最小待ち時間が得られる。ＣＰＵからのデータ要
求がＳＣＵ主メモリからの通常のメモリ読取動作を開始
させ、同時進行している変更データのロケ−シロンサー
チ中に要求データのより最近のバージョンの代替ロケー
ションがＳＣＵによって見つからなければ、その読取動
作を完了させる。ＳＣＵ主メモリ読取動作の進行中にそ
のようなロケーションが見つかれば、その読取動作が中
断され、変更データがそれの突き止められたＣＰＵキャ
ッシュからＳＣＵを介して要求しているＣＰＵに回送さ
れる。つまり、メモリ読取の最大待ち時間は、通常のＳ
ＣＵ主メモリ読取動作の待ち時間より、変更データのロ
ケーションを突き止めて、ＳＣＵ主メモリの読取動作を
終了させるのに必要な時間長いだけである。従って、簡
単なコンピュータシステムのアーキテクチャを保ったま
ま、ＣＰＵと３００間におけるデータ伝送のバンド幅が
最小限化される。
読取の最小待ち時間が得られる。ＣＰＵからのデータ要
求がＳＣＵ主メモリからの通常のメモリ読取動作を開始
させ、同時進行している変更データのロケ−シロンサー
チ中に要求データのより最近のバージョンの代替ロケー
ションがＳＣＵによって見つからなければ、その読取動
作を完了させる。ＳＣＵ主メモリ読取動作の進行中にそ
のようなロケーションが見つかれば、その読取動作が中
断され、変更データがそれの突き止められたＣＰＵキャ
ッシュからＳＣＵを介して要求しているＣＰＵに回送さ
れる。つまり、メモリ読取の最大待ち時間は、通常のＳ
ＣＵ主メモリ読取動作の待ち時間より、変更データのロ
ケーションを突き止めて、ＳＣＵ主メモリの読取動作を
終了させるのに必要な時間長いだけである。従って、簡
単なコンピュータシステムのアーキテクチャを保ったま
ま、ＣＰＵと３００間におけるデータ伝送のバンド幅が
最小限化される。
（実施例）
全図を通じ同じ参照符号は同じまたは対応した部分を示
している図面を参照すると、第１図は本発明を実施する
のに適した典型的なデジタルコンピュータシステム２を
示す。システム２は、付設のＳＣＵ主メモリ６とＳＣＵ
データ記憶ロケーションディレクトリ８を含むシステム
制御装置（ＳＣＵ）４を具備する。５ＣＵ１４は一般に
、付設のデータバスリンク１２を介して複数の独立した
中央処理装置ｔ （ＣＰＵ）１０に相互接続されている
。各々のＣＰＵｌ０は、書き戻しくライトバック）キャ
ッシュ１４、制御装置１６及び入／出力（Ｉｌｏ）装置
１８を有する。
している図面を参照すると、第１図は本発明を実施する
のに適した典型的なデジタルコンピュータシステム２を
示す。システム２は、付設のＳＣＵ主メモリ６とＳＣＵ
データ記憶ロケーションディレクトリ８を含むシステム
制御装置（ＳＣＵ）４を具備する。５ＣＵ１４は一般に
、付設のデータバスリンク１２を介して複数の独立した
中央処理装置ｔ （ＣＰＵ）１０に相互接続されている
。各々のＣＰＵｌ０は、書き戻しくライトバック）キャ
ッシュ１４、制御装置１６及び入／出力（Ｉｌｏ）装置
１８を有する。
ＣＰＵｌ０は個々に、当該分野で周知のように、ＳＣｌ
主メモリ６内に記憶されているデータの変更バージョン
を含め、それぞれの付設キャッシュ１４内に記憶された
データを更新することがある。
主メモリ６内に記憶されているデータの変更バージョン
を含め、それぞれの付設キャッシュ１４内に記憶された
データを更新することがある。
しかし同じく当該分野で周知のように、個々のＣＰＵｌ
０に書き込まれるデータのアドレスは５ＣＵ４へ転送さ
れてＳＣＵデータ記憶ロケーションディレクトリ８に記
憶されるので、５ＣＵ４は他のいずれかのＣＰＵｉｏに
よって要求されたいずれかのＣＰＵｌ０内のいずれかの
変更データを、サーチして突き止めることができる。第
１図におけるＳＣＵ主メモリ６とＳＣＵディレクトリ８
、並びに各付設ＣＰＵｌ０毎のＣＰＵ書き戻しキャッシ
ュ１４、ｃｐＵｌｌ］？Ｉｌ装置１６及びＣＰＵＴ１０
装置１６はそれぞれ各種周知の構成で相互に接続可能な
周知の要素で、これらの要素自体は本発明の一部を構成
しないため、概念要求だけを目的として第１図にはブロ
ックの形で示しである。
０に書き込まれるデータのアドレスは５ＣＵ４へ転送さ
れてＳＣＵデータ記憶ロケーションディレクトリ８に記
憶されるので、５ＣＵ４は他のいずれかのＣＰＵｉｏに
よって要求されたいずれかのＣＰＵｌ０内のいずれかの
変更データを、サーチして突き止めることができる。第
１図におけるＳＣＵ主メモリ６とＳＣＵディレクトリ８
、並びに各付設ＣＰＵｌ０毎のＣＰＵ書き戻しキャッシ
ュ１４、ｃｐＵｌｌ］？Ｉｌ装置１６及びＣＰＵＴ１０
装置１６はそれぞれ各種周知の構成で相互に接続可能な
周知の要素で、これらの要素自体は本発明の一部を構成
しないため、概念要求だけを目的として第１図にはブロ
ックの形で示しである。
ＳＣＵデータ記憶ロケーションディレクトリ８は全ての
データ記憶ロケーション情報を記憶するので、まずＳＣ
Ｕディレクトリ８に問い合わせて、要求している１つの
ＣＰＵＩ Ｏによって要求されたいずれかのデータの最
新バージョンのロケーションを見い出し、その後要求デ
ータの最新バージョンのアドレスが求められたら、ＳＣ
Ｕ主メモリ６または他のＣＰＵキャッシュ１４の１つど
ちらかの対応したソースからデータを読み取ることがで
きる。
データ記憶ロケーション情報を記憶するので、まずＳＣ
Ｕディレクトリ８に問い合わせて、要求している１つの
ＣＰＵＩ Ｏによって要求されたいずれかのデータの最
新バージョンのロケーションを見い出し、その後要求デ
ータの最新バージョンのアドレスが求められたら、ＳＣ
Ｕ主メモリ６または他のＣＰＵキャッシュ１４の１つど
ちらかの対応したソースからデータを読み取ることがで
きる。
しかし、前記のごとくこのような手順は、特にＳＣｌ主
メモリ６内に記憶された最も要求されるデータが現在デ
ータである場合、不必要なメモリ読取待ち時間を生じる
。なぜなら前記したように、ＳＣｌ主メモリ６内に記憶
された最も要求されるデータが現在データである場合で
も、ＳＣＵ主メモリ６の通常の読取サイクルが開始可能
となるまで、全てのデータ記憶ロケーションが５ＣＵ４
によってサーチされねばなならない。
メモリ６内に記憶された最も要求されるデータが現在デ
ータである場合、不必要なメモリ読取待ち時間を生じる
。なぜなら前記したように、ＳＣｌ主メモリ６内に記憶
された最も要求されるデータが現在データである場合で
も、ＳＣＵ主メモリ６の通常の読取サイクルが開始可能
となるまで、全てのデータ記憶ロケーションが５ＣＵ４
によってサーチされねばなならない。
本発明は、要求している１つのＣＰＵｌ０からの要求後
できるだけすばやく、ＳＣＵ主メモリ６の通常の読取サ
イクルを開始することによって、上記の不必要なメモリ
読取待ち時間を取り除く。
できるだけすばやく、ＳＣＵ主メモリ６の通常の読取サ
イクルを開始することによって、上記の不必要なメモリ
読取待ち時間を取り除く。
同時に、ＳＣＵデータ記憶ロケーションディレクトリ８
内に記憶されているデータロケーションの問い合わせも
行われて、要求データの変更バージョンのロケーション
を求める。要求データがＳＣｌ主メモリ６内で見つかる
と、ＳＣＵ主メモリ６の最初の読取サイクルが継続され
る。しかし、要求データの最新バージョンがＣＰＵキャ
ッシュ１４の１つ内にあると判定されると、中断コマン
ドがＳＣＵ主メモリ６に送られるＳＣＵ主メモリ６の通
常の読取サイクルを終了させた後、要求データの最新バ
ージョンを持っていると判定されたＣＰＵキャッシュ１
４が問い合わされる。ＣＰＵキャッシュ１４の突き止め
られた１つからデータが読み取られ、そのデータが５Ｃ
Ｕ４を介して要求している１つのＣＰＵｌ０に送られる
。
内に記憶されているデータロケーションの問い合わせも
行われて、要求データの変更バージョンのロケーション
を求める。要求データがＳＣｌ主メモリ６内で見つかる
と、ＳＣＵ主メモリ６の最初の読取サイクルが継続され
る。しかし、要求データの最新バージョンがＣＰＵキャ
ッシュ１４の１つ内にあると判定されると、中断コマン
ドがＳＣＵ主メモリ６に送られるＳＣＵ主メモリ６の通
常の読取サイクルを終了させた後、要求データの最新バ
ージョンを持っていると判定されたＣＰＵキャッシュ１
４が問い合わされる。ＣＰＵキャッシュ１４の突き止め
られた１つからデータが読み取られ、そのデータが５Ｃ
Ｕ４を介して要求している１つのＣＰＵｌ０に送られる
。
本発明の手法が、第２図のシステムのフローチャートに
示しである。要求している１つのＣＰＵ１０が、それに
付設のＩ１０装置１８と制御装置１６を介゛して、選ば
れたデータを要求する。データ要求は、付設のデータバ
スリング１２を介して５ＣＵ４に送られる。５ＣＵ４は
同時に、ＳＣＵ主メモリ６の通常の読取サイクルを開始
して要求データを検索すると共に、ＳＣＵデータ記憶ロ
ケーションディレクトリ８のサーチを開始して要求デー
タの最新バージョンを突き止める。
示しである。要求している１つのＣＰＵ１０が、それに
付設のＩ１０装置１８と制御装置１６を介゛して、選ば
れたデータを要求する。データ要求は、付設のデータバ
スリング１２を介して５ＣＵ４に送られる。５ＣＵ４は
同時に、ＳＣＵ主メモリ６の通常の読取サイクルを開始
して要求データを検索すると共に、ＳＣＵデータ記憶ロ
ケーションディレクトリ８のサーチを開始して要求デー
タの最新バージョンを突き止める。
ＳＣＵデータ記憶ロケーションディレクトリ８が要求デ
ータの最新バージョンのロケーションを求めた後、求め
られたロケーションがＳＣｌ主メモリ６内にあるかどう
かを判定する。ＳＣｌ主メモリ６内にあれば、５ＣＵ４
からＳＣＵ主メモリ６に“承ｔｖ（ｏＫ） ”コマン
ドが与えられてその開始された読取サイクルを完了し、
読取サイクルの完了後、要求データが付設のデータバス
リンク１２を介して要求している１つのＣＰＵｌ０に転
送される。
ータの最新バージョンのロケーションを求めた後、求め
られたロケーションがＳＣｌ主メモリ６内にあるかどう
かを判定する。ＳＣｌ主メモリ６内にあれば、５ＣＵ４
からＳＣＵ主メモリ６に“承ｔｖ（ｏＫ） ”コマン
ドが与えられてその開始された読取サイクルを完了し、
読取サイクルの完了後、要求データが付設のデータバス
リンク１２を介して要求している１つのＣＰＵｌ０に転
送される。
要求データの最新バージョンが５ＣＵＯ主メモＩ７６内
にないと判定されると、５ＣＵ４は“中断（ＡＢＯＲＴ
）”コマンドによってＳＣＵ主メモリ６の開始された読
取サイクルを中断し、同時に５ＣＵ４は、要求データの
最新バージョンを持っていると判断され突き止められた
１つのＣＰＵｌ０に、付設のデータバスリンク１２を介
してデータ要求を送る。次いで、突き止められた１つの
ＣＰＵ１０がそれに付設のＣＰＵキャッシュ１４に記憶
されている要求データの最新バージョンを読み取り、こ
うして読み取られた要求データが突き止められた１つの
ＣＰＵｌ０から付設のデータバスリンク１２を介して５
ＣＵ４に転送される。そして、５ＣＵ４が受け取った要
求データを、要求している１つのＣＰＵｉｏに付設のデ
ータバスリンク１２を介して送る。同時に、５ＣＵ４は
要求データの記憶バージョンを、突き止められた１つの
ＣＰＵｌ０から受け取った最新バージョンと置き換える
と共に、現在ＳＣＵ主メモリが要求データの最新バージ
ョンを有することをＳＣＵディレクトリ８内に指示する
。
にないと判定されると、５ＣＵ４は“中断（ＡＢＯＲＴ
）”コマンドによってＳＣＵ主メモリ６の開始された読
取サイクルを中断し、同時に５ＣＵ４は、要求データの
最新バージョンを持っていると判断され突き止められた
１つのＣＰＵｌ０に、付設のデータバスリンク１２を介
してデータ要求を送る。次いで、突き止められた１つの
ＣＰＵ１０がそれに付設のＣＰＵキャッシュ１４に記憶
されている要求データの最新バージョンを読み取り、こ
うして読み取られた要求データが突き止められた１つの
ＣＰＵｌ０から付設のデータバスリンク１２を介して５
ＣＵ４に転送される。そして、５ＣＵ４が受け取った要
求データを、要求している１つのＣＰＵｉｏに付設のデ
ータバスリンク１２を介して送る。同時に、５ＣＵ４は
要求データの記憶バージョンを、突き止められた１つの
ＣＰＵｌ０から受け取った最新バージョンと置き換える
と共に、現在ＳＣＵ主メモリが要求データの最新バージ
ョンを有することをＳＣＵディレクトリ８内に指示する
。
本発明による読取中断処理は、第３図に示した好ましい
実施例によって好ましい実施例によって容易に実行され
る。ＳＣＵ主メモリ６は、ＳＣＵメモリインタフェース
装Ｎ２０、メモリアレイコントロール２２、メモリアド
レス選択バッファ２４及びメモリアレイ２６を具備する
。これらは各種周知の構成で相互に接続可能な周知の要
素で、これらの要素自体は本発明の一部を構成しないた
め、概念表示だけを目的として第３図にはブロックの形
で示しである。５ＣＵ４は前記したように、ロードコマ
ンドライン２８上の“ロードコマンド（ＬＯＡＤ ＣＯ
ＭＭＡＮＤ） ”信号とコマンドライン３０上の“読
取（ＲＥＡＤ） ”信号を同時に確認することによって
メモリ読取サイクルを開始し、両ライン２８と３０はＳ
ＣＵ／メモリインタフェース装置２０に信号を供給して
いる。５ＣＵ４とＳＣＵ主メモリ６のＳＣＵ／メモリイ
ンタフェース装置２０間のＳＣＵ読取サイクル状態ライ
ン３２が、周知の手順に従って前記のごとく、５ＣＵ４
とＳＣＵ主メモリ６間で“承認”または“中断”コマン
ドを交信する役割を果たす。インタフェース装置２０は
、“スター） （ＳＴＡＲＴ）“信号をメモリスタート
ライン３４上に、“読取゛信号をメモリアレイコマンド
ライン３６上に、また選ばれたアドレス信号をアドレス
選択ライン３８上にそれぞれ与えるたとによって応答す
る。メモリスタートライン３４上の“スタート”信号と
メモリアレイコマンドライン３６上の“読取”信号は、
メモリアレイコントローラ２２に送られる。メモリアレ
イ状態ライン４０もメモリアレイコントローラ２２をイ
ンタフェース装置２０と相互に接続し、“承認”または
“中断”の読取サイクルコマンドをメモリアレイコント
ローラ２２に転送する。メモリアレイコントローラ２２
は、ライン３４上の“スタート”信号とライン３６上の
“読取”信号に対して、一連の３つの信号をメモリアレ
イストローブライン４２上に与えることによって応答す
る。これら３つの信号とは、“行アドレスストローフ（
ＲＡＳ）″信号、１列アドレスストローブ（ＣＡＳ）”
信号及び“書込エネーブル（ＷＲＩＴＥＥＮＡＢＬＥ）
’″信号ある。
実施例によって好ましい実施例によって容易に実行され
る。ＳＣＵ主メモリ６は、ＳＣＵメモリインタフェース
装Ｎ２０、メモリアレイコントロール２２、メモリアド
レス選択バッファ２４及びメモリアレイ２６を具備する
。これらは各種周知の構成で相互に接続可能な周知の要
素で、これらの要素自体は本発明の一部を構成しないた
め、概念表示だけを目的として第３図にはブロックの形
で示しである。５ＣＵ４は前記したように、ロードコマ
ンドライン２８上の“ロードコマンド（ＬＯＡＤ ＣＯ
ＭＭＡＮＤ） ”信号とコマンドライン３０上の“読
取（ＲＥＡＤ） ”信号を同時に確認することによって
メモリ読取サイクルを開始し、両ライン２８と３０はＳ
ＣＵ／メモリインタフェース装置２０に信号を供給して
いる。５ＣＵ４とＳＣＵ主メモリ６のＳＣＵ／メモリイ
ンタフェース装置２０間のＳＣＵ読取サイクル状態ライ
ン３２が、周知の手順に従って前記のごとく、５ＣＵ４
とＳＣＵ主メモリ６間で“承認”または“中断”コマン
ドを交信する役割を果たす。インタフェース装置２０は
、“スター） （ＳＴＡＲＴ）“信号をメモリスタート
ライン３４上に、“読取゛信号をメモリアレイコマンド
ライン３６上に、また選ばれたアドレス信号をアドレス
選択ライン３８上にそれぞれ与えるたとによって応答す
る。メモリスタートライン３４上の“スタート”信号と
メモリアレイコマンドライン３６上の“読取”信号は、
メモリアレイコントローラ２２に送られる。メモリアレ
イ状態ライン４０もメモリアレイコントローラ２２をイ
ンタフェース装置２０と相互に接続し、“承認”または
“中断”の読取サイクルコマンドをメモリアレイコント
ローラ２２に転送する。メモリアレイコントローラ２２
は、ライン３４上の“スタート”信号とライン３６上の
“読取”信号に対して、一連の３つの信号をメモリアレ
イストローブライン４２上に与えることによって応答す
る。これら３つの信号とは、“行アドレスストローフ（
ＲＡＳ）″信号、１列アドレスストローブ（ＣＡＳ）”
信号及び“書込エネーブル（ＷＲＩＴＥＥＮＡＢＬＥ）
’″信号ある。
アドレス選択ライン３８はメモリアドレス選択バッファ
２４に信号を供給し、メモリアドレス選択バッファ２４
はライン３８上のアドレス選択信号に対し、メモリアレ
イアドレスライン４４上にアドレス信号を与えることに
よって応答する。
２４に信号を供給し、メモリアドレス選択バッファ２４
はライン３８上のアドレス選択信号に対し、メモリアレ
イアドレスライン４４上にアドレス信号を与えることに
よって応答する。
メモリアレイストローブライン４２とメモリアレイアド
レスライン４４は共に、メモリアレイ２６に信号を供給
する。ＲＡＳ信号がストローブライン４２上に確認され
ている間、メモリアドレストローブライン４４がアドレ
ス信号をメモリアレイ２６に与える。ＲＡＳタイミング
要求が満たされた後、ＣＡＳ信号がストローブライン４
２上に確認される。ＣＡＳタイミング要求が満たされた
ら、アドレスライン４４上のアドレス信号に対応したデ
ータが読み取られる。データの交換が指定されていない
と、“書込エネーブル（ＷＲＩＴＥ！１１！ＮＡＢＬＥ
） “信号が確認されない。
レスライン４４は共に、メモリアレイ２６に信号を供給
する。ＲＡＳ信号がストローブライン４２上に確認され
ている間、メモリアドレストローブライン４４がアドレ
ス信号をメモリアレイ２６に与える。ＲＡＳタイミング
要求が満たされた後、ＣＡＳ信号がストローブライン４
２上に確認される。ＣＡＳタイミング要求が満たされた
ら、アドレスライン４４上のアドレス信号に対応したデ
ータが読み取られる。データの交換が指定されていない
と、“書込エネーブル（ＷＲＩＴＥ！１１！ＮＡＢＬＥ
） “信号が確認されない。
要求データの最新バージョンがＳＣＵ主メモリ６内にあ
ることを、ＳＣＵディレクトリ８が周知の手順に基づき
判定すると、５ＣＵ４は主メモリ状態ライン３２を経て
“承認”信号をインタフェース装置２０に送る。次いで
、インタフェース装置２０が“承認”状態信号をメモリ
アレイコントローラ２２に送り、前述したようにメモリ
読取サイクル最後まで進行可能とする。
ることを、ＳＣＵディレクトリ８が周知の手順に基づき
判定すると、５ＣＵ４は主メモリ状態ライン３２を経て
“承認”信号をインタフェース装置２０に送る。次いで
、インタフェース装置２０が“承認”状態信号をメモリ
アレイコントローラ２２に送り、前述したようにメモリ
読取サイクル最後まで進行可能とする。
一方、要求データの最新バージョンがＳＣＵ主メモリ６
内でなく、１つのＣＰＵキャッシュ１４内にあることを
ＳＣＵディレクトリ８が周知の手順に基づき判定すると
、５ＣＵ４は主メモリ状態ライン３２を経て“中断″信
号をインタフェース装置２０に送る。次いで、インタフ
ェース装置２０が“中断″（言号をメモリアレイコント
ローラ２２に送り、前述したようにできるだけすばやく
読取サイクルを終了させる。ＲＡＳ及びＣＡＳのタイミ
ング制約のため、“中断”信号がメモリアレイコントロ
ーラ２２によって受け取られた後、ある時間中にＲＡＳ
及びＣＡＳ両信号が確認されねばならないこともある。
内でなく、１つのＣＰＵキャッシュ１４内にあることを
ＳＣＵディレクトリ８が周知の手順に基づき判定すると
、５ＣＵ４は主メモリ状態ライン３２を経て“中断″信
号をインタフェース装置２０に送る。次いで、インタフ
ェース装置２０が“中断″（言号をメモリアレイコント
ローラ２２に送り、前述したようにできるだけすばやく
読取サイクルを終了させる。ＲＡＳ及びＣＡＳのタイミ
ング制約のため、“中断”信号がメモリアレイコントロ
ーラ２２によって受け取られた後、ある時間中にＲＡＳ
及びＣＡＳ両信号が確認されねばならないこともある。
それにも拘らず、前記のごとき読取中断処理は、データ
の転送バンド幅に何等の影響も及ぼさずに、コンピュー
タシステム２のメモリ読取待ち時間を最小とする。一部
のメモリ読取は開始されて完了されないため、コンピュ
ータシステム２のメモリ効率は妥協としである程度損な
われる。しかしこの妥協は、ＳＣＵ主メモリ６内に記憶
された最も要求されるデータが現在データと判定される
場合最小となる。
の転送バンド幅に何等の影響も及ぼさずに、コンピュー
タシステム２のメモリ読取待ち時間を最小とする。一部
のメモリ読取は開始されて完了されないため、コンピュ
ータシステム２のメモリ効率は妥協としである程度損な
われる。しかしこの妥協は、ＳＣＵ主メモリ６内に記憶
された最も要求されるデータが現在データと判定される
場合最小となる。
本発明の特質を声明するため以上説明し図示した部品及
びアセンブリの詳細、配置及び構成における各種変更が
、特許請求の範囲に記載された本発明の原理及び範囲内
において、当業者にとって可能なことはもちろんである
。
びアセンブリの詳細、配置及び構成における各種変更が
、特許請求の範囲に記載された本発明の原理及び範囲内
において、当業者にとって可能なことはもちろんである
。
第１図は本発明を実施するのに適した、ＳＣＵ及び独立
の付設ＣＰＵを備えた典型的なコンピュータシステムの
ブロック図；第２図は第１図に示したシステムで用いる
のに適した、本発明の好ましい実施例における論理ステ
ップの基本フローチャート：及び第３図は第１図に示し
たデジタルコンピュータシステムで使われる本発明の好
ましい実施例の典型的なブロック図である。 ２・・・コンピュータシステム、４・・・システム制御
装置（ＳＣＵ） 、６・・・ＳＣＵメモリ（装置）、８
・・・ＳＣＵデータロケーションディレクトリ、１０・
・・中央処理装置（Ｃ’ＰＵ）、１４・・・ＣＰＵ書き
戻しキャッシュ、２０・・・ＳＣＵメモリインタフェー
ス装置、２２・・・メモリアレイコントローラ、２４・
・・メモリアドレス選択バッファ、２６・・・メモリア
レイ。
の付設ＣＰＵを備えた典型的なコンピュータシステムの
ブロック図；第２図は第１図に示したシステムで用いる
のに適した、本発明の好ましい実施例における論理ステ
ップの基本フローチャート：及び第３図は第１図に示し
たデジタルコンピュータシステムで使われる本発明の好
ましい実施例の典型的なブロック図である。 ２・・・コンピュータシステム、４・・・システム制御
装置（ＳＣＵ） 、６・・・ＳＣＵメモリ（装置）、８
・・・ＳＣＵデータロケーションディレクトリ、１０・
・・中央処理装置（Ｃ’ＰＵ）、１４・・・ＣＰＵ書き
戻しキャッシュ、２０・・・ＳＣＵメモリインタフェー
ス装置、２２・・・メモリアレイコントローラ、２４・
・・メモリアドレス選択バッファ、２６・・・メモリア
レイ。
Claims (12)
- （１）メモリ装置とデータロケーションディレクトリを
有するシステム制御装置（ＳＣＵ）、及び各々が書き戻
しキャッシュを有する複数の中央処理装置（ＣＰＵ）を
具備したデジタルコンピュータシステムで、メモリ記憶
内のＣＰＵ要求データに関するメモリ読取待ち時間を最
小限とする方法において： 変更データが前記ＣＰＵの１つのキャッシュ内に記憶さ
れているとき、該変更データのロケーションを前記ＳＣ
Ｕに伝送するステップ；前記変更データの記憶ロケーシ
ョンを前記 ＳＣＵの前記データロケーションディレクトリに記憶す
るステップ； 前記ＣＰＵの１つからのデータの要求を前記ＳＣＵで受
け取るステップ； 前記要求データを前記ＳＣＵの前記メモリから読み取る
ステップ； 前記読取ステップと同時に、前記ＳＣＵの前記データロ
ケーションディレクトリをサーチし、前記要求データの
変更バージョンが前記ＣＰＵキャッシュの１つ内にある
かどうかを判定するステップ；及び 前記データロケーションディレクトリをサーチするステ
ップで、前記要求データの変更バージョンが前記ＣＰＵ
キャッシュの１つ内に記憶されていると確認されたら、
前記要求データの前記ＳＣＵメモリからの読取ステップ
を中断するステップ； を含む方法。 - （２）前記サーチするステップが、前記読取ステップの
完了前に完了する請求項（１）記載の方法。 - （３）前記中断するステップが、前記読取ステップの完
了前に完了する請求項（２）記載の方法。 - （４） 前記要求データの変更バージョンを、前記ＳＣ
Ｕを介して前記突き止められたＣＰＵキャッシュから前
記要求しているＣＰＵへと転送するステップ； 前記変更データを前記ＳＣＵメモリ内に記憶するステッ
プ；及び 前記ＳＣＵメモリに記憶された前記変更データのロケー
ションを、前記ＳＣＵデータロケーションディレクトリ
内に記憶するステップ；をさらに含む請求項（２）記載
の方法。 - （５）メモリ装置とデータロケーションディレクトリを
有するシステム制御装置（ＳＣＵ）、及び各々が書き戻
しキャッシュを有する複数の中央処理装置（ＣＰＵ）を
具備したデジタルコンピュータシステムで、メモリ記憶
内のＣＰＵ要求データに関するメモリ読取待ち時間を最
小限とする方法において： 前記ＣＰＵの１つからのデータの要求を前記ＳＣＵで受
け取るステップ； 前記要求データを前記ＳＣＵの前記メモリから読み取る
ステップ； 前記読取ステップと同時に、前記ＳＣＵの前記データロ
ケーションディレクトリをサーチし、前記要求データの
変更バージョンが前記ＣＰＵキャッシュの１つ内にある
かどうかを判定するステップ；及び 前記データロケーションディレクトリをサーチするステ
ップで、前記要求データの変更バージョンが前記ＣＰＵ
キャッシュの１つ内に記憶されていると確認されたら、
前記要求データの前記ＳＣＵメモリからの読取ステップ
を中断するステップ； を含む方法。 - （６）前記サーチするステップが、前記読取ステップの
完了前に完了する請求項（５）記載の方法。 - （７）前記中断するステップが、前記読取ステップの完
了前に完了する請求項（６）記載の方法。 - （８）前記要求データの変更バージョンを、前記ＳＣＵ
を介して前記突き止められたＣＰＵキャッシュから前記
要求しているＣＰＵへと転送するステップ； 前記変更データを前記ＳＣＵメモリ内に記憶するステッ
プ；及び 前記ＳＣＵメモリに記憶された前記変更データのロケー
ションを、前記ＳＣＵデータロケーションディレクトリ
内に記憶するステップ；をさらに含む請求項（５）記載
の方法。 - （９）複数の中央処理装置（ＣＰＵ）と、前記ＣＰＵの
１つからのデータの要求を受け取ると問い合わせ信号を
発生し、その後ＣＰＵ要求データの最新バージョンが別
のＣＰＵの１つで突き止められたら中断信号を発生する
システム制御装置（ＳＣＵ）とを有するデジタルコンピ
ュータで、メモリ装置内に記憶されたＣＰＵ要求データ
に関するメモリ読取待ち時間を最小限とするのに有用な
メモリ装置において： 前記メモリ装置から前記ＣＰＵ要求データを読み取る読
取手段； 前記問い合わせ信号と中断信号をデコードする手段； 前記デコードされた問い合わせ信号に応じて前記読取手
段を作動し、前記メモリ装置からの前記要求データの読
取を開始する手段；及び前記デコードされた中断信号に
応じて、前記読取手段が前記メモリ装置からの前記ＣＰ
Ｕ要求データの読取を完了まで至らせない手段；を備え
たメモリ装置。 - （１０）システム制御装置（ＳＣＵ）で使われ、複数の
中央処理装置（ＣＰＵ）を有するコンピュータシステム
において作動し、メモリ装置内に記憶されたＣＰＵ要求
データに関するメモリ読取待ち時間を最小限とするメモ
リ装置において：前記メモリ装置から前記ＣＰＵ要求デ
ータを読み取る読取サイクルを有する読取手段； 前記ＣＰＵ要求データに関する前記ＣＰＵの１つからの
要求を表す、前記ＳＣＵからの問い合わせ信号をデコー
ドする手段； 前記デコードされた問い合わせ信号に応じて前記読取手
段の読取サイクルを開始し、前記メモリ装置からの前記
要求データの読取を開始する手段； 前記メモリ装置内の前記ＣＰＵ要求データがＣＰＵ要求
データの最新バージョンを含んでいないという判定を表
す、前記ＳＣＵからの中断信号をデコードする手段；及
び 前記デコードされた中断信号に応じて、前記読取手段の
読取サイクルを終了させ、前記メモリ装置からの前記Ｃ
ＰＵ要求データの読取完了まで至らせない手段； を備えたメモリ装置。 - （１１）メモリ、データロケーションディレクトリ及び
複数の中央処理装置（ＣＰＵ）を有するデジタルコンピ
ュータで、メモリ記憶内のＣＰＵ要求データに関するメ
モリ読取待ち時間を最小限とするのに有用な装置におい
て： 変更データが前記ＣＰＵの１つ内に記憶されているとき
、該変更データのロケーションを受け取る手段； 前記変更データの記憶ロケーションを前記データロケー
ションディレクトリに記憶する手段；データの要求を受
け取る手段； 前記データロケーションディレクトリをサーチし、前記
要求データの変更バージョンが前記ＣＰＵの１つ内に記
憶されているかどうかを判定するサーチサイクルを有す
る手段； 前記メモリから要求データを読み取る読取サイクルを有
する手段； 前記サーチ手段のサーチサイクルが前記読取手段の読取
サイクルと同時に発生する；及び前記要求データの変更
バージョンが前記ＣＰＵの１つ内に記憶されていると前
記サーチ手段が判定したら、前記読取手段の読取サイク
ルを中断する手段； を備えた装置。 - （１２）メモリ、データロケーションディレクトリ及び
複数の中央処理装置（ＣＰＵ）を有するデジタルコンピ
ュータで、メモリ記憶内のＣＰＵ要求データに関するメ
モリ読取待ち時間を最小限とするのに有用な装置におい
て： 変更データの前記ＣＰＵの１つ内に記憶されているとき
、該変更データのロケーションを受け取る手段； 前記ロケーション受取手段に応答して、前記変更データ
の記憶ロケーションを前記データロケーションディレク
トリに記憶する手段； データの要求を受け取る手段； 前記データ受取手段に応答して前記データロケーション
ディレクトリをサーチし、前記要求データの変更バージ
ョンが前記ＣＰＵの１つ内に記憶されているかどうかを
判定するサーチサイクルを有する手段； 前記要求データの変更バージョンが前記ＣＰＵの１つ内
に記憶されているかどうかを判定するとサーチを前記サ
ーチ手段が行うと同時に、前記受取手段に応答して、前
記メモリから要求データを読み取る読取サイクルを開始
する手段；及び 前記要求データの変更バージョンが前記ＣＰＵの１つ内
に記憶されていたら、前記サーチ手段に応答して前記読
取手段のメモリ読取サイクルを終了させ、前記メモリか
らの前記要求データの読取完了まで至らせない手段； を備えた装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US30347189A | 1989-01-27 | 1989-01-27 | |
| US303471 | 1989-01-27 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02205963A true JPH02205963A (ja) | 1990-08-15 |
Family
ID=23172262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1166500A Pending JPH02205963A (ja) | 1989-01-27 | 1989-06-28 | 読取中断処理 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0379771A3 (ja) |
| JP (1) | JPH02205963A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09282191A (ja) * | 1996-04-12 | 1997-10-31 | Nec Corp | 障害処理方式 |
| US7093078B2 (en) | 1999-12-09 | 2006-08-15 | Nec Corporation | Data access method in the network system and the network system |
| KR100615660B1 (ko) * | 1998-12-21 | 2006-08-25 | 어드밴스드 마이크로 디바이시즈, 인코포레이티드 | 메모리 취소 메세지를 이용한 시스템 메모리 대역폭의유지 및 캐시 코히런시 유지 |
| JP2007272922A (ja) * | 2001-06-04 | 2007-10-18 | Fujitsu Ltd | 複数ノード間での通信方法、相互接続ポートおよび相互接続システム |
| JP2016015121A (ja) * | 2014-05-27 | 2016-01-28 | ブル・エス・アー・エス | マルチプロセッサシステムのメインメモリ対する投機的クエリ |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69622079T2 (de) * | 1995-03-31 | 2002-10-31 | Sun Microsystems, Inc. | Verfahren und Vorrichtung zur schnellen Einleitung von Speicherzugriffen in einem cachekohärenten Multiprozessorsystem |
| DE69717124T2 (de) * | 1997-12-11 | 2003-07-17 | Bull S.A., Louveciennes | Verfahren zum Lesen von Daten auf einem gemeinsamen Speicher in einem Multiprozessor-Rechnersystem |
| US6338122B1 (en) * | 1998-12-15 | 2002-01-08 | International Business Machines Corporation | Non-uniform memory access (NUMA) data processing system that speculatively forwards a read request to a remote processing node |
| US6275905B1 (en) | 1998-12-21 | 2001-08-14 | Advanced Micro Devices, Inc. | Messaging scheme to maintain cache coherency and conserve system memory bandwidth during a memory read operation in a multiprocessing computer system |
| US6393529B1 (en) | 1998-12-21 | 2002-05-21 | Advanced Micro Devices, Inc. | Conversation of distributed memory bandwidth in multiprocessor system with cache coherency by transmitting cancel subsequent to victim write |
| US6370621B1 (en) | 1998-12-21 | 2002-04-09 | Advanced Micro Devices, Inc. | Memory cancel response optionally cancelling memory controller's providing of data in response to a read operation |
| US6490661B1 (en) | 1998-12-21 | 2002-12-03 | Advanced Micro Devices, Inc. | Maintaining cache coherency during a memory read operation in a multiprocessing computer system |
| US6631401B1 (en) | 1998-12-21 | 2003-10-07 | Advanced Micro Devices, Inc. | Flexible probe/probe response routing for maintaining coherency |
| US6757793B1 (en) | 2000-03-29 | 2004-06-29 | Advanced Micro Devices, Inc. | Reducing probe traffic in multiprocessor systems using a victim record table |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4503497A (en) * | 1982-05-27 | 1985-03-05 | International Business Machines Corporation | System for independent cache-to-cache transfer |
-
1989
- 1989-06-28 JP JP1166500A patent/JPH02205963A/ja active Pending
- 1989-07-03 EP EP19890306722 patent/EP0379771A3/en not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09282191A (ja) * | 1996-04-12 | 1997-10-31 | Nec Corp | 障害処理方式 |
| KR100615660B1 (ko) * | 1998-12-21 | 2006-08-25 | 어드밴스드 마이크로 디바이시즈, 인코포레이티드 | 메모리 취소 메세지를 이용한 시스템 메모리 대역폭의유지 및 캐시 코히런시 유지 |
| US7093078B2 (en) | 1999-12-09 | 2006-08-15 | Nec Corporation | Data access method in the network system and the network system |
| JP2007272922A (ja) * | 2001-06-04 | 2007-10-18 | Fujitsu Ltd | 複数ノード間での通信方法、相互接続ポートおよび相互接続システム |
| JP2016015121A (ja) * | 2014-05-27 | 2016-01-28 | ブル・エス・アー・エス | マルチプロセッサシステムのメインメモリ対する投機的クエリ |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0379771A2 (en) | 1990-08-01 |
| EP0379771A3 (en) | 1991-07-03 |
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