JPH036642A - キャッシュメモリ制御方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明（上　キャッシュメモリの制御方法に関すム 従来の技術 第３図に示すよう頓　内部に命令キャッシュ２３を内蔵
し　データバス２４と命令バス２５を独立に持つマイク
ロプロセッサ２０について以下、命令キャッシュの使い
方を説明すも　データバス２４からマイクロプロセッサ
にデータ転送するための手段（よキャッシュ制御回路２
２０と、切り替え回路２２１であム　外部記憶装置から
、　外部バス５０およびデータバス２４を通してデータ
転送することにより、命令メモリｌＯに初期データを格
納する。上記の構成により、命令バス２５狽１ζ　外部
の入出力装置等をつなぐ必要がなし−命令キャッシュ２
３の中へ　内容が有効か無効かを示すためのバリッドピ
ットを、すべて無効にしておく。命令メモ１月０にデー
タ格納後（戴　このマイクロプロセッサに起動をかける
と、命令アドレス生成回路２１１の作るアドレスで示す
命令コードを、順次命令メモリ１０から読みだして、命
令デコーダ２１０で解読して実行する。プロセッサ２０
がプログラム実行しているような動作状態にあるとき、
命令メモリ１０から呼び出した命令コードは　命令キャ
ッシュ２３に格納し　バリッドビットを有効にする。次
は　同じ命令アドレスを発生したときは　命令キャッシ
ュ２３より命令コードを読みだす。このキャツシュヒツ
トの時（友　遅い外部の命令メモリｌＯを使わずに済む
ので、命令コードの読みだす時間を短縮できる。ただし
　アドレス情報に応じて、複数のアドレス値で、同一の
キャッシュエントリを使うので、同一エントリの異なる
アドレスを指定したとき（よ　キャッシュミスヒツトで
あり、そのエントリのキャッシュの内容の置き換えが発
生する。バリッドピットが無効であったときもミスヒツ
トである。

発明が解決しようとする課題 以上の構成で（友　命令コードを命令メモリに書き込む
とき番ミ　　バリッドピットを無効にし　命令キャッシ
ュの内容を無効にしているので、命令コードを格納した
後、プロセッサに起動をかけたとき（瓜　必ずキャッシ
ュミスヒツトから始まる。　ミスヒツトによる置き換え
が進へ　キャッシュの内容がある程度有効になるまで、
遅い外部のメモリをアクセスする割合が大きい。本発明
は　かかる問題点に鑑へ　命令格納後、プロセッサを起
動したとき＋、＝　　ヒツト状態から始めて処理を高速
化できるキャッシュメモリ制御方法を提供することを目
的とする。

課題を解決するための手段 本発明（よ　命令バスと、データバスと、命令キャッシ
ュと、前記データバスから前記命令バスへのデータ転送
手段と、前記データバスから前記命令キャッシュへのデ
ータ転送手段とを備えたデータ処理装置において、前記
データバスか仮　前記命令バスかまたは前記命令キャッ
シュへデータ転送するとき、前記命令バスか前記命令キ
ャッシュのどちらか一方、または両方同時にデータ転送
することを特徴とするキャッシュメモリ制御方式である
。

作用 前記構成により、命令メモリへの命令格納時に同時に命
令キャッシュにも格納し　命令キャッシュの内容を有効
にすることにより、プロセッサの起動時へ　ヒツト状態
から、動作を始めることが可能になる。そのたム　外部
の遅いメモリを使用する割合を減らすことができ、命令
のアクセスを高速化することが可能となム 実施例 以下、本発明の実施例を４１図から第３図に基づいて説
明する。第３図において、マイクロプロセッサ２０１′
！、、命令キャッシュ２３を内蔵し　データバス２４と
命令バス２５を独立に持１　データ転送インターフェー
スユニット４０（友　　外部バス５０により、外部の記
憶装置等と、データメモリ３０および、マイクロプロセ
ッサとの間のデータ転送を行なう。

データバス２４から命令キャッシュ２３及び、命令メモ
リ１０にデータ転送するための手段（よ　キャッシュ制
御回路２２０と、切り替え回路２２１である。マイクロ
プロセッサ（よ　命令アドレス生成回路２１１の作るア
ドレスで示す命令コードを、順次命令メモリ１０から読
みだして、命令デコーダ２１０で解読し　データ処理部
２６でデータ処理を行なう。第２図（よキャッシュ制御
回路と切り替え回路と命令キャッシュのより詳しい構成
図である。命令キャッシュ２３のバリッドピット２３０
はクリア入力（ＣＬＲ）６４により無効状態に設定され
る。データ転送インク−フェースユニット４０からの書
き込み制御信号（ＷＲＯ）６０により、書き込み制御回
路２２３力丈　命令メモリ書き込み制御信号（ＷＲＩ）
６１と命令キャッシュ書き込み制御信号（ＷＲ２）６２
を発生ずる。

この時、Ｗ　ＲＯ（−６０）に応じてキャッシュの内容
が有効であることを示すビット　（ＶＯ）６３を有効ま
たは無効状態にすも　データ人力（ＤＡＴＡＯ’）７０
（ヨ　　そのまま命令メモリ１０と命令キャッシュ２３
に入れる。アドレス入力（ＡＤＤＲＯ）７１ｉ、ｉ　　
４令メモリ１０へ（表　そのまま入れる。命令キャッシ
ュ２３へ？、Ｌ　　ＡＤＤＲＯ（７１）の一部をキャッ
シュアドレス（ＡＤＤＲＯ２）７４として用し＼　残り
のアドレス情報（ＡＤＤＲＯ−１）７３をタグ２３１に
書く。

以上の構成での命令メモリと命令キャッシュへのデータ
転送をまとめると、データ転送開始前にＣＬＲ６４を１
回発生しキャッシュの内容を無効にしてお（。そして、
データバスからの書き込みのとき（よ　ＷＲ２（６２）
によりＡＤＤＲＯ２（７４）で指されるキャッシュへ　
Ｖ　０６３．ＡＤＤＲ０１７３，ＤＡＴＡＯ７０が書き
込まれる。同時（ミ　ＷＲｌ　（６１）によりアドレス
Ａ　Ｄ　Ｄ　Ｒ１０（７２）で指される命令メモリへＤ
ＡＴＡＯ（７０）が書かれる。ＶＯの値（上　有効とす
るデータのときだけ有効状態にする。ＷＲＯに応じてキ
ャッシュ書き込みの時だ１す、ＷＲ２を発生する。以下
、すべてのデータの転送が終了した後の動作を説明する
。プログラム実行に移るとき、切り替え回路２２１で今
までデータバス２４とつないでいた命令バス２５を、バ
ス２７の方につなぎ変える。プログラム実行時（よ　命
令アドレス生成回路２１１の出力するアドレスをＡＤＤ
ＲＯ（７１）として、命令のアクセスを行なう。Ｖ　、
０　（６３）、　　タグ（２３１）によりヒツトかミス
ヒツトかを判断し　ヒツトの時（よ　命令キャッシュの
データを使用する。以上のように命令メモリ１０にデー
タ転送するときに　命令キャッシュにも書いていたので
、プログラム実行開始時には　命令キャッシュに１表　
すでに有効な情報が入っており、開始からヒツトを多く
して高速化が図れる。また　このための余分な書き込み
時間は全くかかっていな（′Ｙｏ　　な耘　キャッシュ
の内容を有効であることを示すためのＶＯとして、ＷＲ
Ｏの信号を利用した力（ＷＲＯにＶＯの情報を含ませず
に　プロセッサ内部のあるレジスタに−Ｉｉ　　有効無
効を表す値を設定してその値を使うことによって外部の
制御信号線を減らすこともできる。他の実施例を第２図
と第３図により説明する。第２図は第１図とほぼ同様で
あるので、異なる点を説明する。バリッドピットへの信
号（Ｖｌ）６６として、データバスのデータ（ＤＡＤＡ
Ｏ）７０の１部もに使用する。ＤＡＤＡＯの他の部分を
、命令バスのデータ（ＤＡＤＡＩ）６５に使用する。

ただし　命令バスのデータ幅よりデータバスのデータ幅
が広いとする。ＤＡＴＡＯ（７０）へ　あるビットの値
が有効か無効かを示すので、データ転送時に書き込み制
御回路２２３でバリッドピットを設定する必要がなく、
制御回路を簡単にできる。な耘命令バスのアドレス幅よ
りデータバスのアドレス幅が広いとき（表　データバス
のアドレス（ＡＤＤＲＯ）７１の一部を、有効無効の情
報として使用する方法もある。ま？、ＷＲ２はＷＲＯか
ら発生している力＜、ＷＲＯの変わりにＤＡＴＡ　Ｏか
また（よＡＤＤＲｏの情報を使用することもできる。

発明の効果 以上の説明から明らかなように本発明によれ（よ命令コ
ードを格納するとき、命令メモリと同時に命令キャッシ
ュにも書き込むた八　命令コードを命令キャッシュに格
納するための余分な時間をかけることがな１．％　　さ
らに　命令コードを格納後、起動時はすぐにキャツシュ
ヒツトすることができ、処理速度の大幅な向上が得られ
る効果を有すも

【図面の簡単な説明】

第１図は本発明の第１の実施例における情報処理装置の
詳細な構成図　第２図は本発明第の２の実施例における
情報処理装置の詳細な構成医第３図は従来の情報処理装
置の構成図である。

Claims (1)

【特許請求の範囲】
1. 命令バスと、データバスと、命令キャッシュと、前記デ
   ータバスから前記命令バスへのデータ転送手段と、前記
   データバスから前記命令キャッシュへのデータ転送手段
   とを備えたデータ処理装置において、前記データバスか
   ら、前記命令バスかまたは前記命令キャッシュへデータ
   転送するとき、前記命令バスか前記命令キャッシュのど
   ちらか一方、または両方同時にデータ転送することを特
   徴とするキャッシュメモリ制御方法。