JPH05324473A

JPH05324473A - キャッシュメモリ方式及びマイクロプロセッサ装置

Info

Publication number: JPH05324473A
Application number: JP4157467A
Authority: JP
Inventors: Takashi Nakayama; 貴司中山
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1992-05-25
Filing date: 1992-05-25
Publication date: 1993-12-07
Anticipated expiration: 2017-03-04
Also published as: JP3262182B2

Abstract

(57)【要約】【目的】ＣＰＵとキャッシュメモリをひとつのＬＳＩ
化するときに、占有面積が小さく、かつ性能の良いキャ
ッシュメモリを提供する。【構成】ＣＰＵ１１０とダイレクトマップ方式の１次
キャッシュメモリ１２０とダイレクトマップ方式の２次
キャッシュメモリ１４０とメインメモリ１６０から構成
される。キャッシュメモリ１２０，１４０は、ＣＰＵ１
１０と同一ＬＳＩに集積され、高速に動作する。１次キ
ャッシュメモリ１２０と２次キャッシュメモリ１４０の
内容に重複がないように制御する。２次キャッシュメモ
リのインデクスは階層的な排他的論理和回路１４６によ
ってハッシュされている。【効果】１次キャッシュメモリの容量を倍にするより
も、小規模かつ高速な２次キャッシュメモリを付加した
方が、小面積で高性能なマイクロプロセッサが構築でき
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、キャッシュメモリ方
式、特に、複数のダイレクトマップ方式のキャッシュメ
モリを階層的に接続したキャッシュメモリ方式及びマイ
クロプロセッサ装置に関する。

【０００２】

【従来の技術】近年の半導体装置の進歩をみると、マイ
クロプロセッサのクロック周波数が年々向上するのに対
し、メインメモリとなるＤＲＡＭやＲＯＭのアクセス時
間はそれほど短くならない。このスピードギャップを埋
めるために、高速・小容量のメモリで構成するキャッシ
ュメモリ装置をプロセッサとメインメモリの間に設ける
方策が、よく採用されている。

【０００３】キャッシュメモリの基本方式は後述の参考
１で詳しく説明されている。メインメモリをあらかじめ
一定の容量（普通１６Ｂｙｔｅ程度）にブロック分け
し、これらの一部のブロックをキャッシュメモリに格納
する。キャッシュメモリ内のブロックをエントリと呼
ぶ。

【０００４】キャッシュメモリの各エントリは、３つの
部分から構成される。（１）データを格納するデータ
部、（２）どのアドレスにあるブロックが書込まれてい
るかを示す情報（タグと呼ぶ）を格納するタグ部、
（３）そのエントリに有効なデータが格納されているか
否かを示すステータスフラグ、である。方式によっては
ステータスに別の意味を持たせることもある。

【０００５】キャッシュメモリの構成には、ダイレクト
マップ方式、セット・アソシアティブ方式、フル・アソ
シアティブ方式の３通りがある。

【０００６】ダイレクトマップ方式ＲＡＭで構成するタグ部，ステータスフラグ，データ部
を１組づつ持つ。アドレスの下位ビット（インデクス）
をアドレスにしてＲＡＭ（タグ部とデータ部）をアクセ
スする。タグ部からの出力とアドレスの上位ビット（タ
グ）が等しく、ステータスフラグの内容が「有効」であ
れば、そのエントリのデータ部は有効（ヒット）であ
る。

【０００７】セット・アソシアティブ方式ダイレクトマップ方式のＲＡＭをＮ組（普通２または４
組）持ち、並列にアクセスする。ヒットした組がひとつ
でもあれば、ヒットした組のデータ部の出力が選択され
る。

【０００８】フル・アソシアティブ方式各エントリのタグ部に比較器を持ち、アドレスとタグ部
の内容を直接比較する。普通、ＣＡＭ（Ｃｏｎｔｅｎｔ
ＡｄｄｒｅｓｓａｂｌｅＲａｍ）で構成する。

【０００９】上記３方式のヒット率（ヒット回数／アク
セス回数）は、＜＜の順で高い。しかし、キャッ
シュメモリのアクセス時間も、＜＜の順で長くな
る。ＬＳＩ化したときの面積は、＜＜の順で大き
くなる。特に、方式は、面積の増加が大きく、ヒット
しなかったとき（ミスしたとき）の処理が複雑など、欠
点が多い。

【００１０】最近のＲＩＳＣ（ＲｅｄｕｃｅｄＩｎｓ
ｔｒｕｃｔｉｏｎＳｅｔＣｏｍｐｕｔｅｒ）ＣＰＵ
では、キャッシュメモリのアクセス時間がクロック周波
数に直接影響するため、（ダイレクトマップ方式）を
採用するものが多い。

【００１１】方式のミス率（１−ヒット率）の違い
を図８（参考文献１の図８，１２のデータに基づく）に
示す。上記方式またはでは、異なるアドレスが同一
のエントリを使うよう強制されるためのミス（コンフリ
クト・ミスと呼ぶ）が発生するため、方式よりもミス
率が増加する。

【００１２】もうひとつ図８から読取れるのは、キャッ
シュメモリの容量が大きくなるにしたがってコスト／パ
フォーマンスが低下していることである。キャッシュ容
量が２倍になるにしたがって、ミス率は一定の割合で減
少（０．７〜０．８倍）している。一方、キャッシュメ
モリをＬＳＩ化したときの面積は、容量にほぼ比例して
いる。

【００１３】そのため、キャッシュメモリとＣＰＵを１
チップＬＳＩ化するには、省面積でかつミス率の低いキ
ャッシュメモリ方式が望まれている。

【００１４】もうひとつの従来例を挙げる。ダイレクト
マップ方式（方式：高速だがミス率が高い）のキャッ
シュメモリに、小規模なフルアソシアティブ方式（方式
：低速だがミスが低い）のキャッシュメモリを付加し
た、効率の良いキャッシュメモリ方式が後述の参考文献
２で提案されている。

【００１５】ダイレクトマップ方式キャッシュ（１次キ
ャッシュ）がミスした場合、２次キャッシュとしてフル
アソシアティブ方式キャッシュ（彼等はヴィクティムキ
ャッシュと呼んでいる）をアクセスする。

【００１６】２次キャッシュがミスした場合はメインメ
モリをアクセスする。どちらのキャッシュメモリもＣＰ
Ｕと同一のＬＳＩチップに組込まれているので、１次キ
ャッシュと２次キャッシュの間の転送は高速（１クロッ
クサイクル）で行なわれる。

【００１７】ダイレクトマップ方式キャッシュメモリの
コンフリクト・ミスの大半が２次キャッシュにヒットす
るので、１次キャッシュを２倍の容量にするのと同程度
のミス率低減効果が、４〜８エントリの２次キャッシュ
で得られる。

【００１８】参考文献２では１次キャッシュと２次キャ
ッシュの内容に重複が無いように制御することで、少な
いエントリ数の２次キャッシュで効果を上げている。

【００１９】この方式の欠点は、２次キャッシュにフル
アソシアティブ方式を用いていることである。フルアソ
シアティブ方式は、各エントリに比較器を持つため面積
の増加が著しい。また、ミスした場合にどのエントリを
入替えるかを決める制御論理（通常はＬＲＵ：Ｌｅａｓ
ｔＲｅｃｅｎｔＵｓｅｄ）が複雑であり、テストも
難しい。ただし、速度が遅いという欠点だけは、１次キ
ャッシュがミスしたときだけ使用されるため、あまり問
題ではない。

【００２０】参考文献１：「ＣｏｍｐｕｔｅｒＡｒｃ
ｈｔｅｃｔｕｒｅ：ＡＱｕａｎｔｉｔａｔｉｖｅ
Ａｐｐｒｏａｃｈ」ＪｏｈｎＬ．Ｈｅｎｎｅｓｓ
ｙ＆ＤａｖｉｄＡ．Ｐａｔｔｅｒｓｏｎ，１
９９０，ＭｏｒｇａｎＫａｕｆｍａｎｎＰｕｂｌ
ｉｓｈｅｒｓＩｎｃ．

【００２１】参考文献２：「ＩｍｐｒｏｖｉｎｇＤｉ
ｒｅｃｔ−ＭａｐｐｅｄＣａｃｈｅＰｅｒｆｏｒｍ
ａｎｃｅｂｙｔｈｅＡｄｄｉｔｉｏｎｏｆａ
ＳｍａｌｌＦｕｌｌｙ−Ａｓｓｏｃｉａｔｉｖｅ
ＣａｃｈｅａｎｄＰｒｅｆｅｔｃｈＢｕｆｆｅｒ
ｓ」ＮｏｒｍａｎＰ．Ｊｏｕｐｐｉ，１９９０，
ＩＥＥＥＩｎｔｅｒｎａｔｉｏｎａｌＳｙｍｐｏｓ
ｉｕｍｏｎＣｏｍｐｕｔｅｒＡｒｃｈｔｅｃｔｕｒ
ｅ．

【００２２】

【発明が解決しようとする課題】上述した従来の３種類
のキャッシュメモリ方式の欠点をまとめる。ダイレクトマップ方式では、高速であるが、ミス率が
高い。面積も小さい。セットアソシアティブ方式では、速度，面積ではに
劣り、ミス率ではに劣る。フルアソシアティブ方式では、ミス率は一番低い。し
かし、速度は遅く、面積が著しく大きい。制御論理も複
雑であり、テストも難しい。

【００２３】もうひとつのヴィクティムキャッシュ方式
は、ダイレクトマップ方式の高速性を活かしたまま、
フルアソシアティブ方式の低ミス率を実現する優れた
方式である。ただ、方式の面積，複雑といった欠点は
有しているため、改良の余地がある。

【００２４】本発明の目的は、ＣＰＵとキャッシュメモ
リを一体にＬＳＩ化するときに、占有面積が小さく、か
つ性能の良いキャッシュメモリ方式を提供するととも
に、このキャッシュメモリ方式を使用したマイクロプロ
セッサ装置を提供することにある。

【００２５】

【課題を解決するための手段】前記目的を達成するた
め、本発明に係るキャッシュメモリ方式は、第１のキャ
ッシュメモリと第２のキャッシュメモリとを有するキャ
ッシュメモリ方式であって、各キャッシュメモリは、デ
ータ用メモリと、タグ用メモリと、比較器と、ヒット発
生回路とを含み、データ用メモリは、ブロック単位にデ
ータを記憶するものであり、タグ用メモリは、前記デー
タ用メモリの各ブロックに記憶したデータがアドレス空
間のどこに位置しているものかを示す情報（タグ）を記
憶したものであり、比較器は、アドレス中のアドレスタ
グと前記タグ用メモリの出力を照合するものであり、ヒ
ット発生回路は、前記比較器の内容に基づいてヒット信
号を発生するものであり、内部からの読み出しアクセス
に対して前記第１のキャッシュメモリ手段をアクセス
し、前記第１のキャッシュメモリ手段でヒット信号が発
生しなければ前記第２のキャッシュメモリ手段をアクセ
スし、前記第２のキャッシュメモリ手段でヒット信号が
発生すれば前記第１のキャッシュメモリ手段の該当ブロ
ックと前記第２のキャッシュメモリ手段の該当ブロック
の内容を交換し、前記第２のキャッシュメモリ手段でヒ
ット信号が発生しなければ外部メモリをアクセスするも
のである。

【００２６】また、前記第１のキャッシュメモリ手段の
ミスによるアクセスにおいて、アドレスの一部の排他的
論理和をとって前記第２のキャッシュメモリ手段のタグ
用メモリとデータ用メモリのアドレスとしたものであ
る。

【００２７】また、前記第２のキャッシュメモリ手段の
メモリ容量が前記第１のキャッシュメモリ手段のメモリ
容量以下としたものである。

【００２８】また、本発明に係るマイクロプロセッサ装
置は、第１のキャッシュメモリ手段のミスによるアクセ
スにおいて、アドレスの一部の排他的論理和をとって第
２のキャッシュメモリ手段のタグ用メモリとデータ用メ
モリのアドレスとしたキャッシュメモリ方式をもつ第１
及び第２のキャッシュメモリ手段と中央処理装置とを同
一のＬＳＩチップに集積し、前記第１のキャッシュメモ
リ手段と前記第２のキャッシュメモリ手段の間の転送を
クロックサイクル毎に行うものである。

【００２９】また、本発明に係るマイクロプロセッサ装
置は、第２のキャッシュメモリ手段が第１のキャッシュ
メモリ手段のメモリ容量以下としたキャッシュメモリ方
式をもつ第１及び第２のキャッシュメモリ手段と中央処
理装置とを同一のＬＳＩチップに集積し、前記第１のキ
ャッシュメモリ手段と前記第２のキャッシュメモリ手段
の間の転送をクロックサイクル毎に行うものである。

【００３０】

【作用】上述した従来のヴィクティム・キャッシュメモ
リ方式は、ダイレクトマップ方式の１次キャッシュメモ
リと小規模なフルアソシアティブ方式の２次キャッシュ
メモリを用いて、高速かつ低ミス率のキャッシュシステ
ムを構成する。

【００３１】これに対し、本発明は、ダイレクトマップ
方式の１次キャッシュメモリと小規模なダイレクトマッ
プ方式の２次キャッシュメモリを用いて、高速かつ低ミ
ス率かつ制御が容易なキャッシュシステムを構成すると
いう独創的内容を有する。

【００３２】

【実施例】次に図面を用いて、本発明の実施例を説明す
る。

【００３３】（実施例１）図１は、本発明の実施例１を
示すブロック図である。

【００３４】図１において、１００はマイクロプロセッ
サＬＳＩ、１１０はＣＰＵ（中央処理装置）、１２０は
１次キャッシュメモリ、１４０は２次キャッシュメモ
リ、１６０はメインメモリ（主記憶装置）である。ここ
に、ＣＰＵ１１０、１次キャッシュメモリ１２０、２次
キャッシュメモリ１４０を同一のマイクロプロセッサＬ
ＳＩ１００に集積し、マイクロプロセッサ装置を構成す
る。

【００３５】１１１はバイト単位のメモリアドレスとア
クセスするデータの大きさを指定可能で、ＣＰＵ１１０
が出力するアドレスバス、１１２はＣＰＵ１１０が入出
力するデータバス、１１３は１次キャッシュメモリ１２
０が出力するバス待合わせ信号、１３１は１次キャッシ
ュメモリ１２０が出力するアドレスバスである。

【００３６】また、１３２は１次キャッシュメモリ１２
０が入出力するデータバス、１３６はメインメモリ１６
０のデータを１次キャッシュメモリ１２０に伝えるバイ
パス、１３３は２次キャッシュメモリ１４０が出力する
バス待合わせ信号、１５１は２次キャッシュメモリ１４
０が出力するアドレスバス、１５２は２次キャッシュメ
モリ１４０が入出力するデータバス、１５３はメインメ
モリ１６０が出力するバス待合わせ信号である。

【００３７】１２１，１４１はアドレス１１１，１３１
の下位ビット（インデクス）をアドレスとしてアドレス
１１１，１３１の上位ビット（タグ）を格納する２ⁱ 語
×ｔビットのタグ用メモリ、１２２，１４２はアドレス
１１１，１３１の下位ビット（インデクス）をアドレス
として各エントリが有効かどうかを示す２ⁱ 語×２ビッ
トのステータスフラグ用メモリである。

【００３８】１２３，１４３はアドレス１１１，１３１
の下位ビット（インデクスとオフセット）をアドレスと
してデータバス１１２，１３２またはデータバス１３
２，１５２の値を読み書きする２^(1+b-2) 語×３２ビッ
トのデータ用メモリ、１２４，１４４はアドレス１１
１，１３１の上位ビット（タグ）とタグ用メモリ１２
１，１４１の出力が一致しているか検出する比較器であ
る。

【００３９】１２５，１４５は比較器１２４，１４４、
ステータスフラグ用メモリ１２２，１４２の出力とアド
レス１１１，１３１からキャッシュメモリ１２０，１４
０を制御する制御回路である。

【００４０】１２６，１４６はキャッシュメモリ１２
０，１４０がミスしたときにメモリアドレスを生成する
アドレスバッファ、１３４はタグ用メモリ１２１のタグ
情報を一時保持してタグ用メモリ１４１に伝えるタグバ
ッファである。

【００４１】１３５はデータ用メモリ１２３のデータを
一時保持してデータ用メモリ１４３に伝えるタグバッフ
ァである。

【００４２】アドレスバス１１１，１３１のアドレス値
がどのようにキャッシュメモリ１２０，１４０で使われ
るかを図２に示す。ブロックサイズが２^b バイトとする
と、ブロック内オフセットはｂビット幅、キャッシュの
エントリ数が２ⁱ エントリとすると、インデクスはｉビ
ット幅、タグはアドレスのビット幅からインデクスとオ
フセットを引いた幅をもつ。

【００４３】例えば、３２ビットアドレスで、１次キャ
ッシュの容量が８Ｋバイト、ブロックサイズが１６バイ
トの場合、ブロック内オフセットは４ビット（２⁴ ＝１
６）、エントリ数は５１２（＝８Ｋ／１６）であるの
で、インデクスは９ビット（２⁹ ＝５１２）、タグは１
９ビット（＝３２−９−４）となる。

【００４４】ブロックサイズｂは、１次キャッシュメモ
リ１２０と２次キャッシュメモリ１４０で同じ大きさと
する。

【００４５】次に、図１のキャッシュメモリ方式の動作
について、図３，図４を用いて説明する。

【００４６】制御回路１２５によって制御される、１次
キャッシュメモリ１２０の動作を図３に示す。ステータ
スフラグ１２２の内容は「無効」に初期化されているも
のとする。

【００４７】ＣＰＵ１１０によるメモリアクセスが発生
すると、アドレス１１１のインデクスをアドレスとして
メモリ１２１，１２２を読み出し（ステップ３０１）、
タグ用メモリ１２１の出力とアドレス１１０のタグを比
較器１２４で比較する（ステップ３０２）。比較が等し
く、かつ、ステータスフラグ１２２が「有効」または
「書込」を示す場合はヒット、それ以外はミスである。

【００４８】ヒットした場合、アドレス１１１のインデ
クスおよびブロック内オフセットをアドレスとして、デ
ータバス１１２を介して、データ用メモリ１２３の内容
を読み書きする（ステップ３０４，３０５）。

【００４９】ＣＰＵ１１０からのアクセスが書込みであ
る場合は、データ用メモリ１２３の内容を、エントリ中
の指定されたアドレスに指定されたサイズ（バイト幅，
ワード幅など）の部分だけ書換え、ステータスフラグに
「書込」を書込む（ステップ３０５，３０６）。

【００５０】ミスした場合、まず、ステータスフラグ１
２２が「書込」か「有効」か「無効」かを判定し（ステ
ップ３０７）、「書込」ならばインデクスで指定されて
いるエントリを２次キャッシュメモリ１４０に書込む
（ステップ３０８）。このとき、タグメモリ１２２から
読み出した値をアドレスとし、データはデータ用メモリ
１２３の内容である。ステータスフラグ１２２が「有
効」ならば該当するエントリのタグとデータをバッファ
１３４，１３５に保存する（ステップ３０９）。

【００５１】ＣＰＵ１１０からのアクセスが読み出しの
場合は、次に、外からアドレス１１１で指定されたエン
トリを読み込む。読み込んだエントリに対して、アドレ
ス１１１で指定されたサイズ分だけ、データ用メモリ１
２３の内容をデータバス１１２を介してＣＰＵ１１０に
転送する（ステップ３１１）。同時に、タグ用メモリ１
２１にアドレス１１１のタグを、ステータスフラグ１２
２に「有効」を書込む（ステップ３１２，３１３）。

【００５２】ＣＰＵ１１０からのアクセスが書込みの場
合は、次にタグ用メモリにアドレス１１１のタグを書込
む（ステップ３１４）。同時に、データ用メモリ１２３
の内容を、エントリ中の指定されたアドレスに指定され
たサイズ（バイト幅，ワード幅など）の部分だけが書換
え、ステータスフラグに「書込」を書込む（ステップ３
０５，３０６）。

【００５３】制御回路１４５によって制御される、２次
キャッシュメモリ１４０の動作を図４に示す。動作は、
１次キャッシュメモリ１２０と似ているが一部異なる。

【００５４】１次キャッシュメモリ１２０によるメモリ
アクセスが発生すると、アドレス１３１のインデクスを
アドレスとしてメモリ１４１，１４２を読み出し（ステ
ップ４０１）、タグ用メモリ１４１の出力とアドレス１
３１のタグを比較器１４４で比較する（ステップ４０
２）。比較が等しく、かつ、ステータスフラグ１４２が
「有効」または「書込」を示す場合はヒット、それ以外
はミスである。

【００５５】ヒットした場合、アドレス１３１のインデ
クスおよびブロック内オフセットをアドレスとして、デ
ータバス１３２を介して、データ用メモリ１４３の内容
を読み書きする（ステップ４０４，４０８）。１次キャ
ッシュメモリ１２０からのアクセスが読み出しである場
合は、バッファ１３４，１３５に保存してある１次キャ
ッシュメモリの該当エントリの内容をメモリ１４１，１
４３に転送する（ステップ４０５，４０６）。

【００５６】それから、ステータスフラグ１４２に、読
出しアクセスなら１次キャッシュメモリの該当エントリ
のステータス値を、書込アクセスなら「書込」を書込む
（ステップ４０７，４０９）。

【００５７】ミスした場合、まず、ステータスフラグ１
４２が「書込」か「有効」か「無効」かを判定し（ステ
ップ４０７）、「書込」ならばインデクスで指定されて
いるエントリをメインメモリ１６０に書込む（ステップ
４１１）。

【００５８】このとき、タグメモリ１４２から読み出し
た値をアドレスとし、データはデータ用メモリ１４３の
内容である。外へのアクセスは１エントリ分であり、ブ
ロックサイズがバス幅より大きいときは複数のバスサイ
クルとなる。

【００５９】１次キャッシュメモリ１２０からのアクセ
スが読み出しの場合は、次に、メインメモリからアドレ
ス１３１で指定されたエントリを読み込み、２次キャッ
シュメモリの中を素通り（１５２，１３６，１３２）さ
せて１次キャッシュメモリ１２０にデータを転送する。

【００６０】１次キャッシュメモリ１２０からのアクセ
スが書込みの場合は、次に、タグ用メモリ１４１にアド
レス１３１のタグを書込む（ステップ４１４）。同時
に、データ用メモリ１４３の内容を、エントリ中の指定
されたアドレスに指定されたサイズ（バイト幅，ワード
幅など）の部分だけが書換え、ステータスフラグに「書
込」を書込む（ステップ４０８，４０９）。

【００６１】１次キャッシュメモリ１２０がミスした場
合の処理が終了するまで、制御回路１２５は信号１１３
によってＣＰＵ１１０を待たせておく。同様に、２次キ
ャッシュメモリ１４０へのアクセス（ステップ４０８，
４１０）は、制御信号１３３によって待たされる場合が
ある。

【００６２】キャッシュメモリ単体の制御方式自体は公
知のものである。

【００６３】ここで述べたキャッシュメモリ単体の制御
方式は、一般にはライトバック（コピーバック，ストア
インとも呼ぶ）という方式である。ステータスフラグ１
２２，１４２は、３状態（「無効」，「有効」，「書
込」）を持つ。上位からの書込みアクセスは、直接には
下位に伝えられない。

【００６４】上位からの書込みアクセスがあると、直
接、下位のメモリを書込む方式（ライトスルーと呼ぶ）
もある。ステータスフラグ１２２，１４２は、２状態
（「無効」，「有効」）しかなく、制御は単純である。
しかし、ライトバック方式よりミス率は高い。

【００６５】マイクロプロセッサに対応するために、ス
テータスフラグの状態を更に増やしたライトバック方式
もある。

【００６６】通常のライトバック方式と異なるのは、１
次キャッシュメモリと２次キャッシュメモリの間にデー
タの重複がないようにしていることである。

【００６７】読み出しアクセスにおいて、１次，２次キ
ャッシュメモリ共にミスのときは、メインメモリから１
次キャッシュメモリにデータが転送され、１次キャッシ
ュメモリがミスし２次キャッシュメモリがヒットしたと
きは、１次キャッシュメモリと２次キャッシュメモリの
データを入替える。このように制御することで、１次キ
ャッシュメモリと２次キャッシュメモリに同一アドレス
のデータは重複しない。よって、２次キャッシュメモリ
の効率を上げている。

【００６８】本発明の要旨は、キャッシュメモリ単体の
制御方式でなく、階層構造と、１次／２次キャッシュメ
モリを同等のアクセス時間でアクセスできること、１次
と２次のキャッシュメモリ間での転送が高速にできるこ
とである。

【００６９】これらのキャッシュメモリ単体の制御方式
が、キャッシュメモリ１２０，１４０にどのような組合
せで実現されていても、本発明の主旨に見合うことは言
うまでもない。

【００７０】（実施例２）次に本発明の実施例２を説明
する。図５に本発明の実施例２を示す。実施例１（図
１）と異なるのは、２ヵ所ある。ひとつは、２次キャッ
シュメモリ１４０において、メモリ１４１，１４２，１
４３のアドレスとなるインデクスを、インデクス生成回
路１４６を用いて生成していることである。もうひとつ
は、タグ用メモリの幅（ｔビット）が、実施例１より広
いことである。

【００７１】アドレスバス１３１のアドレス値がどのよ
うにキャッシュメモリ１４０で使われるかを図６，図７
に示す。図２と違って、アドレスからブロック内オフセ
ットを抜いた分が、タグとなっている。インデクスは、
タグの一部をインデクス生成回路１４６によってハッシ
ュして得る。ハッシュ関数としては、図６，図７のよう
に、階層的に排他的論理和をとったものを用いる。

【００７２】アドレスのハッシュされる部分は、１次キ
ャッシュメモリのインデクスとタグの一部（アドレスの
ビット位置で）を含むようにすると良い。コンフリクト
ミスが解消されミス率が減るためである。

【００７３】図６の例ではハッシュするビットを下位か
ら詰めて取っているが、図７のようにタグ全体から取っ
てきてもよい。

【００７４】また、図６，図７では排他的論理和を２段
階のツリー構造にしているが、１段だけにしても、３段
階以上のツリーにしてもよいことは言うまでもない。

【００７５】インデクス生成回路１４６によって２次キ
ャッシュメモリ１４０のアクセス時間は長くなる。しか
し、ＣＰＵ１１０から１次キャッシュメモリ１２０への
アクセスと並行して、インデクス生成回路１４６を動作
させることによって、アクセス時間を長くしないことが
できる。

【００７６】ここで、従来例，実施例の性能とハードウ
ェアコストを計算してみる。

【００７７】ノーウェイトのメモリを毎クロックアクセ
スできるときの性能を１．０とした、ＣＰＵの相対性能
は以下のように表わせる。ＣＰＵからは毎クロックでメ
モリアクセスが発生するものとする。

【００７８】相対性能＝１／平均アクセス時間 …（１）ここで、Ｍ１１次キャッシュメモリのミス率Ｍ２２次キャッシュメモリのミス率Ｂ１１次キャッシュメモリのアクセス時間（ｃｌｏｃ
ｋ）Ｂ２２次キャッシュメモリのアクセス時間（ｃｌｏｃ
ｋ）Ｂ３メインメモリのアクセス時間（ｃｌｏｃｋ）ｂブロックサイズ（Ｂｙｔｅ）ａバス幅（Ｂｙｔｅ）とすると、

【００７９】キャッシュメモリが１階層（従来方式）の
場合、相対性能＝１／｛（１−Ｍ１）×Ｂ１＋（Ｍ１×ｂ／ａ×Ｂ３）｝ …（２）

【００８０】キャッシュメモリが２階層（ヴィクティム
キャッシュまたは本発明）の場合、相対性能＝１／｛（１−Ｍ１）＋（Ｍ１×（１−Ｍ２）×ｂ／ａ×Ｂ２）＋（Ｍ１×Ｍ２×ｂ／ａ×Ｂ３）｝ …（３）

【００８１】ここで、例を挙げる。Ｂ１＝１ｃｌｏｃｋ，Ｂ２＝１ｃｌｏｃｋ，Ｂ３＝８ｃｌｏｃｋｂ＝１６Ｂｙｔｅ，ａ＝４Ｂｙｔｅ …（４）とする。

【００８２】あるアプリケーション（ｄｉｆｆ：１６Ｋ
Ｂ程度のデータ）において、ダイレクトマップ方式のキ
ャッシュメモリの容量とミス率を測定した結果を表１に
示す。相対性能は式（２），（４）から求めた。

【００８３】

【表１】

【００８４】同じアプリケーションで、ヴィクティムキ
ャッシュ方式、実施例１，２について測定した結果を表
２に示す。相対性能は、式（３），（４）から求めた。
１次キャッシュメモリは全て、８Ｋバイトのダイレクト
マップ方式（表１の例１と同じ）である。

【００８５】例３はヴィクティムキャッシュの一例、例
４，例５は本発明の実施例１の例、例６，例７は本発明
の実施例２の例である。

【００８６】上記６例の性能を、図８にまとめる。さら
に、図８には、各例をＬＳＩ化したときの相対面積（例
２を１とした）と、効率（相対性能／相対面積）を示し
た。

【００８７】

【表２】

【００８８】

【発明の効果】以上説明したように、本発明によるキャ
ッシュメモリ方式は、以下の効果を有する。性能が高い。図８から分かるように、本発明の性能は
高い。実施例（例７）２では、例２（１次キャッシュメ
モリの容量を倍にしたもの）よりも性能が高い。ハードウェア効率が良い。図８から分かるように、本
発明によるハードウェア量（ＬＳＩ化したときの面積）
は、いずれも例２（１次キャッシュメモリの容量を倍に
したもの）よりも小さい。例６（実施例２）では、ヴィ
クティムキャッシュ（例３）より小面積で、同等の効率
を実現している。例３ではフルアソシアティブ方式を用
いるため、面積効率が非常に悪い。例７では、８Ｋバイ
トの１次キャッシュメモリに２Ｋバイトの２次キャッシ
ュメモリを付加しただけで、例２（１６Ｋバイトの１次
キャッシュメモリ）よりも高い性能を実現している。ハードウェアが簡単である。従来例で示したように、
ヴィクティムキャッシュ方式の２次キャッシュメモリで
用いられるフルアソシアティブ方式には、制御論理が複
雑であるという欠点がある。ミスした場合にどのエント
リを入替えるかを決める制御論理（通常はＬＲＵ：Ｌｅ
ａｓｔＲｅｃｅｎｔＵｓｅｄ）は複雑であり、通常
は比較器を介してデータメモリをアクセスするが、入替
え時にはランダムアクセスできなければならない。それ
ゆえ、テストも難しい。

【００８９】ところが、本発明による２次キャッシュメ
モリはダイレクトマップ方式であり、非常にシンプルで
ある。ハードウェアはＳＲＡＭ＋比較器ひとつという単
純さである。また、１次キャッシュメモリと２次キャッ
シュメモリが同じ方式であるため、制御回路の設計が容
易（使い回しができる）である。

【図面の簡単な説明】

【図１】本発明の実施例１のハードウェア構成を示す図
である。

【図２】ダイレクトマップ方式のアドレスの構成を示す
図である。

【図３】本発明の動作を説明する図である。

【図４】本発明の動作を説明する図である。

【図５】本発明の実施例２のハードウェア構成を示す図
である。

【図６】実施例２のアドレスの構成を示す図である。

【図７】実施例２のアドレスの構成を示す図である。

【図８】従来のキャッシュメモリ方式のミス率を示す図
である。

【図９】本発明の効果を示す図である。

【符号の説明】

１００マイクロプロセッサＬＳＩ１１０ＣＰＵ１２０１次キャッシュメモリ１４０２次キャッシュメモリ１６０メインメモリ１２１，１４１タグ用メモリ１２２，１４２ステータスフラグ用メモリ１２３，１４３データ用メモリ１２４，１４４比較器１２５，１４５制御回路１４６インデクス生成回路

Claims

【特許請求の範囲】

【請求項１】第１のキャッシュメモリと第２のキャッ
シュメモリとを有するキャッシュメモリ方式であって、各キャッシュメモリは、データ用メモリと、タグ用メモ
リと、比較器と、ヒット発生回路とを含み、データ用メモリは、ブロック単位にデータを記憶するも
のであり、タグ用メモリは、前記データ用メモリの各ブロックに記
憶したデータがアドレス空間のどこに位置しているもの
かを示す情報（タグ）を記憶したものであり、比較器は、アドレス中のアドレスタグと前記タグ用メモ
リの出力を照合するものであり、ヒット発生回路は、前記比較器の内容に基づいてヒット
信号を発生するものであり、内部からの読み出しアクセスに対して前記第１のキャッ
シュメモリ手段をアクセスし、前記第１のキャッシュメモリ手段でヒット信号が発生し
なければ前記第２のキャッシュメモリ手段をアクセス
し、前記第２のキャッシュメモリ手段でヒット信号が発生す
れば前記第１のキャッシュメモリ手段の該当ブロックと
前記第２のキャッシュメモリ手段の該当ブロックの内容
を交換し、前記第２のキャッシュメモリ手段でヒット信号が発生し
なければ外部メモリをアクセスすることを特徴とするキ
ャッシュメモリ方式。
【請求項２】前記第１のキャッシュメモリ手段のミス
によるアクセスにおいて、アドレスの一部の排他的論理和をとって前記第２のキャ
ッシュメモリ手段のタグ用メモリとデータ用メモリのア
ドレスとしたことを特徴とする請求項１に記載のキャッ
シュメモリ方式。
【請求項３】前記第２のキャッシュメモリ手段のメモ
リ容量が前記第１のキャッシュメモリ手段のメモリ容量
以下としたことを特徴とする請求項２に記載のキャッシ
ュメモリ方式。
【請求項４】請求項２に記載のキャッシュメモリ方式
をもつ第１及び第２のキャッシュメモリ手段と中央処理
装置とを同一のＬＳＩチップに集積し、前記第１のキャッシュメモリ手段と前記第２のキャッシ
ュメモリ手段の間の転送をクロックサイクル毎に行うこ
とを特徴とするマイクロプロセッサ装置。
【請求項５】請求項３に記載のキャッシュメモリ方式
をもつ第１及び第２のキャッシュメモリ手段と中央処理
装置とを同一のＬＳＩチップに集積し、前記第１のキャッシュメモリ手段と前記第２のキャッシ
ュメモリ手段の間の転送をクロックサイクル毎に行うこ
とを特徴とするマイクロプロセッサ装置。