JPS6217851A - メモリ管理ユニット - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、情報処理システムのメモリ管理ユニットに係
り、特に、高集積、並びに高速メモリアクセスを必要と
するシステムに好適なメモリ管理ユニットに関する。

〔発明の背景〕

従来のＣＭＯ５等を用いた高集積情報処理システムでは
、一般に第２図に示すような構成を取るものが多くみら
れた。同図に於て演算処理装置１は、プログラムを解読
実行するもので、ＣＭＯＳロジックを用いて１チツプで
実現される。アドレス変換部２は、仮想記憶空間を支援
するため、演算処理装置１が送出する論理アドレスをダ
イナミックに物理アドレスに割当て、システムバス３に
送出する。メインメモリ４は、プログラムやデータを記
憶し、Ｉ１０アダプター５は、システムバス３と工／○
バス６間の通信を支援する。ファイルコントロールプロ
セッサ７は、たとえば、ディスクドライブ８を制御し、
メインメモリ４へのダイレクトメモリアクセス（以下Ｄ
ＭＡ）を実行する。

以上のようにシステム構成においては、命令フェッチ、
オペランドフェッチに伴なう演算処理装置１からのメモ
リアクセスは、アドレス変換部２で論理アドレスから物
理アドレスに変換された後直接メインメモリ４をアクセ
スする方式をとる。

従来では、演算処理装置の処理速度と、メインメモリを
構成するダイナミックＲＡＭのアクセス速度に大幅な隔
たりがなく、」−記システム構成で十分演算処理装置の
性能を引き出す事ができた。ところが、ＣＭＯＳプロセ
ス技術の高度化に伴い、素子の集積度が増大し、その結
果、演算処理装置は、高機能化及び素子の遅延時間短縮
により高速波される傾向にある。それに対し、メインメ
モリに用いられるダイナミックＲＡＭは、アクセス速度
は一定のままで、高密度化に重点が置かれているため、
演算装置の処理速度とメインメモリのアクセス速度の差
は増大しつつある。高速な演算処理装置の性能を十分引
き出すためには上記２つの装置間に緩衝装置としての、
メインメモリの一部を高速小容量のメモリに保持するキ
ャッジ装置が要求されるようになってきた。さらに最近
注目されている人工知能分野においては、述語論理を扱
うことができるプログラム言語、たとえばプロローグを
高速に処理するハードウェアが要求されているが、これ
らの言語はスタック操作を基本とするため、従来言語に
比較してメモリアクセス頻度が高いという特徴を持って
いる。ここにおいても、メモリアクセスの高速化に効果
的なキャッシュメモリの実現が重要な課題となりつつあ
る。

従来のキャッシュメモリの実現方法としては、第３図に
示す構成が一般的である。すなわち、アドレス変換バッ
ファ８４で論理アドレス８９を物理アドレス９０に変換
した後、ディレクトリ８５とキャッシュデータ部８６を
アクセスし、ディレクトリの出力と物理アドレス９ｏを
比較器８８で比較して一致していれば対応するデータを
セレクタ８７で選択する方法である。この構成をＶＬＳ
Ｉ技術を用いた高集積情報処理システムに適用した場合
、次の問題が発生する。

（１）キャッシュメモリは、ヒツト率向上のためセット
アソシアティブ方式を取り、通常セット数は２〜４程度
である。このため、ディレクトリ及びキャッシュデータ
部は２〜４プレーンから成り、パラレルにアクセスされ
る必要がある。この時、キャッシュデータ部に使用され
るメモリのワード長は、例えば６４ＫＢ容量でバンド幅
が４Ｂのキャッシュメモリを２セットアソシアティブ方
式で実現した場合、８にワードという数値になる。しか
し、現存の高集積技術を用いれば、この８にワード以上
の、例えば１６にワードという１つのアドレス空間（ア
ドレスを１０進で示すとＯ〜１５９９９　）をもつメモ
リの方が集積度が高いが、このような長いワード長のメ
モリを十分に利用できず、ハード量の増大につながる。

（２）読出し要求時には、ディレクトリとキャッシュデ
ータ部をパラレルにアクセス可能であるが、書込み要求
時には、ディレクトリの出力と物理アドレスを比較した
結果を用いてキャッシュデータ部へ書込み起動をかける
必要があるためパラレル処理ができず、アクセスが遅く
なる。

又、第４図には、メインフレームや高性能ミニコンピユ
ータにおいて、高速アクセスの目的で、採用されるキャ
ッシュ構成を示した。この構成ではアドレス変換バッフ
ァ９２でアドレス変換すると同時に論理アドレス９９中
のアドレス変換に依存しないオフセット９７でディレク
トリ９３とキャッシュデータ部９４をアクセスし、アド
レス変換により得られた物理アドレス９８とディレクト
リの出力を比較器９５で比較した後、ヒツトしていれば
、対応するデータをセレクタ９６で選択する構成である
。この構成では、アクセスは高速となるが、オフセット
でディレクトリ及びキャッシュデータ部をアクセスする
ため、セット数がかなり大きくなってしまう。例えば、
４ＫＢのページサイズ６４ＫＢ容量のキャッシュを実現
するには、セット数は１６となる。このため、ＶＬＳＩ
システムへ適用を考えた場合、前記キャッシュ実現側以
上にキャッシュデータ部の１プレーンのワード長を短く
てこれを並列アクセスすることになるから、ワード方向
に長いメモリの有効利用には一層不向となり、ハード量
が大きくなるという問題が発生する。

次にＶＬＳＩ技術を用いたメモリ管理に関する実際の公
知例としては、ザイログ社製ＣＰＵの「プレリミナリ・
プロダクト・スペーシケーションＪ　　（Ｐ　ｒｅｌｉ
ｍｉｎａｒｙ　Ｐ　ｒｏｄｕｃｔ　Ｓ　ｐｅｃｉｃａｔ
ｉｏｎ）に記載のように、演算処理装置のチップ内に小
容量のキャッシュメモリを設けた装置が提案されている
。すなわち第５図に示すように、演算処理装置１と、ア
ドレス変換部２と、ディレクトリ９及びキャッシュデー
タ部１０を１チツプ上に実装した装置１１である。しか
し、この実現法では、次のような問題点が考えられる。

（１）オンチップできるハード量には限界があり、キャ
ッシュ容量が制限されるため、キャッシュのヒツト率が
低く今後予想される高速演算装置の性能を十分引出せな
い。

（２）ファイルコントロールプロセッサ７からのＤＭＡ
転送等、他のバスマスターによるメモリアクセスに対し
て書メインメモリ４とキャッシュメモリ１０の内容一致
をはかるためのオーバーヘッドが必要となる。

又、他の公知例としては、シグネテイクス社の［ベーシ
ック・メモリ・アクセス・コントローラ」（Ｂａｓｉｃ
　Ｍｅｍｏｒｙ　Ａｃｃｅｓｓ　Ｃｏｎｔｒｏｌｌｅｒ
）に関するアドレス・インフォメーション（Ａｄｖａｎ
ｃｅＩ　ｎｆｏｒｍａｔｉｏｎ）に記載のように、アド
レス変換部と、キャッシュのディレクトリを１チツプ化
したメモリ管理ユニットが提案されている。すなわち第
６図に示すように、アドレス変換部２をキャッシュメモ
リのタグ比較部９を１チツプ化した装置１２である。こ
の場合の問題点は。

（１）アクセス高□速化のため、論理アドレスでキャッ
シュを検索する方式を取っているが、これでは現在Ｏ８
の主流となりつつあるＵＮＩＸの特徴である多重仮想空
間を支援した場合、タスクスイッチのたびにキャッシュ
を消去する必要があり、ヒツト率の低下を招く。

（２）前記公知例と同様に、ＤＭＡ転送に対してメイン
メモリとキャッシュメモリの一致をはかるオーバーヘッ
ドが必要となる。

〔発明の目的〕

本発明の目的は、高集積技術を有効に活用した大容量で
高速かつ高いヒツト率のキャッシュメモリを実現でき、
また他のバスマスターからのメモリアクセスに際してメ
インメモリとキャッシュメモリの内容一致のためのオー
バーヘッドを削減できるメモリ管理ユニットを提供する
にある。

〔発明の概要〕

本発明は、アドレス変換部とキャッシュメモリのディレ
クトリとを１チツプ化するとともに、論理アドレス内の
アドレス変換に依存しないオフセット部でディレクトリ
をアクセスすることにより、アドレス変換と、キャッシ
ュタグ比較を並列実行する。そしてこのタグ比較結果に
よって従来のようにプレーン毎に分割されたキャッシュ
データ部を並列アクセスして得たキャッシュデータを選
択するのではなく、タグ比較結果をエンコードしてキャ
ッシュデータ部全体を１つのメモリとした時のアクセス
アドレスを生成し、これによってキヤツシュデータ部を
アクセスする構成とすることによってワード方向に長い
メモリをキャッシュ用に有効に利用する。同時にこのキ
ャッシュデータ部アクセスのサイクルと、それに先立つ
アドレス変換及びキャッシュタグ比較の並列実行サイク
ルをパイプライン化してキャッシュへのアクセスを高速
化したことを特徴とする。更にディレクトリの入口にセ
レクタを設け、演算装置以外のバスマスタからのメモリ
アクセスをもすべてキャッシュ経由とすることによって
、キャッシュとメインメモリの一致のためのオーバーヘ
ッドを大幅に削除したことを特徴とする。

〔発明の実施例〕

以下、本発明の実施例を図面を用いて説明する。

第７図は本発明のユニットを用いるシステムの構成例を
示すもので、演算処理装置１は、ＣＭＯＳロジックで１
チツプに集積され、メモリアクセス時はリクエスト信号
と、３２ビツトの論理アドレス及び３ビツトのアドレス
スペース信号、すなわちメインメモリ物理アドレス空間
と、Ｉ１０バス物理アドレス空間とを区別する信号をメ
モリ管理ユニット１３に転送する。メインメモリ４は、
２７ビツトのアドレス空間で１２８ＭＢの容量を持ち、
ダイナミックＲＡＭを用いて構成される。

Ｉ１０アダプタ５は、内部にアドレス変換テーブルを持
ち、ファイルコントロールプロセッサ７等からのＤＭＡ
転送要求に対して、工／○バス６」二の論理アドレスを
メインメモリ物理アドレスに変換する機能を持つ。これ
により、Ｉ１０バス６上のバスマスタは、ダイナミック
にメインメモリを使用することができる。

本発明の対象となるのはメモリ管理ユニット１３であっ
て、その内部構成を第８図に示した。

演算装置間１との間はアドレス線１７、データ線１８で
接続され、メインメモリ４との間はアドレス＃ｉ２１、
データ線２２で接続され、Ｉ１０アダプタ５との間はア
ドレス線１９、データ線２０で接続される。アドレス生
成チップ１４は本発明の特徴とするものであって、その
実施例は後に第１図によって説明するが、内部にアドレ
ス変換部と、（Ｉ２） キャッシュのディレクトリ及びコントローラ部を有し、
機能としては、演算装置からの論理アドレス、あるいは
ＤＭＡ装置からの物理アドレスを受は取って、１サイク
ルでキャッシュアドレスと物理アドレスを生成する。Ｃ
ＭＯ８微細加工技術を用いて１チツプ化される。キャッ
シュデータ部１５は、キャッシュメモリのデータ記憶部
で、６４ＫＢの容量を持ち、高速なスタティックＲ１を
用いて実現される。インターフェース部１６は、ゲート
アレイ等で実現され、メインメモリ及びＩ１０アダプタ
へのライトバッファ等を有し、データの流れをコントロ
ールする。このメモリ管理ユニット１３の動作は以下の
通りである。

（１）演算装置からの読出し要求に対する処理処理フロ
ーを第９図に示す。演算装置１からの読出し要求信号、
論理アドレス１７、アドレススペース信号は、アドレス
生成チップ１４に受は取られ、まずアドレス変換部によ
り、論理アドレスが物理アドレスに変換される。次に得
られた物理アドレスとアドレススペース信号を用いてキ
ャラシュのタグが比較される。その結果対象データがキ
ャッシュに存在すれば、キャッシュアドレス２３が生成
され、キャッシュデータ部１５からデータを読出し、デ
ータ線１８を通じて、演算装置１にデータが転送される
。もし、対象データがキャッシュ内に存在しなければ、
アドレススペース信号より要求空間を区別し、メインメ
モリ空間ならば、アドレス線２１へ、Ｉ１０空間ならば
、アドレス線１９へ物理アドレスを送出し、メモリ管理
ユニット１３へのデータ転送を要求する。メモリ空間か
らのデータはデータ線２２．２４を通じて３２バイト単
位でキャッシュデータ部１５へ書込まれ、Ｉ１０空間か
らのデータはインタフェイス部１６のバッファへ書込ま
れた後、データ線１８を通じて演算装置へ要求データが
転送される。

（２）演算装置からの書込み要求に対する処理処理フロ
ーを第１０図に示す。演算装置１からの書込み要求信号
、論理アドレス１７、アドレススペース信号はアドレス
生成チップ１４で受は取り、書込みデータはデータ線１
８を通じてインクフェイス部１６に受は取る。まずアド
レス生成チップ１４で論理アドレスを物理アドレスに変
換する。次にアドレススペース信号から対象空間を識別
し、物理アドレスを書込みデータを対応する空間のライ
トバッファへ書込む、この時、同時にキャッシュタグの
比較も行ない、対象データがキャッシュに依存すればデ
ータ線２４を通じてキャッシュデータ部１５に書込む。

もし、キャッシュに存在しなければ、キャッシュデータ
部１５に対してはノーオペレーションとする。

（３）ＤＭＡ装置からのアクセスに対する処理ファイル
コントロールプロセッサ７等からのＤＭＡ転送要求があ
ると、まずＩ１０アダプター５でＩ１０バス空間６の論
理アドレスがメインメモリ空間の物理アドレスに変換さ
れる。その結果がアドレス線１９を通じてアドレス生成
チップ１４に転送され、キャッシュメモリの検索が実行
される。

以上のメモリアクセス動作を、高速に実行し、かつ少量
のハードで実現するに当って鍵となるのは、アドレス生
成チップ１４であり、その実施例を第１図に示す。同図
にて、入力は工／○空間からの物理アドレス１９、演算
処理装置からの論理アドレス１７、出力はメインメモリ
、あるいはＩ１０空間への物理アドレス２１、キャッシ
ュアドレス２３である。又、ラッチレジスタ２５゜２６
．２７，２８，１００，１０１は、スルーラッチで、パ
イプラインレジスタとして使用される。

論理アドレスタグ保持部３１、物理アドレスタグ保持部
３２、比較器３３、及びセレクタ３４は、アドレス変換
を高速化するためのアドレス変換バッファ（ＴＬＢ）を
構成している。これは第１表に示したように、２ウエイ
のセットアソシアティブ方式を取り、セット当り論理ア
ドレスと物理アドレスの組合せを１２８エントリ持？。

リプレースメントアルゴリズムは、各カラム毎に直前に
アクセスされた方ではないページを置換えるというＬＲ
Ｕ方式とする。

第１表　アドレス変換バッファ セレクタ２９．３０は演算装置１からの要求と、ＤＭＡ
装置からの要求を選択するセレクタである。

ディレクトリ３５は、キャッシュ内データに対応する物
理アドレスの上位１５ビツトをその内容として保持して
いて、アドレス変換に依存しないオフセット部１２ビッ
トでアクセスされる。このため１セツト当りに対応する
キャッシュデータ容量は４ＫＢに制限されてしまう。従
って目標とする６４ＫＢのキャッシュ容量を得るために
、１６セツトをパラレルにアクセスする方式を取る。タ
グ比較部３６はアクセスアドレスのアドレス変換により
得られた物理アドレスの上位１５ビツトと各セットの該
当するタグ（キャッシュ上にあるデータの物理アドレス
の上位１５ビツト）を比較し−致を調べる。エンコード
部３７は、上記タグ比較部３６より得られた情報をエン
コードしてキャッシュアドレスの上位４バツトを生成す
る。キャッシュメモリは上記ディレクトリ３５に対応し
て、第２表に示す特性とする。

第２表　キャッシュメモリ 次に第１図のチップによるアドレス生成過程は次のよう
である。

（１）演算装置からのアクセス ３２ビツトの論理アドレスをラッチ２６に受は取る。論
理アドレス３２ビツトは第１１図の様に分割され、アド
レス変換される上位２０ビツト３９は、アドレス変換部
へ、アドレス変換に依存しないオフセット１２ビツト４
０は、ディレクトリ３５へ転送される。アドレス変換部
では、２０ビツトを上位１３ビツトの論理アドレスタグ
４１を下位７ビツ１〜のインデクス４２に分割し、イン
デクス４２で論理アドレスタグ保持部３１、物理アドレ
スタグ保持部３２をアクセスし、その結果得られた論理
アドレスタグと、前記要求アドレスのタグ４１を比較器
３３で比較し、一致していれば、それに対応する物理ア
ドレスタグをセレクタ３４で選択する。一方、ディレク
トリ３５では、オフセット４０を７ビツトのインデクス
４３と、ブロック内アドレス４４に分割し、インデクス
４３で、ディレクトリ３５をアクセスする。次に、アド
レス変換部より得られた物理アドレスタグと、ディレク
トリ３５のアクセスによって得られた１６個のタグ比較
部３６で比較する。一致するものであればヒツトしたこ
とになり、従来ならこのヒツトしたタグ対応のデータを
並列アクセスしたキャッシュデータ部から選択していた
。しかし本発明では、前述したようにキャッシュデータ
を並列アクセスせず、ワード方向に長いメモリを活用す
るため一元化されたアドレスでアクセスするので、タグ
比較部３６の比較結果をエンコード部３７で４ビツトに
コード化した後、オフセット４０の１２ビツトを結合し
てキャッシュアドレスを生成する。この結果はスルーラ
ッチ２８にラッチされる。これはキャッシュデータ部１
５をアクセスするのに用いられる。又、物理アドレスは
、アドレス変換によって得られた１５ビツトの物理アド
レスタグとオフセット４０を結合して生成され、スルー
ラッチ２７にラッチされて、これはミスヒツト時のメイ
ンメモリ（又はＤＭＡ装置）へのアクセスアドレスとし
て出力される。

以上のアクセス方式により、アドレス変換とキャッシュ
タグ比較を並列に実行でき、１サイクルで物理アドレス
及びキャッシュアドレスを生成することができる。

（２）ＤＭＡ装置からのアクセス エ／○アダプター５でアドレス変換された物理アドレス
にスルーラッチ２５を受は取る。次に、セレクタ２９．
３０をコントロールしてＩ１０側を選択し、ディレクト
リ３５をアクセスする。以下は（１）の場合と同じであ
る。この様にして、■１０バス６上に存在する他のパス
マスタからのＤＭＡ要求をすべてキャッシュ経由とする
ことにより、メインメモリとぎャッシュデータの一致を
はかるための特別な回路が不要となる。

アドレス生成チップ１４は、メモリアクセス高速化のた
めのもう１つの手段として、アドレス変換とディレクト
リアクセスを並列実行するサイクルとそれに続くキャッ
シュデータアクセスサイクルをパイプライン化するため
の、レジスタ及びコントロールを持つ。以下第１２図を
用いてこの動作の概略を説明する。

パイプラインレジスタ５０．２６，２８，１０１゜５４
は２相クロツクで駆動されるスルーラッチであり、スル
ーラッチ６０，２８．５４が第１相クロツクで、スルー
ラッチ２６，１０１が第２相クロツクで駆動される。パ
イプラインの第１サイクル６９は、演算装置１内のスル
ーラッチ５０から始まり、アドレス生成チップ１４内の
スルーラッチ２６、アドレス変換とディレクトリアクセ
スを経て、スルーラッチ２８にチするパスである。第２
サイクル７ｏについては、読出しと書込みでパスが異な
る。即ち読出し時には、アドレス生成チップ１４内のス
ルーラッチ２８から始まり、スルーラッチ１０１を経て
キャッシュデータをアクセスした後インタフェイス部４
８を経て、演算装置４５内のスルーラッチ５４に達する
パスが第２サイクルとなる。書込み時には、スルーラッ
チ２８から始まりスルーラッチ１０１を経てキャッシュ
データ部１５に書込むまでが第２サイクルとなる。

パイプライン制御に必要なコントロール系に関しては、
第１サイクルのコントローラ５６と、第２サイクルのコ
ントローラ５７が必要で、これらはアイドル生成チップ
１４内に実装され、第１図のコントローラ３８に含まれ
る。第］−サイクルコントローラ５６の制御信号を列記
すれば、演算装置１からのアクセス要求信号５８、第１
サイクルがレディ状態であることを示す信号５９、スル
ーラッチ２６のエネイブル信号６０、アドレス変換バッ
ファ及びキャッシュメモリがヒツトしたことを示す信号
６１、第２サイクルに対する要求信号６２、第２サイク
ルがレディ状態である事を示す信号６３等が必要である
。第２サイクルのコントローラ５７に関しては、第１サ
イクルからの要求信号６２、第２サイクルがレディ状態
である事を示す信号６３、スルーラッチ１０１のエネイ
ブル信号６４．キャッシュデータ部１５への書込みエネ
イブル信号６６、キャッシュデータ部１５より読出した
データのパリティチェック結果６７、アクセスが終了し
た事を演算装置に示す信号６８が必要である。

次に、第１サイクルコントローラ５６の状態遷移図を第
１３図に示す。状態は、レディ状態７１、ビジー状態７
２、ウェイト状態７３の３状態に分けられる。演算装置
からの要求信号５８がなければ、レディ状態７１を維持
する。要求があればビジー状態７２へ遷移し、ここでは
アドレス変換、ディレクトリアクセス等を実行する。そ
の結果がヒツトでかつ第２サイクルがレディであれば第
２サイクルへリクエスト信号を送り、レディ状態７１へ
遷移する。比較結果がヒツトでかつ第２サイクルがビジ
ーであれば、ビジー状態７２を維持する。比較結果がミ
スであればウェイト状態７３へ遷移する。ここでは、メ
インメモリ上の変換テーブルを用いたアドレス変換や、
キャッシュへのブロック転送が実行される。以上の処理
が終了し、比較結果がヒツトすれば、レディ状態７１へ
遷移する。これらの状態遷移を実現するコントローラの
構成を第１４図に示す。次状態生成回路７４と、出力制
御信号用ラッチ７５、状態記憶用ラッチ７６で構成され
、入力制御信号７７を現状態７９から、次状態生成の組
合せ回路により、出力制御信号７８を、次状態８０を生
成する。

第２サイクルコントローラ５７の状態遷移図を第１５図
に示す。レディ状態８１１．ビジー状態８２、ウェイト
状態８３の３状態をとり、第１サイクルからのリクエス
トがなければレディ状態８１を維持する。リクエストが
あればビジー状態８２へ遷移し、キャッシュデータの読
出し、読込みを行なう。読出したデータにパリティエラ
ーがなければ演算装置にアクセス終了信号を送り、レデ
ィ状態８１へ遷移する。もし読出しデータにパリティエ
ラーがあればウェイト状態８３へ遷移し、リトライを実
行する。その結果ノーエラーとなればレディ状態８１へ
遷移する。これらの状態遷移を制御するコントローラは
、前記第１サイクルコ、ントローラ５６と同様の構成で
実現される。

以上に示したパイプライン用スルーラッチレジスタと、
パイプラインコントローラをアドレス生成チップ１４に
実装したことにより、第１６図に示す様に、命令フェッ
チとオペランドフェッチ６機能を独立に持つ演算装置に
対して１サイクル毎のメモリアクセス処理が可能となり
、演算装置の性能を十分に引き出すことができる。

又、パイプライン用レジスタにスルーラッチを用いてい
ることから、命令フェッチとオペランドフェッチの独立
していない演算装置に対しても、ラッチを全てスルーモ
ードで使用することにより、高速なアクセスが可能とな
る。

〔発明の効果〕

本発明によれば、以下の効果が得られる。

（１）アドレス変換とキャッシュタグ比較の並列処理を
実現し、上記サイクルとキャッシュデータ部アクセスサ
イクルをパイプライン化したことにより、高速なメモリ
アクセスが可能となった。

（２）キャッシュディレクトリのオンチップ化、更に、
キャッシュタグ比較結果をエンコードしてキャッシュア
ドレスを生成することにより、キャッシュデータ部にワ
ード方向に長いメモリを使用できるようになった事から
、大容量のキャッシュを少量ハードで実現できる。

（３）ＤＭＡ装置等からのメモリアクセスを全てキャッ
シュ経由とすることにより、キャッシュデータとメイン
メモリ内のデータの不一致を避けるためのオーバーヘッ
ドを削減できる。

【図面の簡単な説明】

第１図は本発明の特徴とするアドレス生成チツプの一実
施例を示す図、第２図は従来の情報処理システムの構成
図、第３図は一般的なキャッシュメモリの構成図、第４
図はメインフレーム等で用いられる高速アクセスが可能
なキャッシュメモリ構成図、第５図はザイログ社製ＣＰ
Ｕを用いたシステム構成図、第６図はシグネテイクス社
製メモリ管理ユニットを用いたシステム構成図、第７図
は本発明のユニットを用いたシステム構成図、第８図は
第１図のアドレス生成チップを用いたメモリ管理ユニツ
１−の内部構成図、第９図及び第１０図は第８図のメモ
リ管理ユニットによるメモリ読出しフロー及びメモリ書
込みのフロチャート、第１１−図は論理アドレスの説明
図、第１２図はパイプライン構成の説明図、第１３図及
び第１４図は第１サイクルコントローラの状態遷移図及
びその構成図、第１５図は第２サイクルコントローラの
状態遷移図、第１６図はメモリアクセスのパイプライン
動作のタイムチャートである。 １３・・・メモリ管理ユニット、１４・・・アドレス生
成チップ、１５・・・キャッシュデータ部、２５，２６
゜２７．２８，１００，１．０１−・・・ラッチレジス
タ、２９．３０・・・セレクタ、３１・・・論理アドレ
スタグ保持部、３２・・・物理アドレスタグ保持部、３
３゜３６・・・比較器、３４・・・セレクタ、３５・・
・ディレクトリ、３７・・・エンコーダ。

Claims (1)

1. 【特許請求の範囲】 １、処理装置から論理ページ番号を受取つて物理ページ
   番号を出力するアドレス変換バッファと、複数のメモリ
   プレーンで構成され論理アドレス中のアドレス変換に依
   存しないオフセット部を受取つて物理ページ番号を出力
   するディレクトリと、メインメモリ内データの一部を保
   持するキャッシュデータ部とを有するメモリ管理ユニッ
   トにおいて、アドレス変換バッファ及びディレクトリの
   出力する両物理ページ番号を比較する複数の比較器と、
   該比較器による比較結果から一致した上記物理ページ番
   号を格納していたディレクトリのメモリプレーン番号を
   生成するエンコーダと、該エンコーダにより生成された
   上記メモリプレーン番号と上記論理アドレスのオフセッ
   ト部とからキャッシュデータ部のアクセスするアドレス
   を生成してキャッシュデータ部をアクセスするアクセス
   手段を設けたことを特徴とするメモリ管理ユニット。 ２、前記キャッシュデータ部をアクセスするアドレスを
   保持するラッチレジスタを設け、アドレス変換バッファ
   及びディレクトリのアクセスとキャッシュデータ部のア
   クセスとをパイプライン方式で動作させる制御手段を設
   けたことを特徴とする特許請求の範囲第１項記載のメモ
   リ管理ユニット。 ３、処理装置以外の他装置から入出力インターフェイス
   を介して物理アドレスに変換されてメモリアクセスされ
   た時に当該物理アドレスを受取る受信ラッチレジスタと
   、該受取つた物理アドレスのオフセット部を前記論理ア
   ドレスのオフセット部に代つて選択する第１のセレクタ
   と、上記受取つた物理アドレスの物理ページ番号を前記
   アドレス変換バッファ出力の物理ページ番号に代つて選
   択する第２のセレクタとを設け、かくして上記他装置か
   らのメモリアクセスがあつた時にもキャッシュメモリ経
   由で当該アクセスを処理するように構成したことを特徴
   とする特許請求の範囲第１項もしくは第２項記載のメモ
   リ管理ユニット。