JP2514292B2 - オペランドペ―ジメモリ及び命令ペ―ジメモリを有するコンピュ―タシステム - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はコンピュータのメモリア
ドレッシングに関し、特にコンピュータシステム内のペ
ージド（ページ付けされた）仮想メモリアドレッシング
方式に関する。

【０００２】

【従来の技術】メモリコンピュータシステムにおいて、
命令セットは１６等の固定数のメモリアドレスビットを
使用するが、必要な情報を記憶するためにより大きなメ
モリ領域がしばしば必要となる。その解決策は、仮想メ
モリを使用して、１６個のアドレスビットをより大きい
メモリ領域にマップするものである。そのため、論理ア
ドレスはしばしばページ変換ランダムアクセスメモリ
（ＲＡＭ）を介して物理アドレスにマップされる。例え
ば、１６ビット論理アドレスは、ページ変換ＲＡＭを介
して１１個の最上位物理アドレスビットに拡張される最
上位の４ビットフィールドと、物理アドレスの最下位の
１２ビットとして直接用いられる１２ビットページアド
レスフィールドから成る。従って、４個の最上位論理ア
ドレスビットは、ページと称される４ｋ記憶領域に対応
する物理アドレスにアクセスする。この４ｋ領域は、１
６ビットアドレス内の他の１２個のビットによってアド
レス指定可能である。

【０００３】ページアドレスは命令及びオペランドに対
して異なってマップされるために、変換論理が複雑であ
る。すなわち、２つのページ変換ＲＡＭが必要になり、
単一の命令ディスパッチ集積回路チップに適合しない。
結果として、それらのページ変換ＲＡＭはコンピュータ
システムのアドレス変換・例外処理チップに配置され
る。どの命令ミックスでもアドレス変換が頻繁なため、
この配置の最大の懸念はパフォーマンスへの影響であ
る。変換ＲＡＭを２つの異なる集積回路チップに配置す
ることによって被る遅延を最小限にする必要がある。

【０００４】

【発明が解決しようとする課題】従って、本発明の目的
は、変換論理と変換ＲＡＭの間の遅延を最小限にするよ
うに構成された仮想アドレッシングメモリを提供するこ
とである。

【０００５】本発明の目的は更に、ページアドレス境界
を越えたときのアドレス変換で被る単一サイクル遅延を
除いて、プロセッサパフォーマンスを劣化しないような
仮想アドレッシング方式を提供することである。

【０００６】本発明の目的はまた更に、２つのアドレス
プロセッサの間でメモリアドレスバス制御を共有するこ
とによって、変換されたアドレスを戻すためのサイクル
待ち時間を回避することである。

【０００７】

【課題を解決するための手段と作用】本発明のこれらと
他の目的、特徴及び利点は、物理アドレス要求に対する
迅速な応答をもたらす、アドレスプロセッサ間の緊密な
結合によって達成される。２つの変換索引バッファ（Ｔ
ＬＢ）は、命令ページとオペランド（データ）ページに
対する最も最近アクセスされた物理アドレスを保持する
ため用いられる。物理アドレスは、第１のアドレスプロ
セッサからの要求に応じて第２のアドレスプロセッサで
生成される。物理アドレスビットを供給する第２のアド
レスプロセッサは、対応する変換索引バッファの更新及
びメモリアクセスでの使用のため、１サイクルの間変換
ＲＡＭ出力を維持する。続くサイクルで、適切なＴＬＢ
を用いて第１プロセッサはメモリ動作のための完全なア
ドレスを供給する。本発明で用いられるＴＬＢは論理ペ
ージアドレスを含む。このことはヒット／ミス（ヒット
とは、必要な論理ページが対応する物理変換結果と共に
ＴＬＢに既に存在するときである）決定のための比較処
理を可能にし、該処理は変換のタイミング処理に必須で
ある。各メモリアクセスごとに、要求された論理アドレ
スが当該命令タイプ又はオペランドタイプの前の論理ア
ドレスと整合するかどうかを確認するために比較器がチ
ェックされる。

【０００８】本発明の構成（パーティショニング）は、
コンピュータシステムによりメモリバスで駆動される物
理アドレスのサイクル数の制御を第１プロセッサが継続
して行うことを可能にする。アービトレーションの競合
のため、要求に対するメモリの応答が不規則に変化する
ので、第１プロセッサによるサイクル数の制御が必要と
なる。第１プロセッサは、メモリバスを監視し、いつ要
求が受理されたかを決定する論理を含む。第２プロセッ
サは、ミスに続く１サイクルの間アドレスバスを駆動す
る。第１プロセッサは第２プロセッサにより変換された
値をＴＬＢに記憶し、必要ならばその値を後続のサイク
ルで駆動する。この基本方式は、論理を 二重化する必要
性、及び第２プロセッサでのメモリ監視のための重要な
入力／出力ピンを専用することの必要性を緩和する。第
１プロセッサは、ＴＬＢでヒットが生じたことを検出し
たのと同じサイクルでアドレスバスを駆動する。第１プ
ロセッサは、メモリが第１プロセッサからの要求を受信
するまでアドレスバスを駆動し続ける。アドレスが整合
するとき、ＴＬＢが物理アドレスを供給して、変換サイ
クルが回避される。

【０００９】

【実施例】一般的なコンピュータシステムが図１に示さ
れている。アドレスプロセッサ１２は、主記憶装置１０
から命令を読み出し、固定小数点プロセッサ１８及び浮
動小数点プロッセッサ１６のような実行素子又はアドレ
ス変換を行うアドレスプロセッサ１４にコマンドをディ
スパッチする。ＡＰ１は、実行素子に対するサービス要
求を命令バス（Ｉ−バス）に出力する。任意の汎用パー
ティション機能の更新は、図示されたプットアウェイ
（処分）バスを横切って行われる。

【００１０】ページアドレスが命令及びオペランドに対
して異なってマップされるため、変換論理は複雑であ
る。変換ＲＡＭを２つの分離プロセッサに配置すること
によって被る遅延は、最小限にされねばならない。

【００１１】アドレスプロセッサ１２は図２に示されて
おり、記憶データは命令ファイル２２及び記憶データレ
ジスタ２４に進み、制御装置２６に供給される。制御装
置２６は実行素子コマンドを発する。プットアウェイデ
ータ及びアドレスは汎用レジスタ２８に送られ、トラン
シーバ３０、３２を介してアドレス生成器３４に送られ
る。制御装置２６は、第１サイクルの間メモリデータか
らの命令／オペランドをアドレス生成器３４へ送り出
す。論理アドレスバスはヒット／ミス検出ビットを含
み、オペランド又は命令データと共に、１ビットのパリ
ティチェック及び４ビットの論理ページアドレスを出力
する。

【００１２】ＡＰ１とＡＰ２の間の物理ページ転送は図
３に示されている。メモリアドレスバスが、オペランド
ＴＬＢと命令ＴＬＢに入力する。論理ページアドレスも
また、オペランドＴＬＢ４０と命令ＴＬＢ４２に入力さ
れる。２つのＴＬＢの出力は比較器４４に入力され、そ
こでヒット（必要な論理ページが対応する物理変換結果
と共にＴＬＢに既に存在している）かミスかを確かめる
論理テストを実行する。マルチプレクサ５２は、アドレ
スプロセッサ２（ＡＰ２）のオペランドページＲＡＭ４
８及び命令ページＲＡＭ５０と対にされる。もしミスが
あれば、ＡＰ２は既にサイクルされているので、オペラ
ンドページＲＡＭ４８及び命令ページＲＡＭ５０は、マ
ルチプレクサ５２に接続されたトランシーバ５４（イン
バータ５８により付勢される）を介してメモリバス上に
必要な命令又はオペランド情報を出力し、それを適切な
ＴＬＢ又はメモリアドレスバスにロードする。もしヒッ
トがあったならば、トランシーバ５６が付勢されて、Ｔ
ＬＢ４０又は４２からマルチプレクサ４６を介してメモ
リアドレスバス上に正しいオペランドアドレス又は命令
アドレスを出力する。

【００１３】命令ＴＬＢの構成の詳細が図４に示されて
いる。仮想アドレス生成論理６０は、論理ページアドレ
スを比較器６２に出力して、そこでヒットかミスかを決
定する。命令論理６４は、命令取出しの場合にアドレス
変換の第１サイクルにおいて、その第１サイクル出力を
付勢する。このとき比較器６２でミスが検出されている
と、仮想論理アドレス生成論理６０からの論理ページア
ドレスをロードするために、論理ページアドレス部分が
使用可能にされる。第２サイクルにおいて、命令アドレ
スを変換するとき前の第１サイクルの間でミスがあった
ならば、物理ページアドレス部分が使用可能になり、Ａ
Ｐ２からの新たな物理ページアドレスの入力を可能にす
る。

【００１４】アドレス変換テーブルにおけるミスのタイ
ミング図が図５に示されている。ミスの第１サイクルに
おいて、ＡＰ２は論理ページアドレスを物理ページアド
レスに変換する。第２サイクル中に、ＡＰ２がアドレス
バスのページ部分を駆動する、すなわち新たな物理ペー
ジアドレスをアドレスバスへ出力する。この新たな物理
ページアドレスは、第２サイクルにおいて、ＡＰ１のＴ
ＬＢにラッチされる（ 図４参照）。ヒット線がハイに戻
るとＡＰ２は使用禁止となり、付加のメモリサイクルが
必要であれば（例えばメモリの応答が遅れたため）、同
じページアドレスがＴＬＢから供給される。

【００１５】図６に示されるように、ページヒットがハ
イならば、ＡＰ２はサイクルを通して使用禁止となり、
第２サイクルの開始時には駆動ページアドレスがＴＬＢ
から供給されている。従ってミスが生じたときの遅延は
１クロックサイクルであり、高速コンピュータシステム
にとって許容可能である。

【００１６】

【発明の効果】２つの独立した回路チップに配置された
変換論理と変換ＲＡＭの間の遅延を最小にすると共にパ
フォーマンスを最大にする、コンピュータシステムの仮
想アドレッシング方式が示されてきた。プロセッサのパ
フォーマンスは、４ｋアドレスページ境界を横切るとき
のアドレス変換で被る単一サイクル遅延を除いて影響さ
れない。また、変換されたアドレスを戻すためのサイク
ル待ち時間は、ＡＰ１とＡＰ２間でメモリアドレスバス
制御を共有することによって回避され、ＡＰ１とＡＰ２
は共にバスを駆動することが可能になる。

【図面の簡単な説明】

【図１】２つのモジュールを横切って区分されるアドレ
スプロセッシングと、一般的コンピュータシステムのブ
ロック図である。

【図２】アドレスプロセッサの略式図である。

【図３】２つのアドレスプロセッサの間のインタフェー
スを示すアドレスプロセッサの一部の詳細図である。

【図４】変換索引バッファの詳細図である。

【図５】論理ページミスのクロックタイミングシーケン
スを示す。

【図６】論理ページヒットのタイミング図である。

【符号の説明】

４０ オペランドＴＬＢ ４２ 命令ＴＬＢ ４４ 比較器 ５４、５６ トランシーバ ４８ オペランドページＲＡＭ ５０ 命令ページＲＡＭ ４６、５２ マルチプレクサ ５８ インバータ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ブライアン ケイ． ブリス アメリカ合衆国22193、バージニア州ウ ッドブリッジ、ダービーデイル アヴェ ニュー 14754 (72)発明者 スティーヴン エイ． キング アメリカ合衆国22071、バージニア州ハ ーンドン、ライム ベイ ドライヴ 12919 (72)発明者 デイル エイ． リッカード アメリカ合衆国22111、バージニア州マ ナッサス、モーニングサイド ドライヴ 8106 (56)参考文献 特開 昭60−168251（ＪＰ，Ａ)

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 オペランドページメモリ及び命令ページ
   メモリを有するコンピュータシステムであって、最も最近アクセスされたオペランドページの物理アドレ
   スを記憶するオペランド変換索引バッファ、及び最も最
   近アクセスされた命令ページの物理アドレスを記憶する
   命令変換索引バッファを含む第１の アドレス処理ユニッ
   トと、アドレス変換のためのオペランドページメモリ及び命令
   ページメモリを含む第２のアドレス処理ユニットと 、 論理アドレスを前記第１のアドレス処理ユニット及び前
   記第２のアドレス処理ユニットへ供給する手段と、第１サイクルにおいて前記 論理アドレスが最も最近アク
   セスされた物理アドレスのうちの１つに関連しているか
   どうかを調べ、もし関連していれば、前記オペランド索
   引バッファ及び前記命令索引バッファのうちの対応する
   バッファからメモリアドレスバスへの関連する物理アド
   レスの出力を開始し、もし関連していなければ、前記オ
   ペランドページメモリ及び前記命令ページメモリのうち
   の対応するメモリから前記メモリアドレスバスへの関連
   する物理アドレスの出力を第２サイクルで開始する手段
   と、 を含む、コンピュータシステム。