JPH11328017A - 偶数／奇数キャッシュ・ディレクトリ方法及び装置 - Google Patents
偶数／奇数キャッシュ・ディレクトリ方法及び装置Info
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- JPH11328017A JPH11328017A JP11060382A JP6038299A JPH11328017A JP H11328017 A JPH11328017 A JP H11328017A JP 11060382 A JP11060382 A JP 11060382A JP 6038299 A JP6038299 A JP 6038299A JP H11328017 A JPH11328017 A JP H11328017A
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- JP
- Japan
- Prior art keywords
- address
- parity
- cache directory
- cache
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0893—Caches characterised by their organisation or structure
- G06F12/0895—Caches characterised by their organisation or structure of parts of caches, e.g. directory or tag array
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【課題】データ処理システムにおいてキャッシュのため
のデータ記憶サイズを減少させるキャッシュ・ディレク
トリ・アドレシング及びパリティ・チェック方式を提供
する。 【解決手段】アドレスのインデックス・フィールドが下
位のキャッシュ・ディレクトリ・アドレス・ラインに対
してマップする。残りのキャッシュ・ディレクトリ・ア
ドレス・ライン、すなわち、最高位のラインは、対応す
るキャッシュ・ディレクトリ・エントリに記憶されるべ
きキャッシュ・エントリ又はその対応するキャッシュ・
ディレクトリ・エントリから検索されるべきキャッシュ
・エントリに対するアドレス・タグのパリティによって
インデックスされる。従って、最上位のインデックス／
アドレス・ビット（ｍｓｂ）においてゼロを有するキャ
ッシュ・ディレクトリ・ロケーションに偶数パリティ・
アドレス・タグが記憶され、一方、最上位のインデック
ス／アドレス・ビットにおいて１を有するキャッシュ・
ディレクトリ・ロケーションに奇数パリティ・アドレス
・タグが記憶される。
のデータ記憶サイズを減少させるキャッシュ・ディレク
トリ・アドレシング及びパリティ・チェック方式を提供
する。 【解決手段】アドレスのインデックス・フィールドが下
位のキャッシュ・ディレクトリ・アドレス・ラインに対
してマップする。残りのキャッシュ・ディレクトリ・ア
ドレス・ライン、すなわち、最高位のラインは、対応す
るキャッシュ・ディレクトリ・エントリに記憶されるべ
きキャッシュ・エントリ又はその対応するキャッシュ・
ディレクトリ・エントリから検索されるべきキャッシュ
・エントリに対するアドレス・タグのパリティによって
インデックスされる。従って、最上位のインデックス／
アドレス・ビット（ｍｓｂ）においてゼロを有するキャ
ッシュ・ディレクトリ・ロケーションに偶数パリティ・
アドレス・タグが記憶され、一方、最上位のインデック
ス／アドレス・ビットにおいて１を有するキャッシュ・
ディレクトリ・ロケーションに奇数パリティ・アドレス
・タグが記憶される。
Description
【０００１】
【発明の属する技術分野】本発明は、概していえば、デ
ータ処理システムにおけるキャッシュに関するものであ
り、詳しくいえば、キャッシュのためのキャッシュ・デ
ィレクトリ・アドレシング及びパリティ・チェック方式
に関するものである。更に詳しくいえば、本発明は、デ
ータ処理システムにおいてキャッシュのためのデータ記
憶サイズを減少させるキャッシュ・ディレクトリ・アド
レシング及びパリティ・チェック方式に関するものであ
る。
ータ処理システムにおけるキャッシュに関するものであ
り、詳しくいえば、キャッシュのためのキャッシュ・デ
ィレクトリ・アドレシング及びパリティ・チェック方式
に関するものである。更に詳しくいえば、本発明は、デ
ータ処理システムにおいてキャッシュのためのデータ記
憶サイズを減少させるキャッシュ・ディレクトリ・アド
レシング及びパリティ・チェック方式に関するものであ
る。
【０００２】
【従来の技術】現在のデータ処理システムは、一般に、
アクセス待ち時間を少なくすることに関連してシステム
・メモリからプロセッサへのデータをステージ化するた
めにキャッシュを使用している。そのようなキャッシュ
は、一般に、キャッシュ・ディレクトリにおいてパリテ
ィ・チェック機構を使用する。図３は、１ＭＢを使用す
る３２ビット・データ処理システムのためのキャッシュ
・ディレクトリ・アドレシング及びパリティ・チェック
方式を示す。１ＭＢキャッシュ・ディレクトリ・アドレ
シング構成は６４バイト・キャッシュ・ラインを使用す
る。キャッシュ・ラインは、コヒーレンシ（一貫性）状
態が規定するメモリのブロックであり、キャッシュ・ブ
ロックとも呼ばれる。キャッシュをアドレスする時、そ
のアドレスのビット２６−３１（６ビット）はキャッシ
ュ・ライン内アドレスを指定し、そのアドレスのビット
１２−２５（１４ビット）はキャッシュ・ディレクトリ
及びキャッシュ・メモリにおけるキャッシュ・ラインに
対するインデックスとして利用され、そのアドレスのビ
ット０−１１（１２ビット）はキャッシュ・ライン・ア
ドレス・タグとして利用される。
アクセス待ち時間を少なくすることに関連してシステム
・メモリからプロセッサへのデータをステージ化するた
めにキャッシュを使用している。そのようなキャッシュ
は、一般に、キャッシュ・ディレクトリにおいてパリテ
ィ・チェック機構を使用する。図３は、１ＭＢを使用す
る３２ビット・データ処理システムのためのキャッシュ
・ディレクトリ・アドレシング及びパリティ・チェック
方式を示す。１ＭＢキャッシュ・ディレクトリ・アドレ
シング構成は６４バイト・キャッシュ・ラインを使用す
る。キャッシュ・ラインは、コヒーレンシ（一貫性）状
態が規定するメモリのブロックであり、キャッシュ・ブ
ロックとも呼ばれる。キャッシュをアドレスする時、そ
のアドレスのビット２６−３１（６ビット）はキャッシ
ュ・ライン内アドレスを指定し、そのアドレスのビット
１２−２５（１４ビット）はキャッシュ・ディレクトリ
及びキャッシュ・メモリにおけるキャッシュ・ラインに
対するインデックスとして利用され、そのアドレスのビ
ット０−１１（１２ビット）はキャッシュ・ライン・ア
ドレス・タグとして利用される。
【０００３】キャッシュ・ライン内アドレス・フィール
ドは、特定のバイトがキャッシュ・ラインから選択され
ることを可能にする。インデックス・フィールドは、キ
ャッシュ・ディレクトリ及びキャッシュ・メモリにおけ
る行（又は、コングルーエンス・クラス）指定する。ア
ドレス・タグ・フィールドも特定のキャッシュ・ライン
を識別する。アドレス・タグは、そのアドレスと関連し
たデータを含むキャッシュ・ラインに対応したキャッシ
ュ・ディレクトリ・エントリに記憶される。アドレスの
アドレス・タグ・フィールドとキャッシュ・ディレクト
リ・エントリの内容との一致は、正しいキャッシュ・エ
ントリが選択されつつあることを確認するものである。
ドは、特定のバイトがキャッシュ・ラインから選択され
ることを可能にする。インデックス・フィールドは、キ
ャッシュ・ディレクトリ及びキャッシュ・メモリにおけ
る行（又は、コングルーエンス・クラス）指定する。ア
ドレス・タグ・フィールドも特定のキャッシュ・ライン
を識別する。アドレス・タグは、そのアドレスと関連し
たデータを含むキャッシュ・ラインに対応したキャッシ
ュ・ディレクトリ・エントリに記憶される。アドレスの
アドレス・タグ・フィールドとキャッシュ・ディレクト
リ・エントリの内容との一致は、正しいキャッシュ・エ
ントリが選択されつつあることを確認するものである。
【０００４】既知に方法では、キャッシュ・ディレクト
リ３０２におけるエントリ３０２ａを選択するために、
アドレス・インデックス・フィールド（アドレス・ビッ
ト［１２−２５］）がキャッシュ・ディレクトリ３０２
によって利用される。アドレス・インデックス・フィー
ルドは、キャッシュ・ディレクトリ３０２及びキャッシ
ュ・メモリ（図示されてない）のアドレス・ライン０−
１３にマップする。選択されたキャッシュ・ディレクト
リ・エントリ３０２ａは、１２ビットのアドレス・タグ
３０２ｂ及びパリティ・ビット３０２ｃを含んでいる。
キャッシュ・ディレクトリ・エントリ３０２ａにおける
パリティ・ビット３０２ｃは、アドレス・タグ３０２ｂ
のパリティを含んでいる。アドレス・タグ３０２ｂは、
与えられたアドレスのアドレス・タグ・フィールド（ア
ドレス・ビット［０−１１］）と比較するためにコンパ
レータ３０４に送られる。アドレス・タグ３０２ｂ及び
パリティ・ビット３０２ｃは、アドレス・タグ３０２ｂ
を検証するためにパリティ・チェック・ロジック３０６
に一緒に送られる。パリティ・チェック・ロジック３０
６はアドレス・タグ３０２ｂのパリティを計算し、その
結果をパリティ・ビット３０２ｃと比較して、一致が検
出されるかどうかを表す信号３０８を発生する。
リ３０２におけるエントリ３０２ａを選択するために、
アドレス・インデックス・フィールド（アドレス・ビッ
ト［１２−２５］）がキャッシュ・ディレクトリ３０２
によって利用される。アドレス・インデックス・フィー
ルドは、キャッシュ・ディレクトリ３０２及びキャッシ
ュ・メモリ（図示されてない）のアドレス・ライン０−
１３にマップする。選択されたキャッシュ・ディレクト
リ・エントリ３０２ａは、１２ビットのアドレス・タグ
３０２ｂ及びパリティ・ビット３０２ｃを含んでいる。
キャッシュ・ディレクトリ・エントリ３０２ａにおける
パリティ・ビット３０２ｃは、アドレス・タグ３０２ｂ
のパリティを含んでいる。アドレス・タグ３０２ｂは、
与えられたアドレスのアドレス・タグ・フィールド（ア
ドレス・ビット［０−１１］）と比較するためにコンパ
レータ３０４に送られる。アドレス・タグ３０２ｂ及び
パリティ・ビット３０２ｃは、アドレス・タグ３０２ｂ
を検証するためにパリティ・チェック・ロジック３０６
に一緒に送られる。パリティ・チェック・ロジック３０
６はアドレス・タグ３０２ｂのパリティを計算し、その
結果をパリティ・ビット３０２ｃと比較して、一致が検
出されるかどうかを表す信号３０８を発生する。
【０００５】上記のタイプのキャッシュ・ディレクトリ
・アドレシング及びパリティ・チェック・システムを実
装するための方法に伴う１つの問題は、各キャッシュ・
エントリにおいてパリティ・ビットをアドレス・タグと
関連付けるために更なるキャッシュ・ディレクトリ空間
が必要であるということである。従って、キャッシュ・
ディレクトリにおけるパリティ・ビットの記憶を必要と
しないキャッシュ・ディレクトリ・アドレシング及びパ
リティ・チェック方式を提供することが望ましいであろ
う。それは、利用されるキャッシュ・ディレクトリ・ア
ドレシング及びパリティ・チェック方式が新規なパリテ
ィ生成及び（又は）チェック・ロジックを必要としない
場合には更に有利であろう。その機構がクリティカルな
キャッシュ・ディレクトリ・アクセス・パスにおける遅
れを改良することは更に有利なことであろう。
・アドレシング及びパリティ・チェック・システムを実
装するための方法に伴う１つの問題は、各キャッシュ・
エントリにおいてパリティ・ビットをアドレス・タグと
関連付けるために更なるキャッシュ・ディレクトリ空間
が必要であるということである。従って、キャッシュ・
ディレクトリにおけるパリティ・ビットの記憶を必要と
しないキャッシュ・ディレクトリ・アドレシング及びパ
リティ・チェック方式を提供することが望ましいであろ
う。それは、利用されるキャッシュ・ディレクトリ・ア
ドレシング及びパリティ・チェック方式が新規なパリテ
ィ生成及び（又は）チェック・ロジックを必要としない
場合には更に有利であろう。その機構がクリティカルな
キャッシュ・ディレクトリ・アクセス・パスにおける遅
れを改良することは更に有利なことであろう。
【０００６】
【発明が解決しようとする課題】従って、本発明の目的
はデータ処理システムにおいて使用するための改良され
たキャッシュを提供することにある。
はデータ処理システムにおいて使用するための改良され
たキャッシュを提供することにある。
【０００７】本発明のもう１つの目的は、キャッシュの
ための改良されたキャッシュ・ディレクトリ・アドレシ
ング及びパリティ・チェック方式を提供することにあ
る。
ための改良されたキャッシュ・ディレクトリ・アドレシ
ング及びパリティ・チェック方式を提供することにあ
る。
【０００８】本発明の更にもう１つの目的は、データ処
理システムにおいてキャッシュのためのデータ記憶サイ
ズを減少させるキャッシュ・ディレクトリ・アドレシン
グ及びパリティ・チェック方式を提供することにある。
理システムにおいてキャッシュのためのデータ記憶サイ
ズを減少させるキャッシュ・ディレクトリ・アドレシン
グ及びパリティ・チェック方式を提供することにある。
【０００９】本発明の更にもう１つの目的は、クリティ
カルなキャッシュ・ディレクトリ・アクセス・パスにお
ける遅延を改良するキャッシュ・ディレクトリ・アドレ
シング及びパリティ・チェック方式を提供することにあ
る。
カルなキャッシュ・ディレクトリ・アクセス・パスにお
ける遅延を改良するキャッシュ・ディレクトリ・アドレ
シング及びパリティ・チェック方式を提供することにあ
る。
【０００１０】
【課題を解決するための手段】上記の目的は、次に述べ
るようにして達成される。アドレスのインデックス・フ
ィールドが下位のキャッシュ・ディレクトリ・アドレス
・ラインに対してマップする。残りのキャッシュ・ディ
レクトリ・アドレス・ライン、すなわち、最高位のライ
ンは、対応するキャッシュ・ディレクトリ・エントリに
記憶されるべきキャッシュ・エントリ又はその対応する
キャッシュ・ディレクトリ・エントリから検索されるべ
きキャッシュ・エントリに対するアドレス・タグのパリ
ティによってインデックスされる。従って、最上位のイ
ンデックス／アドレス・ビット（ｍｓｂ）においてゼロ
を有するキャッシュ・ディレクトリ・ロケーションに偶
数パリティ・アドレス・タグが記憶され、一方、最上位
のインデックス／アドレス・ビットにおいて１を有する
キャッシュ・ディレクトリ・ロケーションに奇数パリテ
ィ・アドレス・タグが記憶される。パリティが最上位ビ
ットではなく最下位ビットを供給するという構成である
時には、反対の配列（ｍｓｂが１の時に偶数パリティ；
ｍｓｂがゼロの時に奇数パリティ）も使用可能である。
これらのいずれの場合においても、キャッシュ・ディレ
クトリにおけるアドレス・タグのロケーションに基づい
て、偶数／奇数パリティが含まれる。
るようにして達成される。アドレスのインデックス・フ
ィールドが下位のキャッシュ・ディレクトリ・アドレス
・ラインに対してマップする。残りのキャッシュ・ディ
レクトリ・アドレス・ライン、すなわち、最高位のライ
ンは、対応するキャッシュ・ディレクトリ・エントリに
記憶されるべきキャッシュ・エントリ又はその対応する
キャッシュ・ディレクトリ・エントリから検索されるべ
きキャッシュ・エントリに対するアドレス・タグのパリ
ティによってインデックスされる。従って、最上位のイ
ンデックス／アドレス・ビット（ｍｓｂ）においてゼロ
を有するキャッシュ・ディレクトリ・ロケーションに偶
数パリティ・アドレス・タグが記憶され、一方、最上位
のインデックス／アドレス・ビットにおいて１を有する
キャッシュ・ディレクトリ・ロケーションに奇数パリテ
ィ・アドレス・タグが記憶される。パリティが最上位ビ
ットではなく最下位ビットを供給するという構成である
時には、反対の配列（ｍｓｂが１の時に偶数パリティ；
ｍｓｂがゼロの時に奇数パリティ）も使用可能である。
これらのいずれの場合においても、キャッシュ・ディレ
クトリにおけるアドレス・タグのロケーションに基づい
て、偶数／奇数パリティが含まれる。
【００１１】連想キャッシュでは、その機構は、偶数パ
リティ・アドレス・タグが一組のコングルーエンス・ク
ラス（行）又はキャッシュ・ディレクトリのコングルー
エンス・クラス・メンバ（列）に記憶され、奇数パリテ
ィが他の組に記憶されるように構成可能である。与えら
れたアドレスにおけるアドレス・タグ・フィールドのパ
リティは、キャッシュ・ヒットを表すアドレス・タグ及
びパリティの一致の場合、インデックスされたロケーシ
ョンに記憶されたアドレス・タグのパリティをテストす
るためにも利用される。説明された例では、開示された
暗黙パリティ機構は、各キャッシュ・ディレクトリ・エ
ントリに関連してパリティを記憶することを必要とする
構成に比べて、必要なキャッシュ・ディレクトリ・アレ
イ・スペースの約１／１２（ほぼ、９％）を節約する。
更に、この機構は、クリティカルなキャッシュ・ディレ
クトリ・アクセス・パスにおける遅れを改良する。
リティ・アドレス・タグが一組のコングルーエンス・ク
ラス（行）又はキャッシュ・ディレクトリのコングルー
エンス・クラス・メンバ（列）に記憶され、奇数パリテ
ィが他の組に記憶されるように構成可能である。与えら
れたアドレスにおけるアドレス・タグ・フィールドのパ
リティは、キャッシュ・ヒットを表すアドレス・タグ及
びパリティの一致の場合、インデックスされたロケーシ
ョンに記憶されたアドレス・タグのパリティをテストす
るためにも利用される。説明された例では、開示された
暗黙パリティ機構は、各キャッシュ・ディレクトリ・エ
ントリに関連してパリティを記憶することを必要とする
構成に比べて、必要なキャッシュ・ディレクトリ・アレ
イ・スペースの約１／１２（ほぼ、９％）を節約する。
更に、この機構は、クリティカルなキャッシュ・ディレ
クトリ・アクセス・パスにおける遅れを改良する。
【００１２】本発明の上記及び更なる目的、特徴、及び
利点は、以下の詳細に記述された説明において明らかに
なるであろう。
利点は、以下の詳細に記述された説明において明らかに
なるであろう。
【００１３】
【発明の実施の形態】図面、特に、図１を参照すると、
本発明の望ましい実施例に従って、マルチプロセッサ・
データ処理システムが示される。データ処理システム１
００は、複数のプロセッサ１０２及び１０４を含む対称
マルチプロセッサ（ＳＭＰ）システムである。それらの
プロセッサは、米国ニューヨーク州アーモンクにあるイ
ンターナショナル・ビジネス・マシーンズ・コーポレー
ション（ＩＢＭ社）から入手可能なプロセッサのＰｏｗ
ｅｒＰＣ（ＩＢＭ社の商標）ファミリの１つを含むこと
が望ましい。その例示的な実施例では２つのプロセッサ
しか示されていないけれども、本発明に従って、マルチ
プロセッサ・データ処理システムにおいて更なるプロセ
ッサが利用可能であることは当業者には明らかであろ
う。
本発明の望ましい実施例に従って、マルチプロセッサ・
データ処理システムが示される。データ処理システム１
００は、複数のプロセッサ１０２及び１０４を含む対称
マルチプロセッサ（ＳＭＰ）システムである。それらの
プロセッサは、米国ニューヨーク州アーモンクにあるイ
ンターナショナル・ビジネス・マシーンズ・コーポレー
ション（ＩＢＭ社）から入手可能なプロセッサのＰｏｗ
ｅｒＰＣ（ＩＢＭ社の商標）ファミリの１つを含むこと
が望ましい。その例示的な実施例では２つのプロセッサ
しか示されていないけれども、本発明に従って、マルチ
プロセッサ・データ処理システムにおいて更なるプロセ
ッサが利用可能であることは当業者には明らかであろ
う。
【００１４】各プロセッサ１０２及び１０４は、それぞ
れ、レベル１（Ｌ１）データ・キャッシュ１０６及び１
０８、並びに、Ｌ１命令キャッシュ１１０及び１１２を
含んでいる。その例示的な実施例では命令キャッシュ及
びデータ・キャッシュが分離したものとして示されてい
るけれども、単一の一体化されたＬ１キャッシュが実装
可能であることは当業者には明らかであろう。データ・
アクセス待ち時間を最小にするために、レベル２（Ｌ
２）キャッシュ１１４及び１１６並びにレベル３（Ｌ
３）キャッシュ１１８及び１１９のような１つ又はそれ
以上の更なるレベルのキャッシュ・メモリをデータ処理
システム１００において実装することも可能である。Ｌ
２及びＬ３のような低いキャッシュ・レベルはＬ１キャ
ッシュに対するデータをステージ化するために使用さ
れ、それらは、一般に、漸進的に大きい記憶容量を持つ
が、アクセス時間は長くなる。例えば、データ・キャッ
シュ１０６及び１０８並びに命令キャッシュ１１０及び
１１２は、それぞれ、３２ＫＢの記憶容量及び約１−２
プロセッサ・サイクルのアクセス待ち時間を持つもので
よい。Ｌ２キャッシュ１１４及び１１６は５１２ＫＢの
記憶容量を有するが、５プロセッサ・サイクルのアクセ
ス待ち時間を持つことになろうし、一方、Ｌ３キャッシ
ュ１１８及び１１９は４ＭＢの記憶容量を有するが、１
５プロセッサ・サイクルよりも大きいアクセス待ち時間
を持つことになろう。従って、Ｌ２キャッシュ１１４及
び１１６並びにＬ３キャッシュ１１８及び１１９はプロ
セッサ１０２及び１０４とシステム・メモリ１２０との
間の中間記憶装置として働く。システム・メモリ１２０
は、一般には、ずっと大きな記憶容量を揺するが、５０
プロセッサ・サイクルよりも大きいアクセス待ち時間を
持つことになろう。
れ、レベル１（Ｌ１）データ・キャッシュ１０６及び１
０８、並びに、Ｌ１命令キャッシュ１１０及び１１２を
含んでいる。その例示的な実施例では命令キャッシュ及
びデータ・キャッシュが分離したものとして示されてい
るけれども、単一の一体化されたＬ１キャッシュが実装
可能であることは当業者には明らかであろう。データ・
アクセス待ち時間を最小にするために、レベル２（Ｌ
２）キャッシュ１１４及び１１６並びにレベル３（Ｌ
３）キャッシュ１１８及び１１９のような１つ又はそれ
以上の更なるレベルのキャッシュ・メモリをデータ処理
システム１００において実装することも可能である。Ｌ
２及びＬ３のような低いキャッシュ・レベルはＬ１キャ
ッシュに対するデータをステージ化するために使用さ
れ、それらは、一般に、漸進的に大きい記憶容量を持つ
が、アクセス時間は長くなる。例えば、データ・キャッ
シュ１０６及び１０８並びに命令キャッシュ１１０及び
１１２は、それぞれ、３２ＫＢの記憶容量及び約１−２
プロセッサ・サイクルのアクセス待ち時間を持つもので
よい。Ｌ２キャッシュ１１４及び１１６は５１２ＫＢの
記憶容量を有するが、５プロセッサ・サイクルのアクセ
ス待ち時間を持つことになろうし、一方、Ｌ３キャッシ
ュ１１８及び１１９は４ＭＢの記憶容量を有するが、１
５プロセッサ・サイクルよりも大きいアクセス待ち時間
を持つことになろう。従って、Ｌ２キャッシュ１１４及
び１１６並びにＬ３キャッシュ１１８及び１１９はプロ
セッサ１０２及び１０４とシステム・メモリ１２０との
間の中間記憶装置として働く。システム・メモリ１２０
は、一般には、ずっと大きな記憶容量を揺するが、５０
プロセッサ・サイクルよりも大きいアクセス待ち時間を
持つことになろう。
【００１５】キャッシュ・ハイアラーキにおけるレベル
の数及びデータ処理システム１００において使用される
キャッシュ・ハイアラーキ構成の両方とも変更可能であ
る。図示の例におけるＬ２キャッシュ１１４及び１１６
は、それぞれのプロセッサ１０２及び１０４とシステム
・メモリ１２０との間に（システム・バス１２２を介し
て）接続された専用のキャッシュである。Ｌ３キャッシ
ュ１１８及び１１９は、Ｌ２キャッシュ１１４及び１１
６と論理的に垂直なルックアサイド・キャッシュとして
示される。その結果、データ又は命令はＬ２キャッシュ
１１４及び１１６の１つ並びにＬ３キャッシュ１１８及
び１１９の１つでルックアップされ得るが、それらのデ
ータ又は命令は、それぞれのＬ２キャッシュ１１４又は
１１６がミスヒットし、一方Ｌ３キャッシュ１１８又は
１１９がヒットする場合、Ｌ３キャッシュ１１８又は１
１９から検索されるだけであろう。示されたレベル及び
構成に関する種々の変更を施し得ることは当業者には明
らかであろう。
の数及びデータ処理システム１００において使用される
キャッシュ・ハイアラーキ構成の両方とも変更可能であ
る。図示の例におけるＬ２キャッシュ１１４及び１１６
は、それぞれのプロセッサ１０２及び１０４とシステム
・メモリ１２０との間に（システム・バス１２２を介し
て）接続された専用のキャッシュである。Ｌ３キャッシ
ュ１１８及び１１９は、Ｌ２キャッシュ１１４及び１１
６と論理的に垂直なルックアサイド・キャッシュとして
示される。その結果、データ又は命令はＬ２キャッシュ
１１４及び１１６の１つ並びにＬ３キャッシュ１１８及
び１１９の１つでルックアップされ得るが、それらのデ
ータ又は命令は、それぞれのＬ２キャッシュ１１４又は
１１６がミスヒットし、一方Ｌ３キャッシュ１１８又は
１１９がヒットする場合、Ｌ３キャッシュ１１８又は１
１９から検索されるだけであろう。示されたレベル及び
構成に関する種々の変更を施し得ることは当業者には明
らかであろう。
【００１６】Ｌ２キャッシュ１１４及び１１６並びにＬ
３キャッシュ１１８及び１１９は、システム・バス１２
２を介してシステム・メモリ１２０に接続される。ディ
スプレイ（図示されてない）に対する接続を提供するグ
ラフィックス・アダプタのようなメモリ・マップド・デ
バイス１２４及び入出力（Ｉ／Ｏ）バス・ブリッジ１２
６もシステム・バス１２２に接続可能である。Ｉ／Ｏバ
ス・ブリッジ１２６はシステム・バス１２２をＩ／Ｏバ
ス１２８接続する。Ｉ／Ｏバス１２８はＩ／Ｏデバイス
１３０及び不揮発性メモリ１３２に対する接続を提供し
得るものである。従って、システム・バス１２２、Ｉ／
Ｏブリッジ１２６、及びＩ／Ｏバス１２８は、付属のデ
バイスを結合する相互接続線を形成する。その相互接続
線に対する別の実施方法が従来技術において知られてい
る
３キャッシュ１１８及び１１９は、システム・バス１２
２を介してシステム・メモリ１２０に接続される。ディ
スプレイ（図示されてない）に対する接続を提供するグ
ラフィックス・アダプタのようなメモリ・マップド・デ
バイス１２４及び入出力（Ｉ／Ｏ）バス・ブリッジ１２
６もシステム・バス１２２に接続可能である。Ｉ／Ｏバ
ス・ブリッジ１２６はシステム・バス１２２をＩ／Ｏバ
ス１２８接続する。Ｉ／Ｏバス１２８はＩ／Ｏデバイス
１３０及び不揮発性メモリ１３２に対する接続を提供し
得るものである。従って、システム・バス１２２、Ｉ／
Ｏブリッジ１２６、及びＩ／Ｏバス１２８は、付属のデ
バイスを結合する相互接続線を形成する。その相互接続
線に対する別の実施方法が従来技術において知られてい
る
【００１７】Ｉ／Ｏデバイス１３０は、キーボード、マ
ウス又はトラック・ボールのようなグラフィカル・ポイ
ンティング・デバイス、ディスプレイ、及びプリンタを
含む一般的な周辺装置を含む。それらの周辺装置は通常
のアダプタを介してＩ／Ｏバス１２８にインターフェー
スされる。不揮発性メモリ１３２はハードディスク・ド
ライブを含み得るし、システム１００のオペレーション
を制御するオペレーティング・システム及び他のソフト
ウエアを記憶する。それらのソフトウエアは、システム
１００がパワー・オンされることに応答して揮発性のシ
ステム・メモリ１２０にロードされる。データ処理シス
テム１００が、シリアル及びパラレル・ポート、ネット
ワーク又は付属のデバイスへの接続線、システム・メモ
リ１２０へのアクセスを調整するメモリ・コントローラ
等のような図１に示されてない多くの更なるコンポーネ
ントを含み得ることは当業者には明らかであろう。その
ような修正及び変更は本発明の精神及び技術的範囲にあ
る。
ウス又はトラック・ボールのようなグラフィカル・ポイ
ンティング・デバイス、ディスプレイ、及びプリンタを
含む一般的な周辺装置を含む。それらの周辺装置は通常
のアダプタを介してＩ／Ｏバス１２８にインターフェー
スされる。不揮発性メモリ１３２はハードディスク・ド
ライブを含み得るし、システム１００のオペレーション
を制御するオペレーティング・システム及び他のソフト
ウエアを記憶する。それらのソフトウエアは、システム
１００がパワー・オンされることに応答して揮発性のシ
ステム・メモリ１２０にロードされる。データ処理シス
テム１００が、シリアル及びパラレル・ポート、ネット
ワーク又は付属のデバイスへの接続線、システム・メモ
リ１２０へのアクセスを調整するメモリ・コントローラ
等のような図１に示されてない多くの更なるコンポーネ
ントを含み得ることは当業者には明らかであろう。その
ような修正及び変更は本発明の精神及び技術的範囲にあ
る。
【００１８】システム・バス１２２における代表的なコ
ミュニケーション・トランザクションは、そのトランザ
クションのソースを表すソース・タグ及びアドレス及び
（又は）データを含む。システム・バス１２２に接続さ
れた各デバイスはシステム・バス１２２におけるすべて
のコミュニケーション・トランザクションをスヌープ
し、必要な時には他の受信者に対して意図されたコミュ
ニケーション・トランザクションにおいて介入し、その
デバイスにおいて複写されているシステム・メモリのデ
ータに対する変更を、実行可能で且つ適正である時に複
製することが望ましい。
ミュニケーション・トランザクションは、そのトランザ
クションのソースを表すソース・タグ及びアドレス及び
（又は）データを含む。システム・バス１２２に接続さ
れた各デバイスはシステム・バス１２２におけるすべて
のコミュニケーション・トランザクションをスヌープ
し、必要な時には他の受信者に対して意図されたコミュ
ニケーション・トランザクションにおいて介入し、その
デバイスにおいて複写されているシステム・メモリのデ
ータに対する変更を、実行可能で且つ適正である時に複
製することが望ましい。
【００１９】図２を参照すると、本発明の望ましい実施
例に従って、共通キャッシュ・ディレクトリ・アドレシ
ング及びパリティ・チェック方式のためのキャッシュ構
成に関する図が示される。図示のキャッシュ・ディレク
トリ構成は、Ｌ２キャッシュ１１４及び１１６並びにＬ
３キャッシュ１１８及び１１９を含む図１に示されたい
ずれのキャッシュに対しても利用可能である。説明され
るキャッシュ・ディレクトリ・アドレシング方式の例示
的な実施例は、Ｌ２キャッシュ１１４又は１１６或いは
Ｌ３キャッシュ１１８又は１１９として実装するに最も
適しているであろう。しかし、本発明のキャッシュ・デ
ィレクトリ・アドレシング及びパリティ・チェック方式
はデータ処理システムの記憶ハイアラーキのいずれのレ
ベルにおけるいずれのサイズのキャッシュに対しても実
装可能である。
例に従って、共通キャッシュ・ディレクトリ・アドレシ
ング及びパリティ・チェック方式のためのキャッシュ構
成に関する図が示される。図示のキャッシュ・ディレク
トリ構成は、Ｌ２キャッシュ１１４及び１１６並びにＬ
３キャッシュ１１８及び１１９を含む図１に示されたい
ずれのキャッシュに対しても利用可能である。説明され
るキャッシュ・ディレクトリ・アドレシング方式の例示
的な実施例は、Ｌ２キャッシュ１１４又は１１６或いは
Ｌ３キャッシュ１１８又は１１９として実装するに最も
適しているであろう。しかし、本発明のキャッシュ・デ
ィレクトリ・アドレシング及びパリティ・チェック方式
はデータ処理システムの記憶ハイアラーキのいずれのレ
ベルにおけるいずれのサイズのキャッシュに対しても実
装可能である。
【００２０】図２は、６４バイト・キャッシュ・ライン
を持った１ＭＢキャッシュを使用する３２ビット・デー
タ処理システムのためのキャッシュ・ディレクトリ・ア
ドレシング及びパリティ・チェック方式を示す。アドレ
スのビット２６−３１（６ビット）はキャッシュ・ライ
ン内アドレスを指定する。そのアドレスの小さいインデ
ックス・フィールド、すなわち、ビット１３−２５（１
２ビット）は、キャッシュディレクトリにおけるエント
リ及びキャッシュ・メモリ内のキャッシュ・ラインに対
するインデックスとして利用される。そのアドレスのビ
ット０−１１（１２ビット）はキャッシュ・ライン・ア
ドレス・タグとして利用される。
を持った１ＭＢキャッシュを使用する３２ビット・デー
タ処理システムのためのキャッシュ・ディレクトリ・ア
ドレシング及びパリティ・チェック方式を示す。アドレ
スのビット２６−３１（６ビット）はキャッシュ・ライ
ン内アドレスを指定する。そのアドレスの小さいインデ
ックス・フィールド、すなわち、ビット１３−２５（１
２ビット）は、キャッシュディレクトリにおけるエント
リ及びキャッシュ・メモリ内のキャッシュ・ラインに対
するインデックスとして利用される。そのアドレスのビ
ット０−１１（１２ビット）はキャッシュ・ライン・ア
ドレス・タグとして利用される。
【００２１】アドレス・インデックス・フィールド（ア
ドレス・ビット［１３−２５］）は、キャッシュ・ディ
レクトリ２０２におけるエントリ２０２ａを選択するた
めにキャッシュ・ディレクトリ２０２によって利用され
る。そのアドレス・インデックス・フィールドは、キャ
ッシュ・ディレクトリ２０２及びキャッシュ・メモリ
（図示されてない）のアドレス・ライン１−１３にマッ
プする。従来技術の場合のように、選択されたキャッシ
ュ・ディレクトリ・エントリ２０２ａは、与えられたア
ドレスのアドレス・タグ・フィールド（アドレス・ビッ
ト［０−１１］）と比較するためにコンパレータ２０４
に、及びパリティ・チェック・ロジック２０６に送られ
る１２ビット・アドレス・タグを含む。そのパリティ・
チェック・ロジック２０６は、キャッシュ・ディレクト
リ・エントリ２０２ａからのアドレス・タグのパリティ
が適正なパリティと一致するかどうかを表す信号２０８
を発生する。しかし、従来技術とは違って、パリティ・
ビットはキャッシュ・ディレクトリ・エントリ２０２ｂ
と何の関連もない。そのかわり、パリティは、一致した
アドレス・タグを含むキャッシュ・ロケーションに対す
るキャッシュ・ディレクトリ・インデックスによって暗
黙指定（ｉｍｐｌｉｅｄ）される。
ドレス・ビット［１３−２５］）は、キャッシュ・ディ
レクトリ２０２におけるエントリ２０２ａを選択するた
めにキャッシュ・ディレクトリ２０２によって利用され
る。そのアドレス・インデックス・フィールドは、キャ
ッシュ・ディレクトリ２０２及びキャッシュ・メモリ
（図示されてない）のアドレス・ライン１−１３にマッ
プする。従来技術の場合のように、選択されたキャッシ
ュ・ディレクトリ・エントリ２０２ａは、与えられたア
ドレスのアドレス・タグ・フィールド（アドレス・ビッ
ト［０−１１］）と比較するためにコンパレータ２０４
に、及びパリティ・チェック・ロジック２０６に送られ
る１２ビット・アドレス・タグを含む。そのパリティ・
チェック・ロジック２０６は、キャッシュ・ディレクト
リ・エントリ２０２ａからのアドレス・タグのパリティ
が適正なパリティと一致するかどうかを表す信号２０８
を発生する。しかし、従来技術とは違って、パリティ・
ビットはキャッシュ・ディレクトリ・エントリ２０２ｂ
と何の関連もない。そのかわり、パリティは、一致した
アドレス・タグを含むキャッシュ・ロケーションに対す
るキャッシュ・ディレクトリ・インデックスによって暗
黙指定（ｉｍｐｌｉｅｄ）される。
【００２２】暗黙パリティ（ｉｍｐｌｉｅｄ ｐａｒｉ
ｔｙ）を得るために、アドレス・タグ・フィールド（ア
ドレス・ビット［０−１１］）がパリティ・ジェネレー
タ２１０によって利用されアドレスタグのパリティを計
算する。その結果は、対応するタグを含むキャッシュ・
ディレクトリ・エントリ２０２ａの残りのアドレス・ビ
ット（アドレス・ビットゼロ）として使用される。プラ
ス（偶数）／マイナス（奇数）パリティ方式がその結果
として生じる。すなわち、偶数パリティを持ったアドレ
ス・タグが正のアドレス（０Ｘ ＸＸＸＸ ＸＸＸＸ
ＸＸＸＸ）を有するキャッシュ・ディレクトリ・エント
リに記憶され、一方、奇数パリティ（１Ｘ ＸＸＸＸ
ＸＸＸＸ ＸＸＸＸ）を持ったアドレスが負のアドレス
を有するエントリに記憶される。従って、キャッシュ・
ディレクトリ及びキャッシュ・メモリが効果的に分離さ
れ、一方の半分が偶数パリティを持ったアドレス・タグ
を有し、もう一方の半分が奇数パリティを持ったアドレ
ス・タグを有する。
ｔｙ）を得るために、アドレス・タグ・フィールド（ア
ドレス・ビット［０−１１］）がパリティ・ジェネレー
タ２１０によって利用されアドレスタグのパリティを計
算する。その結果は、対応するタグを含むキャッシュ・
ディレクトリ・エントリ２０２ａの残りのアドレス・ビ
ット（アドレス・ビットゼロ）として使用される。プラ
ス（偶数）／マイナス（奇数）パリティ方式がその結果
として生じる。すなわち、偶数パリティを持ったアドレ
ス・タグが正のアドレス（０Ｘ ＸＸＸＸ ＸＸＸＸ
ＸＸＸＸ）を有するキャッシュ・ディレクトリ・エント
リに記憶され、一方、奇数パリティ（１Ｘ ＸＸＸＸ
ＸＸＸＸ ＸＸＸＸ）を持ったアドレスが負のアドレス
を有するエントリに記憶される。従って、キャッシュ・
ディレクトリ及びキャッシュ・メモリが効果的に分離さ
れ、一方の半分が偶数パリティを持ったアドレス・タグ
を有し、もう一方の半分が奇数パリティを持ったアドレ
ス・タグを有する。
【００２３】例示的な実施例では、最上位のキャッシュ
・ディレクトリ・アドレス・ビットが使用されるけれど
も、最下位のビットも利用可能である。その場合、キャ
ッシュ・ディレクトリにおける１つおきのラインが偶数
パリティを持ったアドレス・タグ（例えば、アドレスＸ
Ｘ ＸＸＸＸ ＸＸＸＸ ＸＸＸ０を有するロケーショ
ン）を含み、残りの１つおきのラインが奇数パリティを
持ったアドレス・タグ（アドレスＸＸ ＸＸＸＸ ＸＸ
ＸＸ ＸＸＸ１を有するロケーションのような）を含む
であろう。
・ディレクトリ・アドレス・ビットが使用されるけれど
も、最下位のビットも利用可能である。その場合、キャ
ッシュ・ディレクトリにおける１つおきのラインが偶数
パリティを持ったアドレス・タグ（例えば、アドレスＸ
Ｘ ＸＸＸＸ ＸＸＸＸ ＸＸＸ０を有するロケーショ
ン）を含み、残りの１つおきのラインが奇数パリティを
持ったアドレス・タグ（アドレスＸＸ ＸＸＸＸ ＸＸ
ＸＸ ＸＸＸ１を有するロケーションのような）を含む
であろう。
【００２４】パリティ・ジェネレータ２１０によって計
算されたパリティはパリティ・チェック・ロジック２０
６にも送られる。そのロジック２０６は、選択されたキ
ャッシュ・エントリ２０２ａにおけるアドレス・タグの
パリティを計算して一致を検証する。パリティ・ジェネ
レータ２１０及びパリティ・チェック・ロジック２０６
は既知の技術に従って形成され得るものである。従っ
て、本発明のパリティ・チェック機構に対する特別なパ
リティ・ロジックは必要ない。パリティ・チェック・ロ
ジック２０６は、キャッシュ・ディレクトリ２０２の外
で利用されるものとして示されているけれども、別の方
法として、キャッシュ・ディレクトリ２０２において記
憶アレイと出力における選択ロジックとの間でも使用可
能である。
算されたパリティはパリティ・チェック・ロジック２０
６にも送られる。そのロジック２０６は、選択されたキ
ャッシュ・エントリ２０２ａにおけるアドレス・タグの
パリティを計算して一致を検証する。パリティ・ジェネ
レータ２１０及びパリティ・チェック・ロジック２０６
は既知の技術に従って形成され得るものである。従っ
て、本発明のパリティ・チェック機構に対する特別なパ
リティ・ロジックは必要ない。パリティ・チェック・ロ
ジック２０６は、キャッシュ・ディレクトリ２０２の外
で利用されるものとして示されているけれども、別の方
法として、キャッシュ・ディレクトリ２０２において記
憶アレイと出力における選択ロジックとの間でも使用可
能である。
【００２５】本発明は、非連想キャッシュに関連して説
明された。しかし、本発明のアドレシング及びパリティ
・チェック機構は同じ機構を持った連想キャッシュと共
に使用されてもよい。連想キャッシュの場合、本発明の
パリティ・ベースのアドレシング方式は、偶数パリティ
・アドレス・タグがコングルーエンス・クラスの１つの
セットに記憶され、一方、奇数パリティ・アドレス・タ
グがコングルーエンス・クラスの別のセットに記憶され
るよう、コングルーエンス・クラス（行）をディレクト
リ・インデックスの一部として選択するために利用可能
である。別の方法として、そのパリティ・ベースのアド
レシング方式は、偶数パリティ・アドレス・タグがコン
グルーエンス・クラス・メンバの１つにセットに記憶さ
れ、一方、奇数パリティ・アドレス・タグがコングルー
エンス・クラス・メンバのもう１つにセットに記憶され
るよう、コングルーエンス・クラス（列）のメンバをマ
ルチプレクサ入力として選択するために使用可能であ
る。
明された。しかし、本発明のアドレシング及びパリティ
・チェック機構は同じ機構を持った連想キャッシュと共
に使用されてもよい。連想キャッシュの場合、本発明の
パリティ・ベースのアドレシング方式は、偶数パリティ
・アドレス・タグがコングルーエンス・クラスの１つの
セットに記憶され、一方、奇数パリティ・アドレス・タ
グがコングルーエンス・クラスの別のセットに記憶され
るよう、コングルーエンス・クラス（行）をディレクト
リ・インデックスの一部として選択するために利用可能
である。別の方法として、そのパリティ・ベースのアド
レシング方式は、偶数パリティ・アドレス・タグがコン
グルーエンス・クラス・メンバの１つにセットに記憶さ
れ、一方、奇数パリティ・アドレス・タグがコングルー
エンス・クラス・メンバのもう１つにセットに記憶され
るよう、コングルーエンス・クラス（列）のメンバをマ
ルチプレクサ入力として選択するために使用可能であ
る。
【００２６】各アドレス・タグと関連したパリティ・ビ
ットを必要なくすることによって、本発明の暗黙パリテ
ィ機構はキャッシュ・ディレクトリのためのアレイ・ス
ペースにおける約１／１２（約９％）の節約を達成す
る。従って、パリティ・ビットの記憶を必要とする設計
のキャッシュよりも大きいキャッシュが同じ領域におい
て使用可能であり、或いは、それと同等のサイズのキャ
ッシュがより小さい領域において実装可能である。更
に、キャッシュ・ディレクトリは、少なくとも部分的に
は、キャッシュに記憶されたアドレス・タグのパリティ
に基づいてインデックスされるので、特定のアドレス・
サイズに対して大きいキャッシュが実装可能である。
ットを必要なくすることによって、本発明の暗黙パリテ
ィ機構はキャッシュ・ディレクトリのためのアレイ・ス
ペースにおける約１／１２（約９％）の節約を達成す
る。従って、パリティ・ビットの記憶を必要とする設計
のキャッシュよりも大きいキャッシュが同じ領域におい
て使用可能であり、或いは、それと同等のサイズのキャ
ッシュがより小さい領域において実装可能である。更
に、キャッシュ・ディレクトリは、少なくとも部分的に
は、キャッシュに記憶されたアドレス・タグのパリティ
に基づいてインデックスされるので、特定のアドレス・
サイズに対して大きいキャッシュが実装可能である。
【００２７】アドレス・ビット・ゼロが、その分野では
知られているような「レイト・セレクト」としてキャッ
シュ・ディレクトリ・アレイにおいて実装可能である。
これは、キャッシュ・ディレクトリ・アクセス（Ａｄｄ
［１−１３］）がパリティ生成ロジックに平行して生
じ、クリティカルなキャッシュ・ディレクトリ・アクセ
ス・パスに対する如何なる追加の遅延も除去することを
可能にする。更に、１エントリ当たりのビットの数の減
少（１３から１２への減少）及びキャッシュ・ディレク
トリ全体のサイズの減少によって、実際のキャッシュ・
ディレクトリ・アクセスが改良される。
知られているような「レイト・セレクト」としてキャッ
シュ・ディレクトリ・アレイにおいて実装可能である。
これは、キャッシュ・ディレクトリ・アクセス（Ａｄｄ
［１−１３］）がパリティ生成ロジックに平行して生
じ、クリティカルなキャッシュ・ディレクトリ・アクセ
ス・パスに対する如何なる追加の遅延も除去することを
可能にする。更に、１エントリ当たりのビットの数の減
少（１３から１２への減少）及びキャッシュ・ディレク
トリ全体のサイズの減少によって、実際のキャッシュ・
ディレクトリ・アクセスが改良される。
【００２８】本発明を望ましい実施例に関して詳細に示
し、説明したけれども、本発明の精神及び技術的範囲か
ら逸脱することなく、形式及び細部の種々の変更を行い
得ることは当業者には明らかであろう。
し、説明したけれども、本発明の精神及び技術的範囲か
ら逸脱することなく、形式及び細部の種々の変更を行い
得ることは当業者には明らかであろう。
【００２９】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００３０】（１）キャッシュ・ディレクトリをアドレ
スする方法にして、与えられたアドレスにおけるアドレ
ス・タグ・フィールドのパリティを計算するステップ
と、インデックスを計算するステップと、前記計算され
たインデックスを利用してキャッシュ・ディレクトリ・
エントリを選択するステップと、を含み、前記インデッ
クスは該インデックスの１つのビットにおいて前記計算
されたパリティを含み、前記インデックスの残りのビッ
トにおいて前記与えられたアドレスにおけるインデック
ス・フィールドを含む、方法。 （２）前記インデックスを計算するステップは前記計算
されたパリティを前記インデックスにおける最上位のビ
ットとして利用するステップを更に含む、上記（１）に
記載の方法。 （３）前記インデックスを計算するステップは前記計算
されたパリティを前記インデックスにおける最下位のビ
ットとして利用するステップを更に含む、上記（１）に
記載の方法。 （４）前記選択されたキャッシュ・ディレクトリ・エン
トリに記憶されたアドレス・タグのパリティを計算する
ステップと、前記選択されたキャッシュ・ディレクトリ
・エントリに記憶されたアドレス・タグのパリティを前
記与えられたアドレスにおけるアドレス・タグ・フィー
ルドのパリティに比較するステップと、を更に含む上記
（１）に記載の方法。 （５）前記選択されたキャッシュ・ディレクトリ・エン
トリに記憶されたアドレス・タグを前記与えられたアド
レスにおけるアドレス・タグ・フィールドに比較するス
テップ、を更に含む上記（４）に記載の方法。 （６）前記選択されたキャッシュ・ディレクトリ・エン
トリに記憶されたアドレス・タグが前記与えられたアド
レスにおけるアドレス・タグ・フィールドに一致したこ
と及び前記選択されたキャッシュ・ディレクトリ・エン
トリに記憶されたアドレス・タグのパリティが前記与え
られたアドレスにおけるアドレス・タグ・フィールドの
パリティに一致したことに応答してキャッシュ・ヒット
を表示するステップ、を更に含む上記（５）に記載の方
法。 （７）前記選択されたキャッシュ・ディレクトリ・エン
トリに記憶されたアドレス・タグが前記与えられたアド
レスにおけるアドレス・タグ・フィールドに一致しなか
ったことに応答してキャッシュ・ミスを表示するステッ
プ、を更に含む上記（５）に記載の方法。 （８）前記選択されたキャッシュ・ディレクトリ・エン
トリに記憶されたアドレス・タグのパリティが前記与え
られたアドレスにおけるアドレス・タグ・フィールドの
パリティに一致しなかったことに応答してキャッシュ・
ミスを表示するステップ、を更に含む上記（５）に記載
の方法。 （９）前記計算されたインデックスを利用してキャッシ
ュ・ディレクトリ・エントリを選択するステップは、前
記計算されたインデックスを利用して前記キャッシュ・
ディレクトリ・エントリを含むコングルーエンス・クラ
スを選択するステップを含む、上記（１）に記載の方
法。 （１０）キャッシュ・ディレクトリ・アドレシング機構
にして、与えられたアドレスにおけるアドレス・タグ・
フィールドのパリティを計算するパリティ・ジェネレー
タと、インデックスを計算するキャッシュ・ディレクト
リと、を含み、前記インデックスは、前記インデックス
の１つのビットにおいて前記計算されたパリティを含
み、前記インデックスの残りのビットにおいて前記与え
られたアドレスにおけるインデックス・フィールドを含
み、前記キャッシュ・ディレクトリは前記計算されたイ
ンデックスを利用してキャッシュ・ディレクトリ・エン
トリを選択する、キャッシュ・ディレクトリ・アドレシ
ング機構。 （１１）前記計算されたパリティは前記インデックスに
おける最上位のビットとして利用される、上記（１０）
に記載の機構。 （１２）前記計算されたパリティは前記インデックスに
おける最下位のビットとして利用される、上記（１０）
に記載の機構。 （１３）前記選択されたキャッシュ・ディレクトリ・エ
ントリに記憶されたアドレス・タグのパリティを計算
し、前記選択されたキャッシュ・ディレクトリ・エント
リに記憶されたアドレス・タグのパリティを前記与えら
れたアドレスにおけるアドレス・タグ・フィールドのパ
リティに比較するパリティ・チェック・ロジックを更に
含む上記（１０）に記載の機構。 （１４）前記選択されたキャッシュ・ディレクトリ・エ
ントリに記憶されたアドレス・タグを前記与えられたア
ドレスにおけるアドレス・タグ・フィールドに比較する
コンパレータを更に含む上記（１３）に記載の機構。 （１５）前記選択されたキャッシュ・ディレクトリ・エ
ントリに記憶されたアドレス・タグが前記与えられたア
ドレスにおけるアドレス・タグ・フィールドに一致した
こと及び前記選択されたキャッシュ・ディレクトリ・エ
ントリに記憶されたアドレス・タグのパリティが前記与
えられたアドレスにおけるアドレス・タグ・フィールド
のパリティに一致したことに応答してキャッシュ・ヒッ
トを信号するキャッシュ・コントローラを更に含む上記
（１４）に記載の機構。 （１６）前記選択されたキャッシュ・ディレクトリ・エ
ントリに記憶されたアドレス・タグが前記与えられたア
ドレスにおけるアドレス・タグ・フィールドに一致しな
かったことに応答してキャッシュ・ミスを信号するキャ
ッシュ・コントローラを更に含む上記（１４）に記載の
機構。 （１７）前記選択されたキャッシュ・ディレクトリ・エ
ントリに記憶されたアドレス・タグのパリティが前記与
えられたアドレスにおけるアドレス・タグ・フィールド
のパリティに一致しなかったことに応答してキャッシュ
・ミスを信号するキャッシュ・コントローラを更に含む
上記（１４）に記載の機構。 （１８）前記キャッシュ・ディレクトリは前記計算され
たインデックスを利用して前記キャッシュ・ディレクト
リ・エントリを含むコングルーエンス・クラスを選択す
る、上記（１０）に記載の機構。 （１９）キャッシュ・ディレクトリをアドレスする方法
にして、与えられたアドレスにおけるアドレス・タグ・
フィールドのパリティを計算するステップと、前記計算
されたパリティ及び前記与えられたアドレスにおけるイ
ンデックス・フィールドを利用してキャッシュ・ディレ
クトリ・エントリを前記キャッシュ・ディレクトリに対
するインデックスとして選択するステップと、を含む方
法。 （２０）前記キャッシュ・ディレクトリ・エントリを前
記キャッシュ・ディレクトリに対するインデックスとし
て選択するステップは、前記計算されたパリティ及び前
記インデックス・フィールドの一部分を利用して前記キ
ャッシュ・ディレクトリ・エントリを含むコングルーエ
ンス・クラスを選択するステップを含む、上記（１９）
に記載の方法。 （２１）前記キャッシュ・ディレクトリ・エントリを前
記キャッシュ・ディレクトリに対するインデックスとし
て選択するステップは、前記インデックス・フィールド
の一部分を利用して前記キャッシュ・ディレクトリ・エ
ントリを含むコングルーエンス・クラスを選択するステ
ップと、前記計算されたパリティ及び前記インデックス
・フィールドの残りの部分を利用して前記選択されたコ
ングルーエンス・クラスにおけるコングルーエンス・ク
ラス・メンバを選択するステップと、を更に含む上記
（１９）に記載の方法。 （２２）前記選択されたキャッシュ・ディレクトリ・エ
ントリにおけるアドレス・タグを前記与えられたアドレ
スにおけるアドレス・タグ・フィールドに比較するステ
ップと、前記選択されたキャッシュ・ディレクトリ・エ
ントリにおけるアドレス・タグが前記与えられたアドレ
スにおけるアドレス・タグ・フィールドに一致したこと
に応答してキャッシュ・ヒットを信号するステップと、
前記選択されたキャッシュ・ディレクトリ・エントリに
おけるアドレス・タグが前記与えられたアドレスにおけ
るアドレス・タグ・フィールドに一致しなかったことに
応答してキャッシュ・ミスを信号するステップと、を更
に含む上記（１９）に記載の方法。 （２３）前記選択されたキャッシュ・ディレクトリ・エ
ントリにおけるアドレス・タグのパリティを計算するス
テップと、前記選択されたキャッシュ・ディレクトリ・
エントリにおけるアドレス・タグのパリティを前記与え
られたアドレスにおけるアドレス・タグ・フィールドの
パリティに比較するステップと、前記選択されたキャッ
シュ・ディレクトリ・エントリにおけるアドレス・タグ
のパリティが前記与えられたアドレスにおけるアドレス
・タグ・フィールドのパリティに一致したことに応答し
てキャッシュ・ヒットを信号するステップと、前記選択
されたキャッシュ・ディレクトリ・エントリにおけるア
ドレス・タグのパリティが前記与えられたアドレスにお
けるアドレス・タグ・フィールドのパリティに一致しな
かったことに応答してキャッシュ・ミスを信号するステ
ップと、を更に含む上記（１９）に記載の方法。 （２４）キャッシュ・ディレクトリの第１部分において
偶数パリティを有するすべてのアドレス・タグを記憶す
るステップと、キャッシュ・ディレクトリの前記第１部
分とは異なる第２部分において奇数パリティを有するす
べてのアドレス・タグを記憶するステップと、を更に含
む上記（１９）に記載の方法。
スする方法にして、与えられたアドレスにおけるアドレ
ス・タグ・フィールドのパリティを計算するステップ
と、インデックスを計算するステップと、前記計算され
たインデックスを利用してキャッシュ・ディレクトリ・
エントリを選択するステップと、を含み、前記インデッ
クスは該インデックスの１つのビットにおいて前記計算
されたパリティを含み、前記インデックスの残りのビッ
トにおいて前記与えられたアドレスにおけるインデック
ス・フィールドを含む、方法。 （２）前記インデックスを計算するステップは前記計算
されたパリティを前記インデックスにおける最上位のビ
ットとして利用するステップを更に含む、上記（１）に
記載の方法。 （３）前記インデックスを計算するステップは前記計算
されたパリティを前記インデックスにおける最下位のビ
ットとして利用するステップを更に含む、上記（１）に
記載の方法。 （４）前記選択されたキャッシュ・ディレクトリ・エン
トリに記憶されたアドレス・タグのパリティを計算する
ステップと、前記選択されたキャッシュ・ディレクトリ
・エントリに記憶されたアドレス・タグのパリティを前
記与えられたアドレスにおけるアドレス・タグ・フィー
ルドのパリティに比較するステップと、を更に含む上記
（１）に記載の方法。 （５）前記選択されたキャッシュ・ディレクトリ・エン
トリに記憶されたアドレス・タグを前記与えられたアド
レスにおけるアドレス・タグ・フィールドに比較するス
テップ、を更に含む上記（４）に記載の方法。 （６）前記選択されたキャッシュ・ディレクトリ・エン
トリに記憶されたアドレス・タグが前記与えられたアド
レスにおけるアドレス・タグ・フィールドに一致したこ
と及び前記選択されたキャッシュ・ディレクトリ・エン
トリに記憶されたアドレス・タグのパリティが前記与え
られたアドレスにおけるアドレス・タグ・フィールドの
パリティに一致したことに応答してキャッシュ・ヒット
を表示するステップ、を更に含む上記（５）に記載の方
法。 （７）前記選択されたキャッシュ・ディレクトリ・エン
トリに記憶されたアドレス・タグが前記与えられたアド
レスにおけるアドレス・タグ・フィールドに一致しなか
ったことに応答してキャッシュ・ミスを表示するステッ
プ、を更に含む上記（５）に記載の方法。 （８）前記選択されたキャッシュ・ディレクトリ・エン
トリに記憶されたアドレス・タグのパリティが前記与え
られたアドレスにおけるアドレス・タグ・フィールドの
パリティに一致しなかったことに応答してキャッシュ・
ミスを表示するステップ、を更に含む上記（５）に記載
の方法。 （９）前記計算されたインデックスを利用してキャッシ
ュ・ディレクトリ・エントリを選択するステップは、前
記計算されたインデックスを利用して前記キャッシュ・
ディレクトリ・エントリを含むコングルーエンス・クラ
スを選択するステップを含む、上記（１）に記載の方
法。 （１０）キャッシュ・ディレクトリ・アドレシング機構
にして、与えられたアドレスにおけるアドレス・タグ・
フィールドのパリティを計算するパリティ・ジェネレー
タと、インデックスを計算するキャッシュ・ディレクト
リと、を含み、前記インデックスは、前記インデックス
の１つのビットにおいて前記計算されたパリティを含
み、前記インデックスの残りのビットにおいて前記与え
られたアドレスにおけるインデックス・フィールドを含
み、前記キャッシュ・ディレクトリは前記計算されたイ
ンデックスを利用してキャッシュ・ディレクトリ・エン
トリを選択する、キャッシュ・ディレクトリ・アドレシ
ング機構。 （１１）前記計算されたパリティは前記インデックスに
おける最上位のビットとして利用される、上記（１０）
に記載の機構。 （１２）前記計算されたパリティは前記インデックスに
おける最下位のビットとして利用される、上記（１０）
に記載の機構。 （１３）前記選択されたキャッシュ・ディレクトリ・エ
ントリに記憶されたアドレス・タグのパリティを計算
し、前記選択されたキャッシュ・ディレクトリ・エント
リに記憶されたアドレス・タグのパリティを前記与えら
れたアドレスにおけるアドレス・タグ・フィールドのパ
リティに比較するパリティ・チェック・ロジックを更に
含む上記（１０）に記載の機構。 （１４）前記選択されたキャッシュ・ディレクトリ・エ
ントリに記憶されたアドレス・タグを前記与えられたア
ドレスにおけるアドレス・タグ・フィールドに比較する
コンパレータを更に含む上記（１３）に記載の機構。 （１５）前記選択されたキャッシュ・ディレクトリ・エ
ントリに記憶されたアドレス・タグが前記与えられたア
ドレスにおけるアドレス・タグ・フィールドに一致した
こと及び前記選択されたキャッシュ・ディレクトリ・エ
ントリに記憶されたアドレス・タグのパリティが前記与
えられたアドレスにおけるアドレス・タグ・フィールド
のパリティに一致したことに応答してキャッシュ・ヒッ
トを信号するキャッシュ・コントローラを更に含む上記
（１４）に記載の機構。 （１６）前記選択されたキャッシュ・ディレクトリ・エ
ントリに記憶されたアドレス・タグが前記与えられたア
ドレスにおけるアドレス・タグ・フィールドに一致しな
かったことに応答してキャッシュ・ミスを信号するキャ
ッシュ・コントローラを更に含む上記（１４）に記載の
機構。 （１７）前記選択されたキャッシュ・ディレクトリ・エ
ントリに記憶されたアドレス・タグのパリティが前記与
えられたアドレスにおけるアドレス・タグ・フィールド
のパリティに一致しなかったことに応答してキャッシュ
・ミスを信号するキャッシュ・コントローラを更に含む
上記（１４）に記載の機構。 （１８）前記キャッシュ・ディレクトリは前記計算され
たインデックスを利用して前記キャッシュ・ディレクト
リ・エントリを含むコングルーエンス・クラスを選択す
る、上記（１０）に記載の機構。 （１９）キャッシュ・ディレクトリをアドレスする方法
にして、与えられたアドレスにおけるアドレス・タグ・
フィールドのパリティを計算するステップと、前記計算
されたパリティ及び前記与えられたアドレスにおけるイ
ンデックス・フィールドを利用してキャッシュ・ディレ
クトリ・エントリを前記キャッシュ・ディレクトリに対
するインデックスとして選択するステップと、を含む方
法。 （２０）前記キャッシュ・ディレクトリ・エントリを前
記キャッシュ・ディレクトリに対するインデックスとし
て選択するステップは、前記計算されたパリティ及び前
記インデックス・フィールドの一部分を利用して前記キ
ャッシュ・ディレクトリ・エントリを含むコングルーエ
ンス・クラスを選択するステップを含む、上記（１９）
に記載の方法。 （２１）前記キャッシュ・ディレクトリ・エントリを前
記キャッシュ・ディレクトリに対するインデックスとし
て選択するステップは、前記インデックス・フィールド
の一部分を利用して前記キャッシュ・ディレクトリ・エ
ントリを含むコングルーエンス・クラスを選択するステ
ップと、前記計算されたパリティ及び前記インデックス
・フィールドの残りの部分を利用して前記選択されたコ
ングルーエンス・クラスにおけるコングルーエンス・ク
ラス・メンバを選択するステップと、を更に含む上記
（１９）に記載の方法。 （２２）前記選択されたキャッシュ・ディレクトリ・エ
ントリにおけるアドレス・タグを前記与えられたアドレ
スにおけるアドレス・タグ・フィールドに比較するステ
ップと、前記選択されたキャッシュ・ディレクトリ・エ
ントリにおけるアドレス・タグが前記与えられたアドレ
スにおけるアドレス・タグ・フィールドに一致したこと
に応答してキャッシュ・ヒットを信号するステップと、
前記選択されたキャッシュ・ディレクトリ・エントリに
おけるアドレス・タグが前記与えられたアドレスにおけ
るアドレス・タグ・フィールドに一致しなかったことに
応答してキャッシュ・ミスを信号するステップと、を更
に含む上記（１９）に記載の方法。 （２３）前記選択されたキャッシュ・ディレクトリ・エ
ントリにおけるアドレス・タグのパリティを計算するス
テップと、前記選択されたキャッシュ・ディレクトリ・
エントリにおけるアドレス・タグのパリティを前記与え
られたアドレスにおけるアドレス・タグ・フィールドの
パリティに比較するステップと、前記選択されたキャッ
シュ・ディレクトリ・エントリにおけるアドレス・タグ
のパリティが前記与えられたアドレスにおけるアドレス
・タグ・フィールドのパリティに一致したことに応答し
てキャッシュ・ヒットを信号するステップと、前記選択
されたキャッシュ・ディレクトリ・エントリにおけるア
ドレス・タグのパリティが前記与えられたアドレスにお
けるアドレス・タグ・フィールドのパリティに一致しな
かったことに応答してキャッシュ・ミスを信号するステ
ップと、を更に含む上記（１９）に記載の方法。 （２４）キャッシュ・ディレクトリの第１部分において
偶数パリティを有するすべてのアドレス・タグを記憶す
るステップと、キャッシュ・ディレクトリの前記第１部
分とは異なる第２部分において奇数パリティを有するす
べてのアドレス・タグを記憶するステップと、を更に含
む上記（１９）に記載の方法。
【図１】本発明の望ましい実施例に従って、マルチプロ
セッサ・データ処理システムを示す。
セッサ・データ処理システムを示す。
【図２】本発明の望ましい実施例に従って、キャッシュ
・ディレクトリ・アドレシング及びパリティ・チェック
方式のためのキャッシュ構成を示す図である。
・ディレクトリ・アドレシング及びパリティ・チェック
方式のためのキャッシュ構成を示す図である。
【図３】従来技術のキャッシュ・ディレクトリ・アドレ
シング及びパリティ・チェック方式を示す。
シング及びパリティ・チェック方式を示す。
２０２ キャッシュ・ディレクトリ ２０４ コンパレータ ２０６ パリティ・チェック・ロジック ２１０ パリティ・ジェネレータ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョン・スティーブン・ドットソン アメリカ合衆国78660、テキサス州フルゲ ールヴィッレ、ベル・ロック・サークル 1205 (72)発明者 ジェリー・ダン・ルイス アメリカ合衆国78681、テキサス州ラウン ド・ロック、アロウヘッド・サークル 3409
Claims (24)
- 【請求項１】キャッシュ・ディレクトリをアドレスする
方法にして、 与えられたアドレスにおけるアドレス・タグ・フィール
ドのパリティを計算するステップと、 インデックスを計算するステップと、 前記計算されたインデックスを利用してキャッシュ・デ
ィレクトリ・エントリを選択するステップと、 を含み、 前記インデックスは該インデックスの１つのビットにお
いて前記計算されたパリティを含み、前記インデックス
の残りのビットにおいて前記与えられたアドレスにおけ
るインデックス・フィールドを含む、方法。 - 【請求項２】前記インデックスを計算するステップは前
記計算されたパリティを前記インデックスにおける最上
位のビットとして利用するステップを更に含む、請求項
１に記載の方法。 - 【請求項３】前記インデックスを計算するステップは前
記計算されたパリティを前記インデックスにおける最下
位のビットとして利用するステップを更に含む、請求項
１に記載の方法。 - 【請求項４】前記選択されたキャッシュ・ディレクトリ
・エントリに記憶されたアドレス・タグのパリティを計
算するステップと、 前記選択されたキャッシュ・ディレクトリ・エントリに
記憶されたアドレス・タグのパリティを前記与えられた
アドレスにおけるアドレス・タグ・フィールドのパリテ
ィに比較するステップと、 を更に含む請求項１に記載の方法。 - 【請求項５】前記選択されたキャッシュ・ディレクトリ
・エントリに記憶されたアドレス・タグを前記与えられ
たアドレスにおけるアドレス・タグ・フィールドに比較
するステップ、 を更に含む請求項４に記載の方法。 - 【請求項６】前記選択されたキャッシュ・ディレクトリ
・エントリに記憶されたアドレス・タグが前記与えられ
たアドレスにおけるアドレス・タグ・フィールドに一致
したこと及び前記選択されたキャッシュ・ディレクトリ
・エントリに記憶されたアドレス・タグのパリティが前
記与えられたアドレスにおけるアドレス・タグ・フィー
ルドのパリティに一致したことに応答してキャッシュ・
ヒットを表示するステップ、 を更に含む請求項５に記載の方法。 - 【請求項７】前記選択されたキャッシュ・ディレクトリ
・エントリに記憶されたアドレス・タグが前記与えられ
たアドレスにおけるアドレス・タグ・フィールドに一致
しなかったことに応答してキャッシュ・ミスを表示する
ステップ、 を更に含む請求項５に記載の方法。 - 【請求項８】前記選択されたキャッシュ・ディレクトリ
・エントリに記憶されたアドレス・タグのパリティが前
記与えられたアドレスにおけるアドレス・タグ・フィー
ルドのパリティに一致しなかったことに応答してキャッ
シュ・ミスを表示するステップ、 を更に含む請求項５に記載の方法。 - 【請求項９】前記計算されたインデックスを利用してキ
ャッシュ・ディレクトリ・エントリを選択するステップ
は、前記計算されたインデックスを利用して前記キャッ
シュ・ディレクトリ・エントリを含むコングルーエンス
・クラスを選択するステップを含む、請求項１に記載の
方法。 - 【請求項１０】キャッシュ・ディレクトリ・アドレシン
グ機構にして、 与えられたアドレスにおけるアドレス・タグ・フィール
ドのパリティを計算するパリティ・ジェネレータと、 インデックスを計算するキャッシュ・ディレクトリと、 を含み、 前記インデックスは、前記インデックスの１つのビット
において前記計算されたパリティを含み、前記インデッ
クスの残りのビットにおいて前記与えられたアドレスに
おけるインデックス・フィールドを含み、 前記キャッシュ・ディレクトリは前記計算されたインデ
ックスを利用してキャッシュ・ディレクトリ・エントリ
を選択する、 キャッシュ・ディレクトリ・アドレシング機構。 - 【請求項１１】前記計算されたパリティは前記インデッ
クスにおける最上位のビットとして利用される、請求項
１０に記載の機構。 - 【請求項１２】前記計算されたパリティは前記インデッ
クスにおける最下位のビットとして利用される、請求項
１０に記載の機構。 - 【請求項１３】前記選択されたキャッシュ・ディレクト
リ・エントリに記憶されたアドレス・タグのパリティを
計算し、前記選択されたキャッシュ・ディレクトリ・エ
ントリに記憶されたアドレス・タグのパリティを前記与
えられたアドレスにおけるアドレス・タグ・フィールド
のパリティに比較するパリティ・チェック・ロジックを
更に含む請求項１０に記載の機構。 - 【請求項１４】前記選択されたキャッシュ・ディレクト
リ・エントリに記憶されたアドレス・タグを前記与えら
れたアドレスにおけるアドレス・タグ・フィールドに比
較するコンパレータを更に含む請求項１３に記載の機
構。 - 【請求項１５】前記選択されたキャッシュ・ディレクト
リ・エントリに記憶されたアドレス・タグが前記与えら
れたアドレスにおけるアドレス・タグ・フィールドに一
致したこと及び前記選択されたキャッシュ・ディレクト
リ・エントリに記憶されたアドレス・タグのパリティが
前記与えられたアドレスにおけるアドレス・タグ・フィ
ールドのパリティに一致したことに応答してキャッシュ
・ヒットを信号するキャッシュ・コントローラを更に含
む請求項１４に記載の機構。 - 【請求項１６】前記選択されたキャッシュ・ディレクト
リ・エントリに記憶されたアドレス・タグが前記与えら
れたアドレスにおけるアドレス・タグ・フィールドに一
致しなかったことに応答してキャッシュ・ミスを信号す
るキャッシュ・コントローラを更に含む請求項１４に記
載の機構。 - 【請求項１７】前記選択されたキャッシュ・ディレクト
リ・エントリに記憶されたアドレス・タグのパリティが
前記与えられたアドレスにおけるアドレス・タグ・フィ
ールドのパリティに一致しなかったことに応答してキャ
ッシュ・ミスを信号するキャッシュ・コントローラを更
に含む請求項１４に記載の機構。 - 【請求項１８】前記キャッシュ・ディレクトリは前記計
算されたインデックスを利用して前記キャッシュ・ディ
レクトリ・エントリを含むコングルーエンス・クラスを
選択する、請求項１０に記載の機構。 - 【請求項１９】キャッシュ・ディレクトリをアドレスす
る方法にして、 与えられたアドレスにおけるアドレス・タグ・フィール
ドのパリティを計算するステップと、 前記計算されたパリティ及び前記与えられたアドレスに
おけるインデックス・フィールドを利用してキャッシュ
・ディレクトリ・エントリを前記キャッシュ・ディレク
トリに対するインデックスとして選択するステップと、 を含む方法。 - 【請求項２０】前記キャッシュ・ディレクトリ・エント
リを前記キャッシュ・ディレクトリに対するインデック
スとして選択するステップは、前記計算されたパリティ
及び前記インデックス・フィールドの一部分を利用して
前記キャッシュ・ディレクトリ・エントリを含むコング
ルーエンス・クラスを選択するステップを含む、請求項
１９に記載の方法。 - 【請求項２１】前記キャッシュ・ディレクトリ・エント
リを前記キャッシュ・ディレクトリに対するインデック
スとして選択するステップは、 前記インデックス・フィールドの一部分を利用して前記
キャッシュ・ディレクトリ・エントリを含むコングルー
エンス・クラスを選択するステップと、 前記計算されたパリティ及び前記インデックス・フィー
ルドの残りの部分を利用して前記選択されたコングルー
エンス・クラスにおけるコングルーエンス・クラス・メ
ンバを選択するステップと、 を更に含む請求項１９に記載の方法。 - 【請求項２２】前記選択されたキャッシュ・ディレクト
リ・エントリにおけるアドレス・タグを前記与えられた
アドレスにおけるアドレス・タグ・フィールドに比較す
るステップと、 前記選択されたキャッシュ・ディレクトリ・エントリに
おけるアドレス・タグが前記与えられたアドレスにおけ
るアドレス・タグ・フィールドに一致したことに応答し
てキャッシュ・ヒットを信号するステップと、 前記選択されたキャッシュ・ディレクトリ・エントリに
おけるアドレス・タグが前記与えられたアドレスにおけ
るアドレス・タグ・フィールドに一致しなかったことに
応答してキャッシュ・ミスを信号するステップと、 を更に含む請求項１９に記載の方法。 - 【請求項２３】前記選択されたキャッシュ・ディレクト
リ・エントリにおけるアドレス・タグのパリティを計算
するステップと、 前記選択されたキャッシュ・ディレクトリ・エントリに
おけるアドレス・タグのパリティを前記与えられたアド
レスにおけるアドレス・タグ・フィールドのパリティに
比較するステップと、 前記選択されたキャッシュ・ディレクトリ・エントリに
おけるアドレス・タグのパリティが前記与えられたアド
レスにおけるアドレス・タグ・フィールドのパリティに
一致したことに応答してキャッシュ・ヒットを信号する
ステップと、 前記選択されたキャッシュ・ディレクトリ・エントリに
おけるアドレス・タグのパリティが前記与えられたアド
レスにおけるアドレス・タグ・フィールドのパリティに
一致しなかったことに応答してキャッシュ・ミスを信号
するステップと、を更に含む請求項１９に記載の方法。 - 【請求項２４】キャッシュ・ディレクトリの第１部分に
おいて偶数パリティを有するすべてのアドレス・タグを
記憶するステップと、 キャッシュ・ディレクトリの前記第１部分とは異なる第
２部分において奇数パリティを有するすべてのアドレス
・タグを記憶するステップと、 を更に含む請求項１９に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/046,009 US6212616B1 (en) | 1998-03-23 | 1998-03-23 | Even/odd cache directory mechanism |
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| Publication Number | Publication Date |
|---|---|
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|---|---|---|---|
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