JPH0497429A - 分岐ヒストリテーブルの障害処理方式 - Google Patents
分岐ヒストリテーブルの障害処理方式Info
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- JPH0497429A JPH0497429A JP2216251A JP21625190A JPH0497429A JP H0497429 A JPH0497429 A JP H0497429A JP 2216251 A JP2216251 A JP 2216251A JP 21625190 A JP21625190 A JP 21625190A JP H0497429 A JPH0497429 A JP H0497429A
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- 230000010365 information processing Effects 0.000 claims description 3
- 238000001514 detection method Methods 0.000 claims description 2
- 238000003672 processing method Methods 0.000 claims 1
- 101150003751 WDR4 gene Proteins 0.000 abstract 1
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 239000002023 wood Substances 0.000 description 5
- 101100301218 Arabidopsis thaliana RDR5 gene Proteins 0.000 description 4
- 101000814246 Homo sapiens tRNA (guanine-N(7)-)-methyltransferase non-catalytic subunit WDR4 Proteins 0.000 description 3
- 102100039415 tRNA (guanine-N(7)-)-methyltransferase non-catalytic subunit WDR4 Human genes 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 101000579646 Penaeus vannamei Penaeidin-1 Proteins 0.000 description 1
Landscapes
- Advance Control (AREA)
- Hardware Redundancy (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置の分岐ヒストリテーブルの障害処
理方式に関する。
理方式に関する。
従来、この種の分岐ヒストリテーブルの障害処理方式は
、分岐ヒストリテーブルを構成しているメモリの出力で
エラーが検出されると、分岐ヒストリテーブルエントリ
を切離すことにより動作を継続できるように構成してい
た。
、分岐ヒストリテーブルを構成しているメモリの出力で
エラーが検出されると、分岐ヒストリテーブルエントリ
を切離すことにより動作を継続できるように構成してい
た。
上述した従来の分岐ヒストリテーブルの障害処理方式で
は、分岐ヒストリテーブルを構成しているメモリの出力
でエラーが検出されると、分岐ヒストリテーブルエント
リを切離すことにより動作を継続できるように構成して
いるので、本来、故障ではないがα線等によるソフトエ
ラーが発生した際も、障害エントリとして切離してしま
うという欠点があり、また、障害発生時には分岐先が予
測できないという欠点がある。
は、分岐ヒストリテーブルを構成しているメモリの出力
でエラーが検出されると、分岐ヒストリテーブルエント
リを切離すことにより動作を継続できるように構成して
いるので、本来、故障ではないがα線等によるソフトエ
ラーが発生した際も、障害エントリとして切離してしま
うという欠点があり、また、障害発生時には分岐先が予
測できないという欠点がある。
本発明の分岐ヒストリテーブルの障害処理方式は、分岐
命令のアドレスと分岐先アドレスとを対にして記憶する
分岐ヒストリテーブルを備え、命令の先取りを行なう情
報処理装置の分岐ヒストリテーブルの障害処理方式にお
いて、前記分岐ヒストリテーブルの障害を検出する障害
検出手段と、前記分岐ヒストリテーブルの障害発生エン
トリに登録されている分岐命令アドレスを保持する分岐
命令アドレス保持手段と、前記分岐命令アドレス保持手
段で保持された分岐命令アドレスにより記憶部から命令
を取出す命令取出手段と、前記命令取出手段で取出され
た命令から分岐先アドレスを生成する分岐先アドレス生
成手段と、前記分岐命令アドレス保持手段で保持された
分岐命令アドレスと前記分岐アドレス手段で生成された
分岐先アドレスとを対にして前記分岐ヒストリテーブル
の前記障害発生エン) IJに再登録するアドレス再登
録手段か、または、前記分岐先アドレス生成手段で生成
された分岐先アドレスを用いて分岐先命令を前記記憶部
から取出す分岐命令取出手段とを有している。
命令のアドレスと分岐先アドレスとを対にして記憶する
分岐ヒストリテーブルを備え、命令の先取りを行なう情
報処理装置の分岐ヒストリテーブルの障害処理方式にお
いて、前記分岐ヒストリテーブルの障害を検出する障害
検出手段と、前記分岐ヒストリテーブルの障害発生エン
トリに登録されている分岐命令アドレスを保持する分岐
命令アドレス保持手段と、前記分岐命令アドレス保持手
段で保持された分岐命令アドレスにより記憶部から命令
を取出す命令取出手段と、前記命令取出手段で取出され
た命令から分岐先アドレスを生成する分岐先アドレス生
成手段と、前記分岐命令アドレス保持手段で保持された
分岐命令アドレスと前記分岐アドレス手段で生成された
分岐先アドレスとを対にして前記分岐ヒストリテーブル
の前記障害発生エン) IJに再登録するアドレス再登
録手段か、または、前記分岐先アドレス生成手段で生成
された分岐先アドレスを用いて分岐先命令を前記記憶部
から取出す分岐命令取出手段とを有している。
次に、本発明について図面を参照して説明する。
第1図は本発明の第1の実施例を示すブロック図、第2
図は木筆1の実施例内の分岐ヒス) IJテーブルのエ
ントリのフォーマットを示す図、第3図は木筆1の実施
例内の制御回路の制御動作手順を示す流れ図である。
図は木筆1の実施例内の分岐ヒス) IJテーブルのエ
ントリのフォーマットを示す図、第3図は木筆1の実施
例内の制御回路の制御動作手順を示す流れ図である。
第1図において、木筆1の実施例は分岐命令のアドレス
と分岐先アドレスとを対にして記憶する分岐ヒストリテ
ーブル(以下BHTと記す)1と、アドレスレジスタバ
ッファ(以下ARBと記す)3.からの命令アドレスか
または命令先取りの障害時の命令アドレスかを選択して
保持するアドレスレジスタ(以下ARと記す)2と、A
R2からの命令アドレスがBHTlの障害発生時に保持
されるARB3と、AR2からの命令アドレスとBHT
Iに記憶されている命令アドレスとを比較する比較器6
と、BHTlから読出されたデータのパ、リティをチエ
ツクしてBHTIの障害を検出するパリティチエッカ−
(以下PCと記す)7と、BHTIから読出された分岐
先アドレスを保持するり一ドデータレジスタ(以下RD
Rと記す)5.!:、ARB3からの命令アドレスかま
たはRDR5からの分岐先アドレスかを選択するセレク
タ8と、命令を記憶する記憶装置30と、記憶装置30
から読出された分岐命令から分岐先アドレスを生成する
アドレス生成回路4oと、外部からの分岐先アドレスか
またはアドレス生成回路40からの分岐先アドレスを選
択して保持するライトデータレジスタ(以下WDRと記
す)4と、木筆1の実施例内を制御する制御回路20と
を有して構成している。
と分岐先アドレスとを対にして記憶する分岐ヒストリテ
ーブル(以下BHTと記す)1と、アドレスレジスタバ
ッファ(以下ARBと記す)3.からの命令アドレスか
または命令先取りの障害時の命令アドレスかを選択して
保持するアドレスレジスタ(以下ARと記す)2と、A
R2からの命令アドレスがBHTlの障害発生時に保持
されるARB3と、AR2からの命令アドレスとBHT
Iに記憶されている命令アドレスとを比較する比較器6
と、BHTlから読出されたデータのパ、リティをチエ
ツクしてBHTIの障害を検出するパリティチエッカ−
(以下PCと記す)7と、BHTIから読出された分岐
先アドレスを保持するり一ドデータレジスタ(以下RD
Rと記す)5.!:、ARB3からの命令アドレスかま
たはRDR5からの分岐先アドレスかを選択するセレク
タ8と、命令を記憶する記憶装置30と、記憶装置30
から読出された分岐命令から分岐先アドレスを生成する
アドレス生成回路4oと、外部からの分岐先アドレスか
またはアドレス生成回路40からの分岐先アドレスを選
択して保持するライトデータレジスタ(以下WDRと記
す)4と、木筆1の実施例内を制御する制御回路20と
を有して構成している。
次に、木筆1の実施例の動作について第1図。
第2図および第3図を用いて説明する。
最初に、通常処理について説明する。
命令の先取りにおいて命令アドレスがAR2にセットさ
れ、BHTIをアドレスする。BHTlの各エントリは
第2図に示すように構成され、比較器6により命令アド
レスの一致が検出され、かつそのエントリの有効ピッ)
(V)が1111+の場合、制御回路20へB)(T
ヒツトが報告される(Slot)と同時にRDR5には
分岐先アドレスがセットされる(S102)。制御回路
20はセレクタ8によりRDR5の出力を選択し、記憶
装置30から分岐先命令を取出して命令バッファ(図示
せず)にセットする(SIO3)。
れ、BHTIをアドレスする。BHTlの各エントリは
第2図に示すように構成され、比較器6により命令アド
レスの一致が検出され、かつそのエントリの有効ピッ)
(V)が1111+の場合、制御回路20へB)(T
ヒツトが報告される(Slot)と同時にRDR5には
分岐先アドレスがセットされる(S102)。制御回路
20はセレクタ8によりRDR5の出力を選択し、記憶
装置30から分岐先命令を取出して命令バッファ(図示
せず)にセットする(SIO3)。
次に障害処理動作について説明する。
BHTIの出力のエラーを検出するPC7から制御回路
20にエラーが報告される(S 101a)と、障害処
理が始まる。
20にエラーが報告される(S 101a)と、障害処
理が始まる。
まず、AR2の命令アドレスがARB3にセットされる
。これは障害発生エントリに登録されている命令アドレ
スである。制御回路20はセレクタ8によりARB3の
出力を選択しく5104)、記憶装置30に命令取出し
要求をする。
。これは障害発生エントリに登録されている命令アドレ
スである。制御回路20はセレクタ8によりARB3の
出力を選択しく5104)、記憶装置30に命令取出し
要求をする。
記憶装置30は取出した命令を通常の命令バッファでは
なくアドレス生成回路40に送出する(8105)。ア
ドレス生成回路40は取出された命令(これは分岐命令
である)から分岐先アドレスを生成する。このタイミン
グで制御回路20はAR2及びWDR4のそれぞれの入
力セレクタを切換え、それぞれARB3.アドレス生成
回路40で生成された命令アドレス、分岐先アドレスを
選択し、AR2,WDR4にセットする(8106)。
なくアドレス生成回路40に送出する(8105)。ア
ドレス生成回路40は取出された命令(これは分岐命令
である)から分岐先アドレスを生成する。このタイミン
グで制御回路20はAR2及びWDR4のそれぞれの入
力セレクタを切換え、それぞれARB3.アドレス生成
回路40で生成された命令アドレス、分岐先アドレスを
選択し、AR2,WDR4にセットする(8106)。
次に、AR2でアドレスされるBHTIのエントリに対
してAR2及びWDR4のそれぞれの出力を書込むこと
によりBHT 1のエラーか発生したエントリの内容が
復旧される。
してAR2及びWDR4のそれぞれの出力を書込むこと
によりBHT 1のエラーか発生したエントリの内容が
復旧される。
次に本発明の第2の実施例について説明する。
第4図は本発明の第2の実施例を示すブロック図、第5
図は末弟2の実施例内の制御回路の動作手順を示す流れ
図である。
図は末弟2の実施例内の制御回路の動作手順を示す流れ
図である。
第4図において、末弟2の実施例は第1図に示す第1の
実施例と同じ構成要件には同じ番号が付してあり、異な
る点は分岐先アドレスを保持するWDR4aと、BHT
lからの分岐先アドレスかまたはアドレス生成回路40
て生成された分岐先アドレスかどちらかを選択して保持
するRDR5aと、末弟2の実施例全体を制御する制御
回路20aとを有している。
実施例と同じ構成要件には同じ番号が付してあり、異な
る点は分岐先アドレスを保持するWDR4aと、BHT
lからの分岐先アドレスかまたはアドレス生成回路40
て生成された分岐先アドレスかどちらかを選択して保持
するRDR5aと、末弟2の実施例全体を制御する制御
回路20aとを有している。
次に、末弟2の実施例の動作について第2図。
第4図、第5図を用いて説明する。
最初に、通常処理について説明する。
命令の先取りにおいて命令アドレスがAR2にセットさ
れ、BHTlをアドレスする。BHTIの各エントリは
第2図に示すように構成され、比較器6により命令アド
レスの一致が検出され、かつそのエントリの有効ピッl
−(V)が6“1”の場合、制御回路20aにBHTヒ
ツトが報告される(S 111)と同時にRDR5には
分岐先アドレスがセットされる。制御回路20aはセレ
クタ8によりRDR5aの出力を選択し、記憶装置30
から分岐先命令を取出し命令バッファ(図示せず)にセ
ットする(S 113)。
れ、BHTlをアドレスする。BHTIの各エントリは
第2図に示すように構成され、比較器6により命令アド
レスの一致が検出され、かつそのエントリの有効ピッl
−(V)が6“1”の場合、制御回路20aにBHTヒ
ツトが報告される(S 111)と同時にRDR5には
分岐先アドレスがセットされる。制御回路20aはセレ
クタ8によりRDR5aの出力を選択し、記憶装置30
から分岐先命令を取出し命令バッファ(図示せず)にセ
ットする(S 113)。
次に、障害処理動作について説明する。
BHTIの出力のエラーを検出するPC7より制御回路
20aにエラーが報告される(Silla)と、障害処
理が始まる。
20aにエラーが報告される(Silla)と、障害処
理が始まる。
ます、AR2の命令アドレスがA RB 3 ニセット
される。これは障害発生エントリに登録されている命令
アドレスである。制御回路20aはセレクタ8によりA
RB3の出方を選択しく5114)、記憶装置3oに命
令取出しを要求する。
される。これは障害発生エントリに登録されている命令
アドレスである。制御回路20aはセレクタ8によりA
RB3の出方を選択しく5114)、記憶装置3oに命
令取出しを要求する。
記憶装置30は取出し命令を通常の命令バッファではな
くアドレス生成回路4oに送出する(8115)。アド
レス生成回路40は取出された命令(これは分岐命令で
ある)から分岐先アドレスを生成する。このタイミング
で制御回路20aはAR2の入力セレクタを切換えAR
B3の内容をAR2にセットする。このとき、アドレス
生成回路40て生成された分岐先アドレスは制御回路2
0aの指示により選択されRDR5aにセットされる。
くアドレス生成回路4oに送出する(8115)。アド
レス生成回路40は取出された命令(これは分岐命令で
ある)から分岐先アドレスを生成する。このタイミング
で制御回路20aはAR2の入力セレクタを切換えAR
B3の内容をAR2にセットする。このとき、アドレス
生成回路40て生成された分岐先アドレスは制御回路2
0aの指示により選択されRDR5aにセットされる。
次のタイミングでAR2でアドレスされたBHTIのエ
ントリを無効化する(有効ビット(V)をリセットする
。この際、通常のエントリ登録と同様にWDR4aの内
容が書込まれる。)とともに、セレクタ8によりRDR
5aの出力を選択して記憶装置30から分岐先命令の取
出しを行う。
ントリを無効化する(有効ビット(V)をリセットする
。この際、通常のエントリ登録と同様にWDR4aの内
容が書込まれる。)とともに、セレクタ8によりRDR
5aの出力を選択して記憶装置30から分岐先命令の取
出しを行う。
以上説明したように本発明は、障害が発生した場合、命
令アドレスから命令を取出して分岐先アドレスを分岐ヒ
ストリテーブルに再登録することにより、障害のエント
リを切離すことなく処理を継続できるという効果があり
、また、命令アドレスから命令を取出して分岐先アドレ
スを生成し分岐先命令を取出すことにより、障害があっ
た場合でも分岐先を予測できるという効果がある。
令アドレスから命令を取出して分岐先アドレスを分岐ヒ
ストリテーブルに再登録することにより、障害のエント
リを切離すことなく処理を継続できるという効果があり
、また、命令アドレスから命令を取出して分岐先アドレ
スを生成し分岐先命令を取出すことにより、障害があっ
た場合でも分岐先を予測できるという効果がある。
制御回路、30・・・記憶装置、40・・・アドレス生
成回路。
成回路。
Claims (1)
- 【特許請求の範囲】 1、分岐命令のアドレスと分岐先アドレスとを対にして
記憶する分岐ヒストリテーブルを備え、命令の先取りを
行なう情報処理装置の分岐ヒストリテーブルの障害処理
方式において、前記分岐ヒストリテーブルの障害を検出
する障害検出手段と、前記分岐ヒストリテーブルの障害
発生エントリに登録されている分岐命令アドレスを保持
する分岐命令アドレス保持手段と、前記分岐命令アドレ
ス保持手段で保持された分岐命令アドレスにより記憶部
から命令を取出す命令取出手段と、前記命令取出手段で
取出された命令から分岐先アドレスを生成する分岐先ア
ドレス生成手段と、前記分岐命令アドレス保持手段で保
持された分岐命令アドレスと前記分岐アドレス手段で生
成された分岐先アドレスとを対にして前記分岐ヒストリ
テーブルの前記障害発生エントリに再登録するアドレス
再登録手段とを有することを特徴とする分岐ヒストリテ
ーブルの障害処理方式。 2、前記分岐先アドレス生成手段で生成された分岐先ア
ドレスを用いて分岐先命令を前記記憶部から取出す分岐
命令取出手段とを有することを特徴とする請求項1記載
の分岐ヒストリテーブルの障害処理方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2216251A JPH0497429A (ja) | 1990-08-16 | 1990-08-16 | 分岐ヒストリテーブルの障害処理方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2216251A JPH0497429A (ja) | 1990-08-16 | 1990-08-16 | 分岐ヒストリテーブルの障害処理方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0497429A true JPH0497429A (ja) | 1992-03-30 |
Family
ID=16685638
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2216251A Pending JPH0497429A (ja) | 1990-08-16 | 1990-08-16 | 分岐ヒストリテーブルの障害処理方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0497429A (ja) |
-
1990
- 1990-08-16 JP JP2216251A patent/JPH0497429A/ja active Pending
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