JP3522135B2 - 複数のウェイを持つブランチヒストリを備える情報処理装置 - Google Patents
複数のウェイを持つブランチヒストリを備える情報処理装置Info
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3802—Instruction prefetching
- G06F9/3804—Instruction prefetching for branches, e.g. hedging, branch folding
- G06F9/3806—Instruction prefetching for branches, e.g. hedging, branch folding using address prediction, e.g. return stack, branch history buffer
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Description
【０００１】
【発明の属する技術分野】本発明は情報処理装置に係
り、更に詳しくは過去に実行された分岐命令自身の命令
アドレスと、分岐先の命令アドレスとが登録されるブラ
ンチヒストリが複数のウェイを持つ場合に、データ処理
の対象となるエントリが存在するウェイを自動的に指定
することを可能として処理を高速化することができる、
複数のウェイを持つブランチヒストリを備える情報処理
装置に関する。
り、更に詳しくは過去に実行された分岐命令自身の命令
アドレスと、分岐先の命令アドレスとが登録されるブラ
ンチヒストリが複数のウェイを持つ場合に、データ処理
の対象となるエントリが存在するウェイを自動的に指定
することを可能として処理を高速化することができる、
複数のウェイを持つブランチヒストリを備える情報処理
装置に関する。
【０００２】
【従来の技術】情報処理装置の処理効率向上のための１
つの方式として、アウトオブオーダ処理方式がある。ア
ウトオブオーダ処理方式を採用した情報処理装置におい
ては、１つの命令実行の完了を待たずに後続の命令列が
順次複数のパイプラインに投入され、命令の並列実行を
行わせることにより、性能の向上が図られている。
つの方式として、アウトオブオーダ処理方式がある。ア
ウトオブオーダ処理方式を採用した情報処理装置におい
ては、１つの命令実行の完了を待たずに後続の命令列が
順次複数のパイプラインに投入され、命令の並列実行を
行わせることにより、性能の向上が図られている。
【０００３】しかしながら、このアウトオブオーダ処理
方式を採用した情報処理装置においても、先行する命令
の実行結果が後続の命令の実行に影響を与える場合に
は、先行する命令の実行が完了しなければ後続の命令を
実行開始することができない。先行する命令の処理が遅
ければ後続の命令を実行することはできず、先行命令の
完了を待ち続けることになり、パイプラインに乱れが生
じ、性能の低下が引き起こされる。
方式を採用した情報処理装置においても、先行する命令
の実行結果が後続の命令の実行に影響を与える場合に
は、先行する命令の実行が完了しなければ後続の命令を
実行開始することができない。先行する命令の処理が遅
ければ後続の命令を実行することはできず、先行命令の
完了を待ち続けることになり、パイプラインに乱れが生
じ、性能の低下が引き起こされる。
【０００４】このような命令の代表例として分岐命令が
ある。分岐命令においては、その実行が完了するまで分
岐が成立するか否かが分からず、また分岐が成立する場
合にも分岐先のターゲットアドレスが分からないため、
先行する命令が分岐命令の場合には、後続の命令は待ち
状態となり、パイプラインに乱れが生ずる。このためブ
ランチヒストリを使用することによって、分岐命令に対
する処理の高速化が図られる。
ある。分岐命令においては、その実行が完了するまで分
岐が成立するか否かが分からず、また分岐が成立する場
合にも分岐先のターゲットアドレスが分からないため、
先行する命令が分岐命令の場合には、後続の命令は待ち
状態となり、パイプラインに乱れが生ずる。このためブ
ランチヒストリを使用することによって、分岐命令に対
する処理の高速化が図られる。
【０００５】ブランチヒストリは、すでに実行が終了し
た分岐命令において分岐が成立した場合に、その分岐命
令自身の命令アドレスと分岐先の命令の命令アドレス、
すなわちターゲットアドレスとを組にして登録しておく
ものである。そして主記憶装置等からフェッチされた命
令が分岐命令である場合にブランチヒストリの内容が検
索され、その命令のアドレスがすでに登録されている時
には、登録されているターゲットアドレスを予測分岐先
アドレスとして、実際に分岐が成立するか否かの判定に
先立って、その分岐命令の処理が開始される。
た分岐命令において分岐が成立した場合に、その分岐命
令自身の命令アドレスと分岐先の命令の命令アドレス、
すなわちターゲットアドレスとを組にして登録しておく
ものである。そして主記憶装置等からフェッチされた命
令が分岐命令である場合にブランチヒストリの内容が検
索され、その命令のアドレスがすでに登録されている時
には、登録されているターゲットアドレスを予測分岐先
アドレスとして、実際に分岐が成立するか否かの判定に
先立って、その分岐命令の処理が開始される。
【０００６】ブランチヒストリに登録されていない分岐
命令で分岐が成立したものについては、新たにブランチ
ヒストリにその命令の命令アドレスと分岐先アドレスと
を登録する必要がある。また何らかの原因で分岐先命令
アドレス、すなわちターゲットアドレスが変更されてい
る場合には、ブランチヒストリ検索結果としての予測分
岐先アドレスは無効となり、場合によってはその登録さ
れているターゲットアドレスを更新したり、分岐命令の
命令アドレスと分岐先の命令アドレスとが組として登録
されているエントリの削除を行う必要がある。更に分岐
成立の予測が外れた時、あるいは分岐先としてのターゲ
ットアドレスが誤っていた時には、それらを示す情報を
エントリ別に保有しておくことも必要である。
命令で分岐が成立したものについては、新たにブランチ
ヒストリにその命令の命令アドレスと分岐先アドレスと
を登録する必要がある。また何らかの原因で分岐先命令
アドレス、すなわちターゲットアドレスが変更されてい
る場合には、ブランチヒストリ検索結果としての予測分
岐先アドレスは無効となり、場合によってはその登録さ
れているターゲットアドレスを更新したり、分岐命令の
命令アドレスと分岐先の命令アドレスとが組として登録
されているエントリの削除を行う必要がある。更に分岐
成立の予測が外れた時、あるいは分岐先としてのターゲ
ットアドレスが誤っていた時には、それらを示す情報を
エントリ別に保有しておくことも必要である。
【０００７】
【発明が解決しようとする課題】従来においてブランチ
ヒストリが複数個のウェイを持つ場合には、新たに分岐
命令自身の命令アドレスとターゲットアドレスとを登録
すべきエントリがどのウェイに存在するか、また更新す
べきエントリや削除すべきエントリがどのウェイに存在
するかについては、その情報を別のメモリに記憶してお
くか、あるいはエントリの新規登録、更新、または削除
が必要となるたびに、ブランチヒストリの直接検索を行
う必要があった。
ヒストリが複数個のウェイを持つ場合には、新たに分岐
命令自身の命令アドレスとターゲットアドレスとを登録
すべきエントリがどのウェイに存在するか、また更新す
べきエントリや削除すべきエントリがどのウェイに存在
するかについては、その情報を別のメモリに記憶してお
くか、あるいはエントリの新規登録、更新、または削除
が必要となるたびに、ブランチヒストリの直接検索を行
う必要があった。
【０００８】別にメモリを用意する場合には、情報処理
装置全体としての回路面積が大きくなり、またウェイを
指定する情報を引き出すための待ち時間が生ずるという
問題点があった。
装置全体としての回路面積が大きくなり、またウェイを
指定する情報を引き出すための待ち時間が生ずるという
問題点があった。
【０００９】またブランチヒストリを直接検索する場合
には、その検索の間、主記憶装置等からフェッチされた
分岐命令に対する予測分岐先アドレス、すなわちターゲ
ットアドレスの検索処理を実行することができないた
め、全体の処理が一時的に停止し、著しい性能の低下が
引き起こされ、ブランチヒストリを有効に活用すること
ができないという問題点があった。
には、その検索の間、主記憶装置等からフェッチされた
分岐命令に対する予測分岐先アドレス、すなわちターゲ
ットアドレスの検索処理を実行することができないた
め、全体の処理が一時的に停止し、著しい性能の低下が
引き起こされ、ブランチヒストリを有効に活用すること
ができないという問題点があった。
【００１０】本発明は、複数のウェイを持つブランチヒ
ストリにおいて新規登録が行われるべきエントリ、デー
タ更新や削除が行われるべきエントリが存在するウェイ
を、別のメモリを用意することなく、かつブランチヒス
トリの直接検索を行う必要もなく、自動的に指定可能と
して、ブランチヒストリの有効活用を図ることを目的と
する。
ストリにおいて新規登録が行われるべきエントリ、デー
タ更新や削除が行われるべきエントリが存在するウェイ
を、別のメモリを用意することなく、かつブランチヒス
トリの直接検索を行う必要もなく、自動的に指定可能と
して、ブランチヒストリの有効活用を図ることを目的と
する。
【００１１】
【課題を解決するための手段】図１は本発明における情
報処理装置の原理構成ブロック図である。同図は、複数
のウェイを持つブランチヒストリを有する情報処理装置
の原理構成を示す。
報処理装置の原理構成ブロック図である。同図は、複数
のウェイを持つブランチヒストリを有する情報処理装置
の原理構成を示す。
【００１２】図１において、情報処理装置１は複数のウ
ェイを持つブランチヒストリ２を備えている。命令フェ
ッチ手段３は、例えば命令フェッチ部であり、記憶装置
からフェッチされた命令が分岐命令であり、かつその分
岐命令に対応してブランチヒストリに対するデータ処理
が必要となる場合に備えて、そのデータ処理対象となる
べきエントリが存在するウェイを指定するウェイ指定情
報を、フェッチされた命令のアドレスに添付して、情報
処理装置１の内部で命令を実行する命令実行部４に与え
るものである。
ェイを持つブランチヒストリ２を備えている。命令フェ
ッチ手段３は、例えば命令フェッチ部であり、記憶装置
からフェッチされた命令が分岐命令であり、かつその分
岐命令に対応してブランチヒストリに対するデータ処理
が必要となる場合に備えて、そのデータ処理対象となる
べきエントリが存在するウェイを指定するウェイ指定情
報を、フェッチされた命令のアドレスに添付して、情報
処理装置１の内部で命令を実行する命令実行部４に与え
るものである。
【００１３】本発明の実施の形態においては、ブランチ
ヒストリ２に対するデータ処理が分岐命令の実行によっ
て分岐成立が判明した時、その分岐命令自身の命令アド
レスと分岐先の命令アドレスとを組にしてブランチヒス
トリに登録する新規登録であり、前記ウェイ指定情報が
その新規登録の対象となるべきエントリが存在するウェ
イを指定するようにすることもできる。
ヒストリ２に対するデータ処理が分岐命令の実行によっ
て分岐成立が判明した時、その分岐命令自身の命令アド
レスと分岐先の命令アドレスとを組にしてブランチヒス
トリに登録する新規登録であり、前記ウェイ指定情報が
その新規登録の対象となるべきエントリが存在するウェ
イを指定するようにすることもできる。
【００１４】またこの時、ウェイ指定情報が新たにエン
トリが作成されるべきウェイを示すフラグ、例えばリプ
レースフラグであるようにすることもでき、またブラン
チヒストリ２に対して、このフラグを更新するフラグ更
新手段を備え、ブランチヒストリ２上に新しいエントリ
が作成された時、そのフラグ更新手段が新しく作成され
たエントリが存在しないウェイを指定するようにフラグ
を更新して、前述の命令アドレスに添付されるべきウェ
イ指定情報として、命令フェッチ手段３に与えることも
できる。
トリが作成されるべきウェイを示すフラグ、例えばリプ
レースフラグであるようにすることもでき、またブラン
チヒストリ２に対して、このフラグを更新するフラグ更
新手段を備え、ブランチヒストリ２上に新しいエントリ
が作成された時、そのフラグ更新手段が新しく作成され
たエントリが存在しないウェイを指定するようにフラグ
を更新して、前述の命令アドレスに添付されるべきウェ
イ指定情報として、命令フェッチ手段３に与えることも
できる。
【００１５】更に命令フェッチ手段３が、ブランチヒス
トリ２にフェッチされた命令のアドレスがすでに登録さ
れているエントリが存在するか否かの検索が完了する前
に、前述の新規登録の対象とすべきエントリが存在する
ウェイを指定するウェイ指定情報を命令のアドレスに添
付することもできる。
トリ２にフェッチされた命令のアドレスがすでに登録さ
れているエントリが存在するか否かの検索が完了する前
に、前述の新規登録の対象とすべきエントリが存在する
ウェイを指定するウェイ指定情報を命令のアドレスに添
付することもできる。
【００１６】次に本発明の実施の形態においては、前述
のブランチヒストリに対するデータ処理がすでにブラン
チヒストリ２に登録されているデータの更新であり、ウ
ェイ指定情報がデータ更新の対象となるべきエントリが
存在するウェイを指定するものであるようにすることも
できる。
のブランチヒストリに対するデータ処理がすでにブラン
チヒストリ２に登録されているデータの更新であり、ウ
ェイ指定情報がデータ更新の対象となるべきエントリが
存在するウェイを指定するものであるようにすることも
できる。
【００１７】この場合、ウェイ指定情報がデータ更新の
対象となるエントリが存在するウェイを指定するフラ
グ、例えばヒットウェイフラグであるようにすること
も、また命令フェッチ手段３が、ブランチヒストリ２上
にフェッチされた命令のアドレスが登録されているエン
トリが検出された時に、その検出されたエントリが存在
するウェイを指定するフラグを命令アドレスに添付する
こともできる。
対象となるエントリが存在するウェイを指定するフラ
グ、例えばヒットウェイフラグであるようにすること
も、また命令フェッチ手段３が、ブランチヒストリ２上
にフェッチされた命令のアドレスが登録されているエン
トリが検出された時に、その検出されたエントリが存在
するウェイを指定するフラグを命令アドレスに添付する
こともできる。
【００１８】更に本発明の実施の形態においては、前述
のブランチヒストリに対するデータ処理がすでにブラン
チヒストリに登録されているデータの削除であり、ウェ
イ指定情報がそのデータ削除の対象となるべきエントリ
が存在するウェイを指定するようにすることもできる。
のブランチヒストリに対するデータ処理がすでにブラン
チヒストリに登録されているデータの削除であり、ウェ
イ指定情報がそのデータ削除の対象となるべきエントリ
が存在するウェイを指定するようにすることもできる。
【００１９】この場合ウェイ指定情報が、データ削除の
対象となるべきエントリが存在するウェイを指定するフ
ラグ、例えばヒットウェイフラグであるようにすること
も、また命令フェッチ手段３が、ブランチヒストリ２上
でフェッチされた命令のアドレスが登録されているエン
トリが検出された時に、その検出されたエントリが存在
するウェイを指定するフラグを命令アドレスに添付する
こともできる。
対象となるべきエントリが存在するウェイを指定するフ
ラグ、例えばヒットウェイフラグであるようにすること
も、また命令フェッチ手段３が、ブランチヒストリ２上
でフェッチされた命令のアドレスが登録されているエン
トリが検出された時に、その検出されたエントリが存在
するウェイを指定するフラグを命令アドレスに添付する
こともできる。
【００２０】また本発明の情報処理装置においては、分
岐命令の実行によってブランチヒストリに対するデータ
処理が必要となった時、そのデータ処理に必要な情報と
命令のアドレスに添付されたウェイ指定情報とをブラン
チヒストリ２に与える分岐命令制御手段を更に備えるこ
ともできる。
岐命令の実行によってブランチヒストリに対するデータ
処理が必要となった時、そのデータ処理に必要な情報と
命令のアドレスに添付されたウェイ指定情報とをブラン
チヒストリ２に与える分岐命令制御手段を更に備えるこ
ともできる。
【００２１】またこの場合、ブランチヒストリ２に対し
て、分岐命令制御手段によって与えられたデータ処理に
必要な情報とウェイ指定情報とに対応して、対象エント
リに対するデータ処理を実行するデータ処理手段を備え
ることもできる。
て、分岐命令制御手段によって与えられたデータ処理に
必要な情報とウェイ指定情報とに対応して、対象エント
リに対するデータ処理を実行するデータ処理手段を備え
ることもできる。
【００２２】更にこの場合、データ処理手段が対象エン
トリに対するデータ処理、例えばエントリの新規登録、
すでに存在するエントリに対するデータ更新、またはデ
ータ削除を、情報処理装置の１サイクルタイムで実行す
ることもできる。
トリに対するデータ処理、例えばエントリの新規登録、
すでに存在するエントリに対するデータ更新、またはデ
ータ削除を、情報処理装置の１サイクルタイムで実行す
ることもできる。
【００２３】以上のように本発明によれば、主記憶装置
等からフェッチされた命令に対応してブランチヒストリ
に対するデータ処理が必要となった時に、その対象とな
るべきエントリが存在するウェイを指定するウェイ指定
情報が命令アドレスに添付されて、命令実行部に与えら
れることによって、実際にブランチヒストリに対するデ
ータ処理、例えばエントリの新規登録、すでに存在する
エントリのデータ更新、またはデータ削除が必要となっ
た時に、データ処理対象のエントリが存在するウェイを
自動的に判別することが可能となる。
等からフェッチされた命令に対応してブランチヒストリ
に対するデータ処理が必要となった時に、その対象とな
るべきエントリが存在するウェイを指定するウェイ指定
情報が命令アドレスに添付されて、命令実行部に与えら
れることによって、実際にブランチヒストリに対するデ
ータ処理、例えばエントリの新規登録、すでに存在する
エントリのデータ更新、またはデータ削除が必要となっ
た時に、データ処理対象のエントリが存在するウェイを
自動的に判別することが可能となる。
【００２４】
【発明の実施の形態】図２は本発明の情報処理装置の実
施形態、すなわち一般的に複数個のウェイを持つブラン
チヒストリを備える情報処理装置の全体構成ブロック図
である。同図においては、情報処理装置の中で本発明に
直接関係のある部分だけが示されている。
施形態、すなわち一般的に複数個のウェイを持つブラン
チヒストリを備える情報処理装置の全体構成ブロック図
である。同図においては、情報処理装置の中で本発明に
直接関係のある部分だけが示されている。
【００２５】図２において命令アドレスレジスタ１１、
命令アドレス生成回路１２、およびキャッシュ１３は命
令フェッチパイプラインの動作を行うものである。命令
フェッチパイプラインは命令フェッチのリクエスト発行
サイクルＩ、タグとＴＬＢへのアクセスサイクルＩＴ、
バッファへのアクセスサイクルＩＢ、および結果の出力
サイクルＩＲからなる。
命令アドレス生成回路１２、およびキャッシュ１３は命
令フェッチパイプラインの動作を行うものである。命令
フェッチパイプラインは命令フェッチのリクエスト発行
サイクルＩ、タグとＴＬＢへのアクセスサイクルＩＴ、
バッファへのアクセスサイクルＩＢ、および結果の出力
サイクルＩＲからなる。
【００２６】命令フェッチのパイプライン処理に続い
て、命令実行のパイプライン処理が行われる。命令実行
パイプラインは命令のデコードサイクルＤ、アドレス計
算サイクルＡ、アドレス変換サイクルＴ、バッファへの
アドレスサイクルＢ、実行サイクルＥ、チェックのサイ
クルＣ、および結果の書き込みサイクルＷからなるが、
図２にはＴおよびＡのサイクルのみが示されている。
て、命令実行のパイプライン処理が行われる。命令実行
パイプラインは命令のデコードサイクルＤ、アドレス計
算サイクルＡ、アドレス変換サイクルＴ、バッファへの
アドレスサイクルＢ、実行サイクルＥ、チェックのサイ
クルＣ、および結果の書き込みサイクルＷからなるが、
図２にはＴおよびＡのサイクルのみが示されている。
【００２７】デコードサイクルＤにおいて命令バッファ
１４からデコーダ１５に命令が与えられ、命令のデコー
ドが実行される。そして与えられた命令が例えば分岐命
令である場合には、アドレス計算サイクルにおいて分岐
先の命令アドレス、すなわちターゲットアドレスの正し
い値が計算され、その結果は分岐命令制御部１６に与え
られる。
１４からデコーダ１５に命令が与えられ、命令のデコー
ドが実行される。そして与えられた命令が例えば分岐命
令である場合には、アドレス計算サイクルにおいて分岐
先の命令アドレス、すなわちターゲットアドレスの正し
い値が計算され、その結果は分岐命令制御部１６に与え
られる。
【００２８】分岐命令制御部１６からは、エントリの新
規登録が必要な場合には分岐命令自身の命令アドレスと
分岐先の命令アドレスが、またエントリの更新や削除が
必要な場合にはその処理に必要なデータがブランチヒス
トリ１７に与えられ、また例えばアドレス計算サイクル
において計算された正しい分岐先アドレスが、命令アド
レスレジスタ１１やキャッシュ１３に与えられる。また
ブランチヒストリ１７からは、後述するように命令アド
レスとリプレースフラグ、およびヒットウェイフラグが
命令フェッチ部、例えば命令フェッチ制御回路１８に与
えられる。
規登録が必要な場合には分岐命令自身の命令アドレスと
分岐先の命令アドレスが、またエントリの更新や削除が
必要な場合にはその処理に必要なデータがブランチヒス
トリ１７に与えられ、また例えばアドレス計算サイクル
において計算された正しい分岐先アドレスが、命令アド
レスレジスタ１１やキャッシュ１３に与えられる。また
ブランチヒストリ１７からは、後述するように命令アド
レスとリプレースフラグ、およびヒットウェイフラグが
命令フェッチ部、例えば命令フェッチ制御回路１８に与
えられる。
【００２９】本発明の実施の形態においては複数個のウ
ェイ、例えば２個のウェイを持つブランチヒストリにお
いて、新しいエントリの登録、エントリのデータ更新、
エントリ削除の実行に際して、新しいエントリが作成さ
れるべきウェイや、更新、削除の対象となるエントリが
存在するウェイを指定するために、命令アドレスにタグ
として添付されるフラグが使用される。
ェイ、例えば２個のウェイを持つブランチヒストリにお
いて、新しいエントリの登録、エントリのデータ更新、
エントリ削除の実行に際して、新しいエントリが作成さ
れるべきウェイや、更新、削除の対象となるエントリが
存在するウェイを指定するために、命令アドレスにタグ
として添付されるフラグが使用される。
【００３０】このようなフラグとして本実施形態におい
てはリプレースフラグとヒットウェイフラグとが使用さ
れる。リプレースフラグは、フェッチされた命令のアド
レスが命令バッファに投入される時、全ての命令アドレ
スにタグとして添付される。このリプレースフラグは新
しいエントリが登録されるべきウェイを指定するもので
ある。
てはリプレースフラグとヒットウェイフラグとが使用さ
れる。リプレースフラグは、フェッチされた命令のアド
レスが命令バッファに投入される時、全ての命令アドレ
スにタグとして添付される。このリプレースフラグは新
しいエントリが登録されるべきウェイを指定するもので
ある。
【００３１】このリプレースフラグは実際にその命令が
分岐命令であり、分岐が成立することが判明し、かつ分
岐先アドレス、すなわちターゲットアドレスがアドレス
計算サイクルにおいて求められた後に、分岐命令制御部
１６からブランチヒストリ１７に与えられ、実際にエン
トリの新規登録が行われるまで変更されないため、命令
フェッチ時にアドレスに添付されたリプレースフラグに
よって指定されたウェイにエントリの新規登録が行われ
る。
分岐命令であり、分岐が成立することが判明し、かつ分
岐先アドレス、すなわちターゲットアドレスがアドレス
計算サイクルにおいて求められた後に、分岐命令制御部
１６からブランチヒストリ１７に与えられ、実際にエン
トリの新規登録が行われるまで変更されないため、命令
フェッチ時にアドレスに添付されたリプレースフラグに
よって指定されたウェイにエントリの新規登録が行われ
る。
【００３２】ヒットウェイフラグは、命令フェッチ時に
ブランチヒストリ１７の検索が行われ、その命令に対す
る命令アドレスがブランチヒストリ１７から検出された
時、検出された命令アドレスが登録されているエントリ
が存在するウェイを示す情報として、リプレースフラグ
と同様に命令アドレスにタグとして添付され、命令バッ
ファ１４に投入されることになる。
ブランチヒストリ１７の検索が行われ、その命令に対す
る命令アドレスがブランチヒストリ１７から検出された
時、検出された命令アドレスが登録されているエントリ
が存在するウェイを示す情報として、リプレースフラグ
と同様に命令アドレスにタグとして添付され、命令バッ
ファ１４に投入されることになる。
【００３３】ブランチヒストリ１７に登録されているデ
ータの更新や削除が必要となった時、すなわち分岐命令
の実行が完了した後に、分岐命令制御部１６からブラン
チヒストリ１７に与えられるデータ更新や削除のための
情報と、このヒットウェイフラグとを用いてエントリの
更新や削除が行われることになる。なおここでいうエン
トリの削除とは、ブランチヒストリに登録されている情
報そのものの消去ではなく、そのエントリが有効か無効
かを表す情報、例えばバリッドビットの内容を更新する
ことである。
ータの更新や削除が必要となった時、すなわち分岐命令
の実行が完了した後に、分岐命令制御部１６からブラン
チヒストリ１７に与えられるデータ更新や削除のための
情報と、このヒットウェイフラグとを用いてエントリの
更新や削除が行われることになる。なおここでいうエン
トリの削除とは、ブランチヒストリに登録されている情
報そのものの消去ではなく、そのエントリが有効か無効
かを表す情報、例えばバリッドビットの内容を更新する
ことである。
【００３４】このように本実施形態においてはエントリ
の新規登録、更新、削除が実行される時点では、リプレ
ースフラグ、またはヒットウェイフラグによってそのエ
ントリが存在するウェイが既に指定されているため、別
のメモリやブランチヒストリの直接検索を行う必要はな
く、直ちにブランチヒストリに必要なデータの書き込み
を行うことができる。従って主記憶装置からフェッチさ
れた命令に対する分岐予測のためのブランチヒストリ検
索処理を阻害する時間は極めて短くなり、例えばブラン
チヒストリ１７へのデータ書き込みを１サイクルタイム
で実行できるものとすれば、分岐命令予測のためのブラ
ンチヒストリ検索を阻害する時間は１サイクルタイムの
みとなる。
の新規登録、更新、削除が実行される時点では、リプレ
ースフラグ、またはヒットウェイフラグによってそのエ
ントリが存在するウェイが既に指定されているため、別
のメモリやブランチヒストリの直接検索を行う必要はな
く、直ちにブランチヒストリに必要なデータの書き込み
を行うことができる。従って主記憶装置からフェッチさ
れた命令に対する分岐予測のためのブランチヒストリ検
索処理を阻害する時間は極めて短くなり、例えばブラン
チヒストリ１７へのデータ書き込みを１サイクルタイム
で実行できるものとすれば、分岐命令予測のためのブラ
ンチヒストリ検索を阻害する時間は１サイクルタイムの
みとなる。
【００３５】図３は本実施形態におけるブランチヒスト
リの構成図である。同図に示すように、本実施形態にお
いてはブランチヒストリはウェイ０、およびウェイ１と
いう２つのウェイを持っており、情報処理装置はアウト
オブオーダ処理方式を採用しているものとして、実施形
態を説明する。
リの構成図である。同図に示すように、本実施形態にお
いてはブランチヒストリはウェイ０、およびウェイ１と
いう２つのウェイを持っており、情報処理装置はアウト
オブオーダ処理方式を採用しているものとして、実施形
態を説明する。
【００３６】図４はブランチヒストリに登録されている
エントリのデータ構造の例を示す。同図に示すように、
１つのエントリには分岐命令自身の命令アドレスＩＡ
Ｒ、分岐先の命令アドレス、すなわちターゲットアドレ
スＴＩＡＲに加えて、タグ情報としてのリプレースフラ
グが登録されている。
エントリのデータ構造の例を示す。同図に示すように、
１つのエントリには分岐命令自身の命令アドレスＩＡ
Ｒ、分岐先の命令アドレス、すなわちターゲットアドレ
スＴＩＡＲに加えて、タグ情報としてのリプレースフラ
グが登録されている。
【００３７】図５は本発明における全体処理のフローチ
ャートである。同図に示すように、まずステップＳ１で
命令フェッチ制御部による処理が実行される。この処理
は図６で後述するが、その結果としてリプレースフラグ
とヒットウェイフラグが、タグとして命令アドレスに添
付される。
ャートである。同図に示すように、まずステップＳ１で
命令フェッチ制御部による処理が実行される。この処理
は図６で後述するが、その結果としてリプレースフラグ
とヒットウェイフラグが、タグとして命令アドレスに添
付される。
【００３８】なおリプレースフラグとヒットウェイフラ
グに加えて、バリッド、ディジィ、ギディ、およびブラ
ンチヒストリヒットというタグを添付することもでき
る。バリッドビットは、ブランチヒストリに登録されて
いるエントリが有効であることを示すものであり、その
初期値は０である。ディジィビットは、エントリに登録
されている命令アドレスによって示される分岐命令の前
回の実行時に分岐が成立しなかったことを示すものであ
り、その初期値は０である。
グに加えて、バリッド、ディジィ、ギディ、およびブラ
ンチヒストリヒットというタグを添付することもでき
る。バリッドビットは、ブランチヒストリに登録されて
いるエントリが有効であることを示すものであり、その
初期値は０である。ディジィビットは、エントリに登録
されている命令アドレスによって示される分岐命令の前
回の実行時に分岐が成立しなかったことを示すものであ
り、その初期値は０である。
【００３９】ギディビットは、エントリに登録されてい
るターゲットアドレスが前回の分岐命令の実行時に何ら
かの原因で間違っていたことを示すものであり、その初
期値は０である。更にブランチヒストリヒットは、フェ
ッチされた命令のアドレスがブランチヒストリにヒット
したか否か、すなわちそのアドレスがブランチヒストリ
１７に登録されているかいないかを示すものであり、そ
の初期値も０である。予測分岐先アドレスを用いて分岐
命令を実行しようとする目的でブランチヒストリ１７の
検索が行われた結果、ヒットした場合には、その値は１
になる。
るターゲットアドレスが前回の分岐命令の実行時に何ら
かの原因で間違っていたことを示すものであり、その初
期値は０である。更にブランチヒストリヒットは、フェ
ッチされた命令のアドレスがブランチヒストリにヒット
したか否か、すなわちそのアドレスがブランチヒストリ
１７に登録されているかいないかを示すものであり、そ
の初期値も０である。予測分岐先アドレスを用いて分岐
命令を実行しようとする目的でブランチヒストリ１７の
検索が行われた結果、ヒットした場合には、その値は１
になる。
【００４０】続いてステップＳ２で分岐命令制御部によ
る処理が実行される。この処理では、図７で説明するよ
うにブランチヒストリに対するエントリの新規登録、更
新、または削除が必要か否かが判定され、必要な場合に
はブランチヒストリに必要な情報が渡される。
る処理が実行される。この処理では、図７で説明するよ
うにブランチヒストリに対するエントリの新規登録、更
新、または削除が必要か否かが判定され、必要な場合に
はブランチヒストリに必要な情報が渡される。
【００４１】次にステップＳ３でブランチヒストリによ
る処理が実行される。この処理では、図８で説明するよ
うにエントリの新規登録、更新、または削除が実行さ
れ、命令フェッチ部に対してリプレースフラグとヒット
ウェイフラグとが渡される。
る処理が実行される。この処理では、図８で説明するよ
うにエントリの新規登録、更新、または削除が実行さ
れ、命令フェッチ部に対してリプレースフラグとヒット
ウェイフラグとが渡される。
【００４２】ここでブランチヒストリにおけるエントリ
の新規登録、更新、削除について更に説明する。ブラン
チヒストリに対してエントリの新規登録、更新、削除が
行われるのは、分岐命令が実行された後であり、このエ
ントリ新規登録、更新、削除に際しては、ブランチヒス
トリの検索は行われない。この検索が行われない点に本
発明の重要な特徴がある。
の新規登録、更新、削除について更に説明する。ブラン
チヒストリに対してエントリの新規登録、更新、削除が
行われるのは、分岐命令が実行された後であり、このエ
ントリ新規登録、更新、削除に際しては、ブランチヒス
トリの検索は行われない。この検索が行われない点に本
発明の重要な特徴がある。
【００４３】エントリの新規登録は、ブランチヒストリ
ヒットビットの値が０であり、命令アドレスによって示
される命令が分岐命令であって、分岐が成立した時に実
行される。どのウェイに新しいエントリが登録されるか
は、リプレースフラグによって指定される。この時ヒッ
トウェイフラグの値は０、１のいずれでもよい。
ヒットビットの値が０であり、命令アドレスによって示
される命令が分岐命令であって、分岐が成立した時に実
行される。どのウェイに新しいエントリが登録されるか
は、リプレースフラグによって指定される。この時ヒッ
トウェイフラグの値は０、１のいずれでもよい。
【００４４】エントリの更新が行われるのは、ブランチ
ヒストリヒットビットの値が１であり、例えばディジィ
ビットや、ギディビットの変更が必要な場合である。エ
ントリ更新に際しては、ヒットウェイフラグの値が有効
であり、この値によって指定されるウェイにおいてエン
トリ更新が行われる。
ヒストリヒットビットの値が１であり、例えばディジィ
ビットや、ギディビットの変更が必要な場合である。エ
ントリ更新に際しては、ヒットウェイフラグの値が有効
であり、この値によって指定されるウェイにおいてエン
トリ更新が行われる。
【００４５】エントリの削除は、前述のようにバリッド
ビットの値を１から０に変更することであり、これを実
行する条件として、例えば第１に２回連続で分岐成立の
予測がはずれた時、第２の分岐が成立するという予測が
はずれ、かつターゲットアドレスが間違っていた時、第
３に実際には分岐命令ではないにもかかわらず、ブラン
チヒストリに間違ってその命令のアドレスが登録されて
いた時がある。
ビットの値を１から０に変更することであり、これを実
行する条件として、例えば第１に２回連続で分岐成立の
予測がはずれた時、第２の分岐が成立するという予測が
はずれ、かつターゲットアドレスが間違っていた時、第
３に実際には分岐命令ではないにもかかわらず、ブラン
チヒストリに間違ってその命令のアドレスが登録されて
いた時がある。
【００４６】図６は命令フェッチ部による処理の詳細フ
ローチャートである。同図において、ステップＳ１１で
主記憶装置等から取り出され、次に実行されるべき命令
のアドレスが計算され、ステップＳ１２でリプレースフ
ラグとヒットウェイフラグがブランチヒストリから受け
取られ、ステップＳ１３で２つのフラグが命令アドレス
にタグとして添付され、ステップＳ１４でリプレースフ
ラグとヒットウェイフラグの内容が命令アドレスのタグ
として、例えば図２のデコーダ１５を介して、分岐命令
制御部１６に渡される。
ローチャートである。同図において、ステップＳ１１で
主記憶装置等から取り出され、次に実行されるべき命令
のアドレスが計算され、ステップＳ１２でリプレースフ
ラグとヒットウェイフラグがブランチヒストリから受け
取られ、ステップＳ１３で２つのフラグが命令アドレス
にタグとして添付され、ステップＳ１４でリプレースフ
ラグとヒットウェイフラグの内容が命令アドレスのタグ
として、例えば図２のデコーダ１５を介して、分岐命令
制御部１６に渡される。
【００４７】本実施形態においては、リプレースグルー
プとヒットウェイフラグとはフェッチされた命令のアド
レスが命令バッファ１４に与えられる時、すなわち命令
フェッチパイプラインのＩＲステートにおいてタグとし
て管理れる。この時点ではフェッチされた命令が分岐命
令であるか否か、また分岐命令である場合にも、その分
岐が成立するか否かについては判定できない。そこで全
ての命令のアドレスにリプレースフラグとヒットウェイ
フラグが添付される。
プとヒットウェイフラグとはフェッチされた命令のアド
レスが命令バッファ１４に与えられる時、すなわち命令
フェッチパイプラインのＩＲステートにおいてタグとし
て管理れる。この時点ではフェッチされた命令が分岐命
令であるか否か、また分岐命令である場合にも、その分
岐が成立するか否かについては判定できない。そこで全
ての命令のアドレスにリプレースフラグとヒットウェイ
フラグが添付される。
【００４８】図７は分岐命令制御部１６による処理の詳
細フローチャートである。同図においてステップＳ１６
で、例えば命令バッファ１４、デコーダ１５を介して、
命令フェッチ部からリプレースフラグとヒットウェイフ
ラグの内容が命令アドレスのタグとして受け取られ、ス
テップＳ１７でこの２つのフラグに対応する命令に関連
してブランチヒストリに対してエントリの新規登録、更
新、または削除が必要か否かが判定され、必要な場合に
限ってステップＳ１８でリプレースフラグとヒットウェ
イフラグとの内容がエントリ新規登録、更新、または削
除に必要なデータと共に、ブランチヒストリ１７に渡さ
れる。
細フローチャートである。同図においてステップＳ１６
で、例えば命令バッファ１４、デコーダ１５を介して、
命令フェッチ部からリプレースフラグとヒットウェイフ
ラグの内容が命令アドレスのタグとして受け取られ、ス
テップＳ１７でこの２つのフラグに対応する命令に関連
してブランチヒストリに対してエントリの新規登録、更
新、または削除が必要か否かが判定され、必要な場合に
限ってステップＳ１８でリプレースフラグとヒットウェ
イフラグとの内容がエントリ新規登録、更新、または削
除に必要なデータと共に、ブランチヒストリ１７に渡さ
れる。
【００４９】分岐命令制御部１６は分岐命令に関する制
御を行うものである。リプレースフラグとヒットウェイ
フラグの内容を用いた処理が必要となるのは、すでに実
行完了した分岐命令が存在する場合であり、またその分
岐命令に関してブランチヒストリに対するデータ処理と
してエントリの新規登録、情報の更新、または削除の必
要がある時である。従ってそのようなデータ処理の必要
がある場合に限って、分岐命令制御部１６からその命令
の命令アドレス、リプレースフラグ、およびヒットウェ
イフラグの内容、データ処理のために必要な情報がブラ
ンチヒストリ１７に渡されることになる。
御を行うものである。リプレースフラグとヒットウェイ
フラグの内容を用いた処理が必要となるのは、すでに実
行完了した分岐命令が存在する場合であり、またその分
岐命令に関してブランチヒストリに対するデータ処理と
してエントリの新規登録、情報の更新、または削除の必
要がある時である。従ってそのようなデータ処理の必要
がある場合に限って、分岐命令制御部１６からその命令
の命令アドレス、リプレースフラグ、およびヒットウェ
イフラグの内容、データ処理のために必要な情報がブラ
ンチヒストリ１７に渡されることになる。
【００５０】ブランチヒストリ１７では、分岐命令制御
部１６から渡された命令アドレス、リプレースフラグ、
およびヒットウェイフラグの内容、データ処理のための
情報によってエントリの新規登録、データの更新、また
は削除のいずれが必要かを判定し、２つのフラグによっ
て指定されるウェイ内のエントリに対して新規登録、更
新、または削除の処理を実行し、その後リプレースフラ
グの更新を行って、それを命令フェッチ部に渡すことに
なる。
部１６から渡された命令アドレス、リプレースフラグ、
およびヒットウェイフラグの内容、データ処理のための
情報によってエントリの新規登録、データの更新、また
は削除のいずれが必要かを判定し、２つのフラグによっ
て指定されるウェイ内のエントリに対して新規登録、更
新、または削除の処理を実行し、その後リプレースフラ
グの更新を行って、それを命令フェッチ部に渡すことに
なる。
【００５１】図８のブランチヒストリによる処理の詳細
フローチャートにおいて、まずステップＳ２０において
エントリの新規登録の必要があるか否かが判定され、必
要がある場合にはステップＳ２１でリプレースフラグの
内容によってエントリが新規登録されるべきウェイが決
定され、ステップＳ２２でエントリの新規登録が行わ
れ、ステップＳ２３の処理に移行する。
フローチャートにおいて、まずステップＳ２０において
エントリの新規登録の必要があるか否かが判定され、必
要がある場合にはステップＳ２１でリプレースフラグの
内容によってエントリが新規登録されるべきウェイが決
定され、ステップＳ２２でエントリの新規登録が行わ
れ、ステップＳ２３の処理に移行する。
【００５２】ステップＳ２０でエントリの新規登録の必
要がない場合には、ステップＳ２４でヒットウェイフラ
グの内容によってデータの更新、たまは削除を行うべき
エントリが存在するウェイが決定され、ステップＳ２５
でエントリの更新、または削除が行われた後に、ステッ
プＳ２３の処理に移行する。
要がない場合には、ステップＳ２４でヒットウェイフラ
グの内容によってデータの更新、たまは削除を行うべき
エントリが存在するウェイが決定され、ステップＳ２５
でエントリの更新、または削除が行われた後に、ステッ
プＳ２３の処理に移行する。
【００５３】ステップＳ２３では、次にフェッチされる
命令に添付するためにリプレースフラグの更新が行わ
れ、ステップＳ２６で次にフェッチされた命令がブラン
チヒストリにヒットしたか否かが判定され、ヒットした
場合にはステップＳ２７でヒットウェイフラグの内容が
ヒットしたウェイの番号を示すように更新された後に、
ヒットしない場合には何らの処理を行うことなく、ステ
ップＳ２８でリプレースフラグとヒットウェイフラグの
内容が、命令アドレスに添付されるべきタグとして、命
令フェッチ部に渡される。
命令に添付するためにリプレースフラグの更新が行わ
れ、ステップＳ２６で次にフェッチされた命令がブラン
チヒストリにヒットしたか否かが判定され、ヒットした
場合にはステップＳ２７でヒットウェイフラグの内容が
ヒットしたウェイの番号を示すように更新された後に、
ヒットしない場合には何らの処理を行うことなく、ステ
ップＳ２８でリプレースフラグとヒットウェイフラグの
内容が、命令アドレスに添付されるべきタグとして、命
令フェッチ部に渡される。
【００５４】続いて本発明の実施形態におけるリプレー
スフラグの内容によるウェイの指定（選択）などについ
て説明する。図９はリプレースフラグの内容による新規
エントリ作成時におけるウェイ指定などの説明図であ
る。同図においてウェイ０のリプレースフラグは２ビッ
トのリプレースフラグの０ビット目を、ウェイ１のリプ
レースフラグが１ビット目を表すものと考えることもで
きる。すなわちリプレースフラグが００の時はウェイ
０、１０の時はウェイ１、１１の時はウェイ０、０１の
時にはウェイ１がエントリの新規登録時に指定されるこ
とになる。
スフラグの内容によるウェイの指定（選択）などについ
て説明する。図９はリプレースフラグの内容による新規
エントリ作成時におけるウェイ指定などの説明図であ
る。同図においてウェイ０のリプレースフラグは２ビッ
トのリプレースフラグの０ビット目を、ウェイ１のリプ
レースフラグが１ビット目を表すものと考えることもで
きる。すなわちリプレースフラグが００の時はウェイ
０、１０の時はウェイ１、１１の時はウェイ０、０１の
時にはウェイ１がエントリの新規登録時に指定されるこ
とになる。
【００５５】図１０，図１１はリプレースフラグの内容
によるウェイの選択（指定）を実現するためのウェイ選
択回路の例である。図１０の回路では、分岐命令制御部
１６からブランチヒストリ１７に送られるリプレースフ
ラグの０ビット目と１ビット目がＢＲ ＣＯＭＰ ＲＰ
Ｌ ＦＬＡＧ〈０〉，〈１〉という信号としてそれぞれ
ＥＸオアゲート２０に入力され、０ビット目と１ビット
目の値が異なる時、すなわちリプレースフラグが０１、
または１０の時にはバッファ２２からＢＲ ＣＯＭＰ
ＲＰＬ ００ １１という信号が出力され、また０ビッ
ト目と１ビット目の値が同じである時、すなわちリプレ
ースフラグが００、または１１である時にはインバータ
２１からＢＲ ＣＯＭＰ ００ １１という信号が出力
される。
によるウェイの選択（指定）を実現するためのウェイ選
択回路の例である。図１０の回路では、分岐命令制御部
１６からブランチヒストリ１７に送られるリプレースフ
ラグの０ビット目と１ビット目がＢＲ ＣＯＭＰ ＲＰ
Ｌ ＦＬＡＧ〈０〉，〈１〉という信号としてそれぞれ
ＥＸオアゲート２０に入力され、０ビット目と１ビット
目の値が異なる時、すなわちリプレースフラグが０１、
または１０の時にはバッファ２２からＢＲ ＣＯＭＰ
ＲＰＬ ００ １１という信号が出力され、また０ビッ
ト目と１ビット目の値が同じである時、すなわちリプレ
ースフラグが００、または１１である時にはインバータ
２１からＢＲ ＣＯＭＰ ００ １１という信号が出力
される。
【００５６】図１１(a) において、アンドゲート２３に
対して図１０のインバータ２１の出力と、新規エントリ
が作成されるべきことを示すクリエイトニューエントリ
という信号が入力されると、オアゲート２５から新しい
エントリが作成されるべきウェイがウェイ０であること
を示すＷＲＩＴＥ ＢＲＨＩＳ ＷＡＹ０という信号が
出力される。またアンドゲート２４に対して、エントリ
のデータの更新、または削除の必要を示すアップデート
オールドエントリという信号と、ヒットウェイフラグの
内容としてのブランチヒストリ検索時にヒットしたウェ
イが０であることを示すＢＲ ＣＯＭＰ ＨＩＴ ＷＡ
ＹがＬとして入力されると、同様にオアゲート２５から
ウェイ０を指定する信号が出力される。
対して図１０のインバータ２１の出力と、新規エントリ
が作成されるべきことを示すクリエイトニューエントリ
という信号が入力されると、オアゲート２５から新しい
エントリが作成されるべきウェイがウェイ０であること
を示すＷＲＩＴＥ ＢＲＨＩＳ ＷＡＹ０という信号が
出力される。またアンドゲート２４に対して、エントリ
のデータの更新、または削除の必要を示すアップデート
オールドエントリという信号と、ヒットウェイフラグの
内容としてのブランチヒストリ検索時にヒットしたウェ
イが０であることを示すＢＲ ＣＯＭＰ ＨＩＴ ＷＡ
ＹがＬとして入力されると、同様にオアゲート２５から
ウェイ０を指定する信号が出力される。
【００５７】また図１１(b) において、アンドゲート２
６に対してバッファ２２の出力と、新規エントリを作成
すべきことを示すクリエイトニューエントリの信号が入
力されと、オアゲート２８から新規エントリが作成され
るべきウェイがウェイ１であることを指定する信号が出
力される。
６に対してバッファ２２の出力と、新規エントリを作成
すべきことを示すクリエイトニューエントリの信号が入
力されと、オアゲート２８から新規エントリが作成され
るべきウェイがウェイ１であることを指定する信号が出
力される。
【００５８】またアンドゲート２７に対して、アップデ
ートオールドエントリの信号と、ヒットウェイフラグの
内容が１であることを示す信号としてのＨが入力される
と、同様にオアゲート２８からウェイ１を指定する信号
が出力される。
ートオールドエントリの信号と、ヒットウェイフラグの
内容が１であることを示す信号としてのＨが入力される
と、同様にオアゲート２８からウェイ１を指定する信号
が出力される。
【００５９】次にリプレースフラグの更新について図
９，図１２、および図１３を用いて説明する。図９に示
されるようにエントリの新規登録が行われた場合には、
次にエントリの新規登録が行われるときには、直前にエ
ントリが登録されたウェイとは異なるウェイが指定され
るようにリプレースフラグの更新が行われる。すなわち
リプレースフラグが００で新規に登録されたエントリが
存在するウェイがウェイ０である場合には、次にはウェ
イ１が指定されるようにウェイ０のリプレースフラグ、
すなわちビット０が０から１に更新され、リプレースフ
ラグの更新結果は１０となる。
９，図１２、および図１３を用いて説明する。図９に示
されるようにエントリの新規登録が行われた場合には、
次にエントリの新規登録が行われるときには、直前にエ
ントリが登録されたウェイとは異なるウェイが指定され
るようにリプレースフラグの更新が行われる。すなわち
リプレースフラグが００で新規に登録されたエントリが
存在するウェイがウェイ０である場合には、次にはウェ
イ１が指定されるようにウェイ０のリプレースフラグ、
すなわちビット０が０から１に更新され、リプレースフ
ラグの更新結果は１０となる。
【００６０】リプレースフラグが１０であった時には、
次にウェイ０が選択されるようにウェイ１のリプレース
フラグが１に更新され、リプレースフラグの更新結果は
１１となる。リプレースフラグが１１であった時には、
ウェイ０のリプレースフラグが０に更新され、更新結果
は０１となり、次にエントリが登録されるウェイはウェ
イ１となる。リプレースフラグが０１の時にはウェイ１
のリプレースフラグが０に更新され、リプレースフラグ
の更新結果は００となり、次の新規登録エントリはウェ
イ０に作成される。
次にウェイ０が選択されるようにウェイ１のリプレース
フラグが１に更新され、リプレースフラグの更新結果は
１１となる。リプレースフラグが１１であった時には、
ウェイ０のリプレースフラグが０に更新され、更新結果
は０１となり、次にエントリが登録されるウェイはウェ
イ１となる。リプレースフラグが０１の時にはウェイ１
のリプレースフラグが０に更新され、リプレースフラグ
の更新結果は００となり、次の新規登録エントリはウェ
イ０に作成される。
【００６１】このようにウェイ０に新規のエントリが作
成された場合には、次に作成されるエントリはウェイ
１、ウェイ１に新規エントリが作成された場合には次の
新規エントリはウェイ０に作成されるようにリプレース
フラグの更新が行われ、２つのウェイが交互に選択され
て新規のエントリの登録が行われる。
成された場合には、次に作成されるエントリはウェイ
１、ウェイ１に新規エントリが作成された場合には次の
新規エントリはウェイ０に作成されるようにリプレース
フラグの更新が行われ、２つのウェイが交互に選択され
て新規のエントリの登録が行われる。
【００６２】エントリの削除が行われた場合のリプレー
スフラグの更新でも、同様にウェイ０とウェイ１とが交
互に指定されるようにリプレースフラグの更新が行われ
るが、その更新ではエントリの新規作成時とは逆の順序
にリプレースフラグが更新されるように行われる。すな
わちリプレースフラグが００の時には更新結果は０１
に、１０である時には００に、１１である時には１０
に、また０１である時には１１となるようにリプレース
フラグの更新が行われる。
スフラグの更新でも、同様にウェイ０とウェイ１とが交
互に指定されるようにリプレースフラグの更新が行われ
るが、その更新ではエントリの新規作成時とは逆の順序
にリプレースフラグが更新されるように行われる。すな
わちリプレースフラグが００の時には更新結果は０１
に、１０である時には００に、１１である時には１０
に、また０１である時には１１となるようにリプレース
フラグの更新が行われる。
【００６３】図１２，図１３はリプレースフラグ更新回
路の具体例の構成図である。まず図１２においてアンド
ゲート３０への入力としてのヒットウェイフラグＢＲ
ＣＯＭＰ ＨＩＴ ＷＡＹの内容がＬ、すなわち０であ
り、リプレースフラグの１ビット目ＢＲ ＣＯＭＰ Ｒ
ＰＬ ＦＬＡＧ〈１〉がＨ、すなわち１であればオアゲ
ート３２の出力はＨとなり、その出力がブランチヒスト
リでエントリの削除が行われたことを示すイレーズオー
ルドエントリ信号と共にアンドゲート３３に入力される
ことによって、オアゲート３６からリプレースフラグの
更新データとしてのＷＲＩＴＥ ＢＲＨＩＳ ＲＰＬ
ＦＬＡＧが出力される。
路の具体例の構成図である。まず図１２においてアンド
ゲート３０への入力としてのヒットウェイフラグＢＲ
ＣＯＭＰ ＨＩＴ ＷＡＹの内容がＬ、すなわち０であ
り、リプレースフラグの１ビット目ＢＲ ＣＯＭＰ Ｒ
ＰＬ ＦＬＡＧ〈１〉がＨ、すなわち１であればオアゲ
ート３２の出力はＨとなり、その出力がブランチヒスト
リでエントリの削除が行われたことを示すイレーズオー
ルドエントリ信号と共にアンドゲート３３に入力される
ことによって、オアゲート３６からリプレースフラグの
更新データとしてのＷＲＩＴＥ ＢＲＨＩＳ ＲＰＬ
ＦＬＡＧが出力される。
【００６４】アンドゲート３１への入力としてのヒット
ウェイフラグの内容がＨ、すなわち１であり、リプレー
スフラグの０ビット目がＬ、すなわち０である場合に
は、同様にオアゲート３６からリプレースフラグの更新
データとしての信号が出力される。
ウェイフラグの内容がＨ、すなわち１であり、リプレー
スフラグの０ビット目がＬ、すなわち０である場合に
は、同様にオアゲート３６からリプレースフラグの更新
データとしての信号が出力される。
【００６５】次にブランチヒストリでエントリの新規登
録が行われたことを示すクリエイトニューエントリとい
う信号と、リプレースフラグの１ビット目がＬ、すなわ
ち０であることを示す信号がアンドゲート３４に入力さ
れると、オアゲート３６からリプレースフラグの更新デ
ータを示す信号が出力される。
録が行われたことを示すクリエイトニューエントリとい
う信号と、リプレースフラグの１ビット目がＬ、すなわ
ち０であることを示す信号がアンドゲート３４に入力さ
れると、オアゲート３６からリプレースフラグの更新デ
ータを示す信号が出力される。
【００６６】更にアンドゲート３７にヒットウェイフラ
グがＬ、すなわち０であることを示す信号と、リプレー
スフラグの０ビット目がＨ、すなわち１であることを示
す信号が入力されると、オアゲート３９の出力がＨとな
り、その出力がブランチヒストリでエントリ更新が行わ
れたことを示すアップデートエントリ信号と共にアンド
ゲート３５に入力されることによって、オアゲート３６
からリプレースフラグの更新データを示す信号が出力さ
れる。同様にアンドゲート３８に対してヒットウェイフ
ラグの内容がＨ、すなわち１であり、リプレースフラグ
の１ビット目がＬ、すなわち０であることを示す信号が
入力されると、オアゲート３６からリプレースフラグの
更新データとしての信号が出力される。
グがＬ、すなわち０であることを示す信号と、リプレー
スフラグの０ビット目がＨ、すなわち１であることを示
す信号が入力されると、オアゲート３９の出力がＨとな
り、その出力がブランチヒストリでエントリ更新が行わ
れたことを示すアップデートエントリ信号と共にアンド
ゲート３５に入力されることによって、オアゲート３６
からリプレースフラグの更新データを示す信号が出力さ
れる。同様にアンドゲート３８に対してヒットウェイフ
ラグの内容がＨ、すなわち１であり、リプレースフラグ
の１ビット目がＬ、すなわち０であることを示す信号が
入力されると、オアゲート３６からリプレースフラグの
更新データとしての信号が出力される。
【００６７】図１３(a) はウェイ０に対するリプレース
フラグ更新データ出力回路の例である。同図においてラ
ンダムアクセスメモリ（ＲＡＭ）４０に対して図１２の
オアゲート３６の出力が入力され、ライトイネーブル信
号が与えられることによって、その内容はＲＡＭ４０に
書き込まれる。そしてその出力はウェイ０のリプレース
フラグに対する更新データとして出力される。
フラグ更新データ出力回路の例である。同図においてラ
ンダムアクセスメモリ（ＲＡＭ）４０に対して図１２の
オアゲート３６の出力が入力され、ライトイネーブル信
号が与えられることによって、その内容はＲＡＭ４０に
書き込まれる。そしてその出力はウェイ０のリプレース
フラグに対する更新データとして出力される。
【００６８】図１３(b) においても同様にＲＡＭ４１に
対してオアゲート３６の出力が与えられ、ライトイネー
ブル信号の入力時点でその内容が書き込まれ、その内容
はウェイ１のリプレースフラグに対する更新データとし
て出力される。
対してオアゲート３６の出力が与えられ、ライトイネー
ブル信号の入力時点でその内容が書き込まれ、その内容
はウェイ１のリプレースフラグに対する更新データとし
て出力される。
【００６９】ここで図１０，図１１の回路はリプレース
フラグ、またはヒットウェイフラグによるウェイ指定
（選択）のための回路を示し、図１２および図１３にお
けるリプレースフラグの更新回路とは無関係である。図
１３においてＲＡＭ４０，４１のライトイネーブル端子
に与えられる信号は、図１１のオアゲート２５，２８の
出力と同じ名称が用いられているが、全く別のものであ
る。
フラグ、またはヒットウェイフラグによるウェイ指定
（選択）のための回路を示し、図１２および図１３にお
けるリプレースフラグの更新回路とは無関係である。図
１３においてＲＡＭ４０，４１のライトイネーブル端子
に与えられる信号は、図１１のオアゲート２５，２８の
出力と同じ名称が用いられているが、全く別のものであ
る。
【００７０】図１２および図１３の回路において、ＲＡ
Ｍ４０，４１に対するライトイネーブル信号を制御する
ことによって、図９で説明したエントリ新規登録時のリ
プレースフラグの更新、およびエントリ削除時のリプレ
ースフラグの更新が行われる。これによってエントリの
削除が行われた時、その削除によってエントリが無効に
なったウェイに対して、例えば次に新しいエントリを登
録することが可能となる。またエントリの更新が行われ
た場合には、そのエントリへの上書きを防ぐことも可能
となる。
Ｍ４０，４１に対するライトイネーブル信号を制御する
ことによって、図９で説明したエントリ新規登録時のリ
プレースフラグの更新、およびエントリ削除時のリプレ
ースフラグの更新が行われる。これによってエントリの
削除が行われた時、その削除によってエントリが無効に
なったウェイに対して、例えば次に新しいエントリを登
録することが可能となる。またエントリの更新が行われ
た場合には、そのエントリへの上書きを防ぐことも可能
となる。
【００７１】なお図１０，図１１の回路と図１２，図１
３の回路とは全く別のものであるとしたが、例えば図１
０，図１１のオアゲート２５，２８の出力を、図１３の
ＲＡＭ４０，４１に対するライトイネーブル信号として
使用することも可能である。これについて、エントリの
新規登録時のリプレースフラグの更新を例にとって、説
明する。
３の回路とは全く別のものであるとしたが、例えば図１
０，図１１のオアゲート２５，２８の出力を、図１３の
ＲＡＭ４０，４１に対するライトイネーブル信号として
使用することも可能である。これについて、エントリの
新規登録時のリプレースフラグの更新を例にとって、説
明する。
【００７２】図９において、リプレースフラグが００の
時には、図１１のアンドゲート２３、アンドゲート２５
の出力がＨとなり、図１３のＲＡＭ４０に対するライト
イネーブル信号が入力される。この時図１２のアンドゲ
ート３４、オアゲート３６の出力はＨとなり、その結果
図９に示すようにウェイ０のリプレースフラグが１とな
り、更新後のリプレースフラグの値は１０となる。
時には、図１１のアンドゲート２３、アンドゲート２５
の出力がＨとなり、図１３のＲＡＭ４０に対するライト
イネーブル信号が入力される。この時図１２のアンドゲ
ート３４、オアゲート３６の出力はＨとなり、その結果
図９に示すようにウェイ０のリプレースフラグが１とな
り、更新後のリプレースフラグの値は１０となる。
【００７３】これに対して図９でリプレースフラグの値
が１０である時には、図１１のアンドゲート２６、オア
ゲート２８の出力がＨとなり、図１３のＲＡＭ４１に対
するライトイネーブル信号が入力される。この時図１２
のアンドゲート３４、オアゲート３６の出力がＨとな
り、その結果ウェイ１のリプレースフラグが１に更新さ
れ、更新後のリプレースフラグは１１となる。
が１０である時には、図１１のアンドゲート２６、オア
ゲート２８の出力がＨとなり、図１３のＲＡＭ４１に対
するライトイネーブル信号が入力される。この時図１２
のアンドゲート３４、オアゲート３６の出力がＨとな
り、その結果ウェイ１のリプレースフラグが１に更新さ
れ、更新後のリプレースフラグは１１となる。
【００７４】リプレースフラグが１１、または０１の場
合には、図１２のアンドゲート３４、オアゲート３６の
出力はＬとなり、それぞれオアゲート２５、または２８
の出力するライトイネーブル信号によって、ＲＡＭ４
０、または４１に書き込まれるデータは０となり、その
結果ウェイ０、またはウェイ１のリプレースフラグが０
に更新され、更新後のリプレースフラグの値は０１、ま
たは００となる。
合には、図１２のアンドゲート３４、オアゲート３６の
出力はＬとなり、それぞれオアゲート２５、または２８
の出力するライトイネーブル信号によって、ＲＡＭ４
０、または４１に書き込まれるデータは０となり、その
結果ウェイ０、またはウェイ１のリプレースフラグが０
に更新され、更新後のリプレースフラグの値は０１、ま
たは００となる。
【００７５】
【発明の効果】以上詳細に説明したように、本発明によ
れば、従来のように例えば別のメモリにウェイ指定情報
を記憶する必要もなくなり、情報処理装置としての全体
の回路面積を削減することができる。またブランチヒス
トリにおけるエントリの新規登録、エントリデータの更
新、または削除に必要とする時間を必要最小限、例えば
１サイクルタイムに限定することが可能となり、分岐命
令に対応する分岐先アドレス予測のために行われるブラ
ンチヒストリの検索を阻害する時間を最小限とすること
ができ、ブランチヒストリをより有効に活用することが
可能となり、ブランチヒストリを備える情報処理装置の
処理効率向上に寄与するところが大きい。
れば、従来のように例えば別のメモリにウェイ指定情報
を記憶する必要もなくなり、情報処理装置としての全体
の回路面積を削減することができる。またブランチヒス
トリにおけるエントリの新規登録、エントリデータの更
新、または削除に必要とする時間を必要最小限、例えば
１サイクルタイムに限定することが可能となり、分岐命
令に対応する分岐先アドレス予測のために行われるブラ
ンチヒストリの検索を阻害する時間を最小限とすること
ができ、ブランチヒストリをより有効に活用することが
可能となり、ブランチヒストリを備える情報処理装置の
処理効率向上に寄与するところが大きい。
【図１】本発明の原理構成ブロック図である。
【図２】本発明における情報処理装置の全体構成を示す
ブロック図である。
ブロック図である。
【図３】ブランチヒストリにおける複数のウェイを示す
図である。
図である。
【図４】ブランチヒストリにおけるエントリの格納内容
の例を示す図である。
の例を示す図である。
【図５】本発明の実施形態における処理の全体フローチ
ャートである。
ャートである。
【図６】命令フェッチ部による処理の詳細フローチャー
トである。
トである。
【図７】分岐命令制御部による処理の詳細フローチャー
トである。
トである。
【図８】ブランチヒストリによる処理の詳細フローチャ
ートである。
ートである。
【図９】リプレースフラグによるウェイの指定およびリ
プレースフラグの更新を説明する図である。
プレースフラグの更新を説明する図である。
【図１０】リプレースフラグによるウェイ選択回路の一
部の構成を示す図（その１）である。
部の構成を示す図（その１）である。
【図１１】リプレースフラグによるウェイ選択回路の一
部の構成を示す図（その２）である。
部の構成を示す図（その２）である。
【図１２】リプレースグループ更新回路の一部の構成を
示す図（その１）である。
示す図（その１）である。
【図１３】リプレースグループ更新回路の一部の構成を
示す図（その２）である。
示す図（その２）である。
１ 情報処理装置
２，１７ ブランチヒストリ
３ 命令フェッチ手段
４ 命令実行部
１１ 命令アドレスレジスタ
１２ 命令アドレス生成回路
１３ キャッシュ
１４ 命令バッファ
１５ デコーダ
１６ 分岐命令制御部
１８ 命令フェッチ制御回路
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平１−286031（ＪＰ，Ａ)
特開 平２−71328（ＪＰ，Ａ)
特開 平４−175825（ＪＰ，Ａ)
特開 平６−67880（ＪＰ，Ａ)
特開 平８−110857（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 9/38
Claims (14)
- 【請求項１】 複数のウェイを持つブランチヒストリを
備える情報処理装置において、 記憶装置等からフェッチされた命令が分岐命令であり、
かつ該分岐命令に対応してブランチヒストリに対するデ
ータ処理が必要となる場合に備えて、該データ処理対象
となるべきエントリが存在するウェイを指定するウェイ
指定情報を該命令のアドレスに添付して、該情報処理装
置内で命令を実行する命令実行部に与える命令フェッチ
手段を備えることを特徴とする複数のウェイを持つブラ
ンチヒストリを備える情報処理装置。 - 【請求項２】 前記ブランチヒストリに対するデータ処
理が、分岐命令の実行によって分岐成立が判明した時、
該分岐命令自身の命令アドレスと分岐先の命令アドレス
とをブランチヒストリに登録する新規登録であり、前記
ウェイ指定情報が該新規登録の対象となるべきエントリ
が存在するウェイを指定するものであることを特徴とす
る請求項１記載の複数のウェイを持つブランチヒストリ
を備える情報処理装置。 - 【請求項３】 前記ウェイ指定情報が、新たに作成され
るべきエントリが存在するウェイを示すフラグであるこ
とを特徴とする請求項２記載の複数のウェイを持つブラ
ンチヒストリを備える情報処理装置。 - 【請求項４】 前記ブランチヒストリが前記ウェイ指定
情報としてのフラグを更新するフラグ更新手段を備え、 該ブランチヒストリ上に新しいエントリが作成された
時、該フラグ更新手段が該新しいエントリが存在しない
ウェイを指定するように該フラグを更新して、前記命令
アドレスに添付されるべきウェイ指定情報として前記命
令フェッチ手段に与えることを特徴とする請求項３記載
の複数のウェイを持つブランチヒストリを備える情報処
理装置。 - 【請求項５】 前記ブランチヒストリが前記ウェイ指定
情報としてのフラグを更新するフラグ更新手段を備え、 該ブランチヒストリ上でエントリの削除が行われたと
き、該フラグ更新手段が該削除されたエントリが存在し
たウェイを指定するように該フラグを更新して、前記命
令アドレスに添付されるべきウェイ指定情報として前記
命令フェッチ手段に与えることを特徴とする請求項３記
載の複数のウェイを持つブランチヒストリを備える情報
処理装置。 - 【請求項６】 前記命令フェッチ手段が、前記ブランチ
ヒストリ上に前記フェッチされた命令のアドレスがすで
に登録されているエントリが存在するか否かの検索が完
了する前に、前記新規登録の対象とすべきエントリが存
在するウェイを指定するウェイ指定情報を前記命令のア
ドレスに添付することを特徴とする請求項２記載の複数
のウェイを持つブランチヒストリを備える情報処理装
置。 - 【請求項７】 前記ブランチヒストリに対するデータ処
理が、すでに該ブランチヒストリに登録されているデー
タの更新であり、前記ウェイ指定情報が該データ更新の
対象とすべきエントリが存在するウェイを指定するもの
であることを特徴とする請求項１記載の複数のウェイを
持つブランチヒストリを備える情報処理装置。 - 【請求項８】 前記ウェイ指定情報がデータ更新の対象
とすべきエントリが存在するウェイを指定するフラグで
あり、 前記ブランチヒストリに対して、前記フェッチされた命
令の実行に先立って、該フェッチされた命令のアドレス
がブランチヒストリにすでに登録されているか否かを検
索する命令アドレス検索手段を備え、 該フェッチされた命令のアドレスが登録されているエン
トリが検出された時、該命令アドレス検索手段が該検出
されたエントリが存在するウェイを指定するフラグを前
記命令アドレスに添付されるべきウェイ指定情報として
前記命令フェッチ手段に与えることを特徴とする請求項
７記載の複数のウェイを持つブランチヒストリを備える
情報処理装置。 - 【請求項９】 前記ブランチヒストリに対するデータ処
理が、すでに該ブランチヒストリに登録されているデー
タの削除であり、前記ウェイ指定情報が該データ削除の
対象とすべきエントリが存在するウェイを指定するもの
であることを特徴とする請求項１記載の複数のウェイを
持つブランチヒストリを備える情報処理装置。 - 【請求項１０】 前記ウェイ指定情報がデータ削除の対
象となるエントリが存在するウェイを指定するフラグで
あり、 前記ブランチヒストリに対して、前記フェッチされた命
令の実行に先立って、該フェッチされた命令のアドレス
がブランチヒストリにすでに登録されているか否かを検
索する命令アドレス検索手段を備え、 該フェッチされた命令のアドレスが登録されているエン
トリが検出された時、該命令アドレス検索手段が該検出
されたエントリが存在するウェイを指定するフラグを前
記命令アドレスに添付されるべきウェイ指定情報として
前記命令フェッチ手段に与えることを特徴とする請求項
９記載の複数のウェイを持つブランチヒストリを備える
情報処理装置。 - 【請求項１１】 前記情報処理装置が、分岐命令の実行
によって前記ブランチヒストリに対するデータ処理が必
要となった時、該データ処理に必要な情報と前記命令の
アドレスに添付されたウェイ指定情報とを前記ブランチ
ヒストリに与える分岐命令制御手段を更に備えることを
特徴とする請求項１記載の複数のウェイを持つブランチ
ヒストリを備える情報処理装置。 - 【請求項１２】 前記ブランチヒストリに対して、前記
分岐命令制御手段によって与えられたデータ処理に必要
な情報とウェイ指定情報とに対応して、対象エントリに
対するデータ処理を実行するデータ処理手段を備えるこ
とを特徴とする請求項１１記載の複数のウェイを持つブ
ランチヒストリを備える情報処理装置。 - 【請求項１３】 前記対象エントリに対するデータ処理
がデータの新規登録、更新、または削除であることを特
徴とする請求項１２記載の複数のウェイを持つブランチ
ヒストリを備える情報処理装置。 - 【請求項１４】 前記データ処理手段が、前記対象エン
トリに対するデータ処理を、前記情報処理装置の１サイ
クルタイムで実行することを特徴とする請求項１３記載
の複数のウェイを持つブランチヒストリを備える情報処
理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35092598A JP3522135B2 (ja) | 1998-12-10 | 1998-12-10 | 複数のウェイを持つブランチヒストリを備える情報処理装置 |
| US09/456,918 US6532534B1 (en) | 1998-12-10 | 1999-12-07 | Information processing apparatus provided with branch history with plurality of designation ways |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35092598A JP3522135B2 (ja) | 1998-12-10 | 1998-12-10 | 複数のウェイを持つブランチヒストリを備える情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000172503A JP2000172503A (ja) | 2000-06-23 |
| JP3522135B2 true JP3522135B2 (ja) | 2004-04-26 |
Family
ID=18413849
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35092598A Expired - Fee Related JP3522135B2 (ja) | 1998-12-10 | 1998-12-10 | 複数のウェイを持つブランチヒストリを備える情報処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6532534B1 (ja) |
| JP (1) | JP3522135B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7783871B2 (en) * | 2003-06-30 | 2010-08-24 | Intel Corporation | Method to remove stale branch predictions for an instruction prior to execution within a microprocessor |
| JP4327008B2 (ja) * | 2004-04-21 | 2009-09-09 | 富士通株式会社 | 演算処理装置及び演算処理装置の制御方法 |
| JP4362096B2 (ja) * | 2004-09-30 | 2009-11-11 | 富士通株式会社 | 情報処理装置，リプレース方法，リプレースプログラム及びリプレースプログラムを記録したコンピュータ読取可能な記録媒体 |
| EP1990713B1 (en) * | 2006-02-28 | 2013-04-10 | Fujitsu Ltd. | Branch predicting device for computer |
| JP5633169B2 (ja) * | 2010-03-25 | 2014-12-03 | 富士通株式会社 | 分岐予測方法及びその方法を実行する分岐予測回路 |
| JP2011209774A (ja) * | 2010-03-26 | 2011-10-20 | Fujitsu Ltd | 分岐予測方法及びその方法を実行する分岐予測回路 |
| JP2013131036A (ja) | 2011-12-21 | 2013-07-04 | Fujitsu Ltd | 演算処理装置及び演算処理装置の制御方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01286031A (ja) | 1988-05-13 | 1989-11-17 | Nec Corp | 情報処理装置 |
| JPH0271328A (ja) | 1988-09-07 | 1990-03-09 | Nec Corp | 分岐ヒストリーテーブル制御方式 |
| JPH04175825A (ja) | 1990-11-07 | 1992-06-23 | Nec Corp | 分岐履歴テーブルを備えた情報処理装置 |
| JP2982506B2 (ja) | 1992-08-18 | 1999-11-22 | 日本電気株式会社 | 分岐ヒストリテーブル制御回路 |
| US5978906A (en) * | 1996-11-19 | 1999-11-02 | Advanced Micro Devices, Inc. | Branch selectors associated with byte ranges within an instruction cache for rapidly identifying branch predictions |
-
1998
- 1998-12-10 JP JP35092598A patent/JP3522135B2/ja not_active Expired - Fee Related
-
1999
- 1999-12-07 US US09/456,918 patent/US6532534B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000172503A (ja) | 2000-06-23 |
| US6532534B1 (en) | 2003-03-11 |
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|---|---|---|---|
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