JPH0361213B2 - - Google Patents

Description

【発明の詳細な説明】 (a) （産業上の利用分野） 本発明は、バツフアメモリと、該バツフアメモ
リに対するブロツク単位のプリフエツチ機能を有
するデータ処理装置におけるプリフエツチ機能に
関する。

超高速のデータ処理を要求され、バツフアメモ
リを備えたデータ処理装置においては、該バツフ
アメモリをアクセスして‘ノンヒツト’の時、主
記憶装置から該バツフアメモリへのデータ転送
（ブロツクフエツチ）動作は、性能を低下させる
原因の一つであるが、バツフアメモリの容量の制
限により、ある程度はやむを得ないものである。

然しなが、バツフアメモリ内のデータによ
り、命令制御部や演算部が動作している時には、
主記憶装置とのインターフエース部は使用されて
いないし、１度ブロツクフエツチ動作に入る
と、当該データブロツクが主記憶装置から転送さ
れてくる迄の間、上記命令制御部や演算部には空
き時間が発生する。

上記，で示した空きタイミングを使用し
て、予め必要と思われるデータをバツフアメモリ
に先取りすることにより、データ処理装置の性能
を向上させることができることに着目した効果的
なプリフエツチ機能が要望されていた。

又、メモリアクセスについては、連続したオペ
ランドデータと共に、命令においても、ある命令
をフエツチすると、以降の命令フエツチは上記命
令を含む、あるアドレスの範囲内の命令をフエツ
チすることが繰り返されると云うプログラムの局
所性があり、上記命令を含むデータブロツクの次
のブロツクをプリフエツチしておくことにより、
処理能力の向上が機待できる。

従つて、データ処理装置において、命令制御部
からメモリ制御部へのフエツチアクセスは、次の
２つに大きく分類できる。

即ち、 (1) 命令フエツチや、連続したアドレスのオペラ
ンドフエツチ。

(2) 単一（不連続なアドレス）のオペランドフエ
ツチ。

そして、(1)に対しては、次のデータブロツクを
プリフエツチしておくことにより、バツフアメモ
リに対するヒツト率を向上させることができる。

(2)に対しては、後続するリクエストのメモリア
クセスのオペランドデータをバツフアメモリに読
み取つておくことにより、当該データ処理装置の
性能の向上化が図れる。

こうした面から、メモリアクセスの上記(1)，(2)
の特性を生かしたプリフエツチ機能が要求されて
いた。

(b) 従来の技術 バツフアメモリを有するデータ処理装置におけ
る従来方式のプリフエツチ機能を第２図によつて
説明する。

先ず、通常のフエツチ動作については、命令制
御部（以下IUと云う）１よりのフエツチ要求
EAGに対応するフエツチアドレスが、セレクタ
２を通して実行アドレスレジスタ（EAR）３に
セツトされ、バツフアメモリ（BS）６、及び該
バツフアメモリ（BS）６のアドレス情報を保持
しているタグ部（TAG）４をアクセスする。

タグ部（TAG）４、及び一致検出回路
（MCH））５により、バツフアメモリ（BS）６上
に、上記フエツチ要求（EAG）に対するデータ
ブロツクが存在することが検出された場合、バツ
フアメモリ（BS）６からセレクタ７を通して、
当該データが読み出され、上記フエツチ要求
（EAG）が命令の場合には命令ワードレジスタ
（IWR）８にセツトされた後、IU１に送出され、
上記フエツチ要求（EAG）がオペランドフエツ
チの場合にはオペランドワードレジスタ
（OWR）９にセツトされた後、演算部（EU）１
０に送出される。

タグ部（TAG）４、及び一致検出回路
（MCH）５により、バツフアメモリ（BS）６上
に、上記データブロツクが存在しないことが検出
された時、上記フエツチアドレスは実行アドレス
レジスタ（EAR）３から実アドレスレジスタ
（RAR）１３、主記憶アドレスレジスタ
（MSAR）１４を経て、ブロツクフエツチ要求と
共に主記憶装置（以下MCUと云う）１５に送出
される。

MCU１５から当該フエツチアドレスのデータ
ブロツクが転送されてくると、そのデータをバツ
フアメモリ（BS）６に登録し、アドレス情報を
タグ部（TAG）４に登録するように制御される。

この時、上記データの内、一番最初のものは、
バツフアメモリ（BS）６に登録されると同時に、
バイパス動作により、命令ワードレジスタ
（IWR）８、又はオペランドワードレジスタ
（OWR）９にセツトされ、IU１、又は演算部
（EU）１０に送出される。（尚、登録、及びバイ
パスの為の回路は図示していない） 次に、プリフエツチ動作については、例えばム
ーブ命令のように連続したオペランドデータを必
要とする場合には、当該ムーブ命令が検出される
と、実行アドレスレジスタ（EAR）３にセツト
されたオペランドアドレスを加算器（INC）１１
に送出し、１ブロツク分のアドレス６４（64バイ
ト／ブロツクの時）を加算したアドレスをプリフ
エツチポート（PE PORT）１６にセツトし、セ
レクタ２を通して実行アドレスレジスタ（EAR）
３にセツトし、タグ部（TAG）４、及び一致検
出回路（MCH）５により、当該データブロツク
が、バツフアメモリ（BS）６に存在しないこと
が検出されると、該実行アドレスレジスタ
（EAR）３のアドレスを実アドレスレジスタ
（RAR）１３、主記憶アドレスレジスタ
（MSAR）１４を通して、ブロツクフエツチ要求
と共に、MCU１５に送出し、例えばバツフアメ
モリ（BS）６と演算部（EU）１０との間でムー
ブ動作を行つている間に、該ムーブ動作に続い
て、或いは通常のブロツクフエツチ動作に続い
て、上記プリフエツチの為のブロツクフエツチを
行つてきた。

(c) 発明が解決しようとする問題点 即ち、従来方式においては、上記のように連続
したオペランドデータに対してのみ行うと云うよ
うな、１つのプリフエツチ機能だけであるので、
プリフエツチが可能なメモリアクセスに限りがあ
り、プリフエツチができる機会が少なく、バツフ
アメモリを有するデータ処理装置の処理能力を極
限近くまで向上させることができないと云う問題
があつた。

本発明は上記従来の欠点に鑑み、メモリアクセ
スの特性に着目して、データ処理装置の命令制御
部からのメモリアクセスを、前記２つの系統、即
ち、(1)命令フエツチや、連続したアドレスのオペ
ランドフエツチと、(2)単一（不連続なアドレス）
のオペランドフエツチに分けて、それぞれのメモ
リアクセスの特徴に適したプリフエツチを行う方
法を提供することを目的とするものである。

(d) 問題点を解決する為の手段 そしてこの目的は、メモリアクセスの内、 命令フエツチや、連続したオペランドフエツ
チのように、該メモリアクセスにアドレスの連
続性が期待されるメモリアクセスに対しては、
該アクセスアドレスに１ブロツクのバイト数を
加算したアドレスのデータブロツクを、バツフ
アメモリのデータにより演算部等が動作してい
る時には、主記憶装置とのインタフエースが空
いていることに着目して、或いは既に、通常の
ブロツクフエツチが行われている場合には、該
ブロツクフエツチ動作に続いて、次のデータブ
ロツクを先取りするように、 単一のオペランドフエツチに対しては、一度
通常のブロツクフエツチ動作に入ると、当該デ
ータがバツフアメモリに転送されてくる迄の
間、メモリ制御部は空き時間となることに着目
して、命令制御部（IU）１からの後続してい
るリクエストのメモリアクセスの先取りを行う
ために、上記２つのケース，を識別する信
号が、上記命令制御部（IU）１から、図示し
ていないパイプライン機構によつて送られてく
るのを検出する手段、即ち、後述のメモリアク
セス形態検出部（MAFDET）１７（後述の第
１図参照）と、該メモリアクセス形態検出部
（MAFDET）１７によつて出力される制御信
号Ｓによつて両者を切り替える手段（セレク
タ）とを設け、それぞれのケースに対応したプ
リフエツチ動作を行う方法を提供することによ
つて達成される。

(e) 作用 即ち、本発明によれば、上記，で示した２
つのケースを検出して、それぞれのケースに対応
したプリフエツチ動作が行われるように制御され
るので、バツフアメモリの機能を最大限迄生かす
ことができ、データ処理装置の処理能力を向上さ
せることができる効果がある。

(f) 実施例 以下本発明の実施例を図面によつて詳述する。
第１図は本発明の一実施例をブロツク図で示した
もので、第２図の従来方式と比較すると明らかな
ように、本発明においては、前述のように、命令
制御部（IU）１でメモリ制御部へフエツチ要求
を出すとき、“命令フエツチ／連続したアドレス
のオペランドフエツチ”なのか、或いは、“不連
続なアドレスのオペランドフエツチ”なのかを、
例えば、命令パイプライン中で、上記のブーム命
令のコード（操作部）を検出するとか、或いは、
メモリフエツチの種別（命令フエツチ／オペラン
ドフエツチ）を、命令パイプラインでの該当フエ
ーズ、即ち、命令フエツチフエーズ／オペランド
フエツチフエーズでの制御信号を取り出す等して
生成した信号を、図示していないパイプライン機
構を介して、メモリアクセス形態検出部
（MAFDET）１７に設定することにより出力さ
れる制御信号Ｓにより、バツフアメモリ（BS）
６に対するプリフエツチ方法を切り替えている所
に特徴がある。

(a) IU１からのメモリアクセスが命令フエツチ、
又は連続したアドレスのオペランドフエツチの
場合のプリフエツチ動作。｛特許請求の範囲に
おける第１の検出手段に対応｝ 命令フエツチや、ムーブ命令等のオペランド
フエツチは連続したアドレスを連続的にアクセ
スする為、現在アクセスしているアドレスのデ
ータがタグ部（TAG）４、一致検出回路
（MCH）５によつて、バツフアメモリ（BS）
６に存在することが検出されても、当該アドレ
スに64バイト｛本実施例においては、バツフア
メモリ（BS）６の１ブロツクが64バイトとす
る）を加算器（INC）１１で加算したアドレス
を、メモリアクセス形態検出部（MAFDET）
１７の制御信号Ｓによつてセレクタ１２を制御
して、プリフエツチポート（PF PORT）１６
にセツトし、セレクタ２を通して、実行アドレ
スレジスタ（EAR）３にセツトし、タグ部
（TAG）４、及び一致検出回路（MCH）５に
よつて、当該アドレスのデータブロツクがバツ
フアメモリ（BS）６に存在することが検出さ
れた時には、該プリフエツチ動作を終了し、存
在しない時には、そのアドレスを、プリフエツ
チのブロツクフエツチ要求と共に、実アドレス
レジスタ（RAR）１３、主記憶アドレスレジ
スタ（MSAR）１４を通してMCU１５に送出
する。

MCU１５からの当該プリフエツチアドレス
のデータブロツクが転送さされてくると、その
データをバツフアメモリ（BS）６に登録し、
アドレス情報をタグ部（TAG）４に登録して、
当該プリフエツチ動作を終了する。

この動作は、第２図で説明した通常のブロツ
クフエツチ動作が行われている場合には、該ブ
ロツクフエツチ動作と並行して行われる。

(b) IU１からのアクセスが単一（即ち、不連続
なアドレス）のオペランドフエツチの場合のプ
リフエツチ動作。｛特許請求の範囲における第
２の検出手段に対応｝ ロード命令等のオペランドフエツチは１回のア
クセスで終了する為、次の命令オペランドフエツ
チアドレスとは無関係である為、フエツチアドレ
スを64バイト加算したアドレスでプリフエツチを
行う上記(a)のようなプリフエツチは意味がない
為、本発明においては以下のようなプリフエツチ
を行う。

ある単一オペランドのメモリアクセスにおい
て、タグ部（TAG）４、及び一致検出回路
（MCH）６によつて、当該データがバツフアメ
モリ（BS）６に存在しないことが検出され、前
記(a)で説明した動作に従つて、通常のブロツクフ
エツチ要求がMCU１５に送出された場合、当該
アドレスのデータがMCU１５からバツフアメモ
リ（BS）６に転送されてくる迄の間に、上記ブ
ロツクフエツチ動作と並行に後続しているリクエ
ストのオペランドフエツチのアドレスによりプリ
フエツチを行うように制御される。

具体的には、上記連続したブロツクの後続ブロ
ツクをプリフエツチする機構と同じ機構を用いて
行う。即ち、通常のブロツクフエツチ要求が
MCU１５に送出された場合、次にIU１から来て
いるオペランドフエツチアドレス（EAG）実行
アドレスレジスタ（EAR）３にセツトされ、命
令制御部（IU）１から、該後続リクエストにつ
いてのメモリアクセス形態を指示する信号、即
ち、前述の不連続なオペランドフエツチの要求で
あることを示す信号が、該メモリアクセス形態検
出部（MAFDET）１７にセツトされた時点で、
当該後続リクエストのアドレスをメモリアクセス
形態検出部（MAFDET）１７からの制御信号Ｓ
によつてセレクタ１２を制御し、上記実行アドレ
スレジスタ（EAR）３にセツトされたアドレス
を直接〔即ち、加算器（INC）１１で64を加算す
ることなく〕プリフエツチポート（PF PORT）
１６にセツトし、そのアドレスをセレクタ２を通
して実行アドレスレジスタ（EAR）３に送出し、
タグ部（TAG）４、及び一致検出回路（MCH）
５によつて、当該アドレスのデータがバツフアメ
モリ（BS）６に存在していることが検出された
時、該プリフエツチ動作を終了し、該データが存
在しない時には、実行アドレスレジスタ（EAR）
３のアドレスを、実アドレスレジスタ（RAR）
１３、主記憶アドレスレジスタ（MSAR）１４
を通して、プリフエツチの為のブロツクフエツチ
要求と共に、MCU１１に送出する。

MCU１１から当該フエツチアドレスのデータ
が転送されてくると、そのデータをバツフアメモ
リ（BS）６に登録し、アドレス情報をタグ部
（TAG）４に登録して、本プリフエツチ動作を終
了する。

このように、本発明においては、(a)、又は(b)の
プリフエツチ動作が、メモリアクセス形態検出部
（MAFDET）１７からの制御信号Ｓによつて動
的に切り替えられて動作する所に特徴がある。

(g) 発明の効果 以上、詳細に説明したように、本発明のデータ
処理装置は、メモリアクセスの内、 命令フエツチや、連続したオペランドフエツ
チのように、該メモリアクセスにアドレスの連
続性が期待されるメモリアクセスに対しては、
該アクセスアドレスに１ブロツクのバイト数
（例えば、64）を加算したアドレスのデータブ
ロツクを、バツフアメモリのデータにより演算
部等が動作している時には、主記憶装置とのイ
ンタフエースが空いていることに着目して、或
いは既に、通常のブロツクフエツチが行われて
いる場合には、該ブロツクフエツチ動作と並行
して、次のデータブロツクを先取りするよう
に、 単一のオペランドフエツチに対しては、一度
通常のブロツクフエツチ動作に入ると、当該デ
ータがバツフアメモリに転送されてくる迄の
間、メモリ制御部等が空き時間となることに着
目して、命令制御部（IU）１からの後続して
いるリクエストのメモリアクセスの先取りを行
うために、上記２つのケース，を識別する
信号が、上記命令制御部（IU）１から、図示
していないパイプライン機構によつて送られて
くるのを検出する手段、即ち、上記のメモリア
クセス形態検出部（MAFDET）１７と、該メ
モリアクセス形態検出部（MAFDET）１７に
よつて出力される制御信号Ｓによつて両者を切
り替える手段とを設け、それぞれのケースに対
応したプリフエツチ動作が行われるように制御
されるので、バツフアメモリの機能を最大迄生
かすことができ、データ処理装置の処理能力を
向上させることかできる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例をブロツク図で示し
た図、第２図は従来方式のプリフエツチ動作を説
明する図、である。 図において、１は命令制御部（IU）、２，７，
１２はセレクタ、３は実行アドレスレジスタ
（EAR）、４はタグ部（TAG）、５は一致検出回
路（MCH）、６はバツフアメモリ（BS）、８は命
令ワードレジスタ（IWR）、９はオペランドワー
ドレジスタ（OWR）、１０は演算部（EU）、１
１は加算器（INC）、１３は実アドレスレジスタ
（RAR）、１４は主記憶アドレスレジスタ
（MSAR）、１５は主記憶装置（MCU）、１６は
プリフエツチポート（PF PORT）、１７はメモ
リアクセス形態検出部（MAFDET）、Ｓはセレ
クタ制御信号、をそれぞれ示す。

Claims (1)

【特許請求の範囲】
1. １ バツフアメモリと、該バツフアメモリに対す
   るブロツク単位のプリフエツチ機能を有するデー
   タ処理装置であつて、命令制御部からメモリ制御
   部をアクセスする時、該命令制御部内に設けられ
   ている、命令フエツチや連続したアドレスのオペ
   ランドフエツチを検出する第１の検出手段と、不
   連続なアドレスのオペランドフエツチを検出する
   第２の検出手段とからの信号によつて設定される
   メモリアクセス形態検出部（MAFDET）と、上
   記メモリアクセス形態検出部（MAFDET）から
   出力される制御信号Ｓによつて、該バツフアメモ
   リに対するプリフエツチアドレスを切り換える手
   段（セレクタ）とを設け、上記メモリアクセス形
   態検出部（MAFDET）の制御信号Ｓが示す上記
   主記憶装置に対するアクセスが、上記第１の検出
   手段によつて検出されたメモリアクセスを指示し
   ている時は、該アクセスアドレスに１ブロツク分
   のアドレスを加算したアドレスでプリフエツチを
   行い、上記メモリアクセス形態検出部
   （MAFDET）の制御信号Ｓが示す上記主記憶装
   置に対するアクセスが、上記第２の検出手段によ
   つて検出されたメモリアクセスを指示している時
   は、上記命令制御部からの後続リクエストのメモ
   リアクセスのプリフエツチを行うように、上記メ
   モリアクセス形態検出部（MAFDET）の制御信
   号Ｓが指示するプリフエツチアドレスを、上記切
   り替え手段（セレクタ）で選択してプリフエツチ
   行うように制御することを特徴とするデータ処理
   装置。