JPH10187531A - キャッシュメモリのプリフェッチ方式 - Google Patents

Abstract

(57)【要約】 【課題】 効率的なプリフェッチを行い、プロセッサか
らの要求に対するヒット率を向上させ、プロセッサに対
して高速にデータの提供を行う。 【解決手段】 信号入力部４０は、プロセッサ２００か
らの要求がプログラムフェッチであるかデータアクセス
であるかを示すコード信号と、データアクセスが単発ア
クセスか連続アクセスかを示すモード信号と、データア
クセスがアドレスの昇順方向であるか降順方向であるか
を示すディレクション信号とを入力する。データ制御回
路４は、信号入力部４０により入力されたコード信号，
モード信号，およびディレクション信号がそれぞれ「デ
ータアクセス」，「連続アクセス」，および「降順方
向」を示している場合にはアドレスの降順方向にプリフ
ェッチ動作を行うように制御し、それ以外の場合にはア
ドレスの昇順方向にプリフェッチ動作を行うように制御
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、キャッシュメモリ
の制御方式に関し、特にキャッシュメモリのプリフェッ
チ方式に関する。

【０００２】

【従来の技術】図３（ａ）および（ｂ）は、従来のキャ
ッシュメモリのプリフェッチ方式に関する特許公報（特
開昭６３−７５１号公報および特開平４−４４１３９号
公報）に係る技術（当該公報における発明の名称は「プ
リフェッチ制御方式」である）を説明するための図であ
る。

【０００３】同図において、（ａ）はキャッシュメモリ
へのフェッチ要求があった際には必ず次のブロックをプ
リフェッチする制御を行うキャッシュメモリのプリフェ
ッチ方式の構成を示すブロック図であり、（ｂ）はデー
タをキャッシュメモリにプリフェッチする際にはプリフ
ェッチ命令を挿入して事前にデータをプリフェッチする
制御を行うキャッシュメモリのプリフェッチ方式の構成
を示すブロック図である。

【０００４】図３（ａ）の従来方式は、命令処理部（フ
ェッチアドレスを送出する処理部）が実行するプログラ
ムおよびオペランドデータのアドレス分布に局所性があ
ることに着目し、命令処理部からのフェッチアドレスの
データがキャッシュメモリに存在（ヒット）した場合に
は当該ブロックの次のブロックをサーチし、当該データ
がキャッシュメモリに存在しない場合には主記憶装置へ
のプリフェッチを行うことにより、キャッシュメモリの
効率的な使用を可能とするものである。

【０００５】図３（ｂ）の従来方式は、プログラム中で
データを使用する場合には当該データを使用する命令の
数命令前にプリフェッチ命令を挿入して、予め当該デー
タをキャッシュメモリにプリフェッチしておくことによ
り、キャッシュミスによる処理速度の低下を防ぐもので
ある。

【０００６】

【発明が解決しようとする課題】上述の従来方式には、
以下に示すような問題点があった。

【０００７】第１の問題点は、従来の技術においてプロ
セッサ（命令処理部）から要求のあったプログラムおよ
びデータを常にプリフェッチする場合には、キャッシュ
メモリ内の領域が有効に活用されないということであ
る。その理由は、主記憶装置内のデータ領域は常に連続
しているわけではないので、プリフェッチ時にプロセッ
サが必要としていないデータを多量にキャッシュメモリ
に転送してしまい、プリフェッチの有効性が少なくな
り、必要としているデータをキャッシュメモリから消去
してしまうことがあるからである。

【０００８】第２の問題点は、従来の技術においてデー
タのプリフェッチを行う場合には、データの並びに無関
係にアドレスの一方向に向かってプリフェッチ動作を行
うということである。一般に、十進数のようなストリン
グデータをプロセッサで演算する際には、アドレスの昇
順方向および降順方向の両方向に向かってデータを読み
出す場合が多い。したがって、上述のように片方向のプ
リフェッチ動作では、プロセッサが必要としないデータ
をキャッシュメモリに転送してしまい、プリフェッチの
有効性が少なくなるおれが生じる。

【０００９】本発明の目的は、上述の点に鑑み、プリフ
ェッチ機能を備えたキャッシュメモリにおいて、効率的
なプリフェッチを行い、プロセッサからの要求に対して
ヒット率を向上させることができ、プロセッサに対して
高速にデータの提供を行うことができるキャッシュメモ
リのプリフェッチ方式を実現することにある。

【００１０】

【課題を解決するための手段】本発明のキャッシュメモ
リのプリフェッチ方式は、主記憶装置に対するプリフェ
ッチ機能を備えたキャッシュメモリを有する計算機シス
テムにおける当該キャッシュメモリにおいて、主記憶装
置内のデータの写しを格納するメモリ部と、プロセッサ
から要求されたフェッチアドレスを保持するアドレスレ
ジスタと、前記アドレスレジスタ内のフェッチアドレス
のデータが前記メモリ部に存在するか否かを判定するヒ
ット／ミスヒット判定を行う比較器と、プロセッサから
の要求がプログラムフェッチであるかデータアクセスで
あるかを示すコード信号と、プロセッサからのデータア
クセスが単発アクセスか連続アクセスかを示すモード信
号と、プロセッサからのデータアクセスがアドレスの昇
順方向であるか降順方向であるかを示すディレクション
信号とを入力する信号入力部と、前記比較器によるヒッ
ト／ミスヒット判定が「ミスヒット」である場合に主記
憶装置からデータをブロックロードする制御を行うとと
もに、前記信号入力部により入力されたコード信号，モ
ード信号，およびディレクション信号がそれぞれ「デー
タアクセス」，「連続アクセス」，および「降順方向」
を示している場合にはアドレスの降順方向にプリフェッ
チ動作を行うように制御し、それ以外の場合にはアドレ
スの昇順方向にプリフェッチ動作を行うように制御する
データ制御回路とを有する。

【００１１】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。

【００１２】

【実施例】図１は、本発明のキャッシュメモリのプリフ
ェッチ方式の一実施例の構成を示すブロック図である。

【００１３】図１を参照すると、本実施例のキャッシュ
メモリのプリフェッチ方式は、キャッシュメモリ１００
と、プロセッサ２００と、主記憶装置３００とを含んで
構成されている。

【００１４】本実施例のキャッシュメモリのプリフェッ
チ方式におけるキャッシュメモリ１００は、図１の破線
に囲まれた部分で実現される。

【００１５】このキャッシュメモリ１００は、プロセッ
サ２００と、フェッチアドレス信号線５，データ信号線
６，コード信号線７，プリフェッチ許可信号線８，モー
ド信号線９，ディレクション信号線１０で接続されてい
る。また、当該キャッシュメモリ１００は、主記憶装置
３００と、主記憶アドレス信号線１１および主記憶デー
タ信号線１２で接続されている。

【００１６】図１中の各信号線上の信号（データを含
む）は、次の〜に示す内容を有している。

【００１７】 フェッチアドレス信号線５上の信号：
プロセッサ２００から要求されるフェッチアドレスを示
すフェッチアドレス信号

【００１８】 データ信号線６上の信号：プロセッサ
２００に出力されるデータ

【００１９】 コード信号線７上の信号：プロセッサ
２００からの要求（フェッチ要求）がプログラムフェッ
チ（プログラムのコードのフェッチ）であるかデータア
クセス（データのフェッチ）であるかを１／０（二進数
の１や０という数値はあくまでも例である。他の信号に
おいても同様）で示すコード信号

【００２０】 プリフェッチ許可信号線８上の信号：
プリフェッチ動作を許可するか否かを１／０で示すプリ
フェッチ許可信号

【００２１】 モード信号線９上の信号：プロセッサ
２００からのデータアクセスが単発アクセスか連続アク
セスかを０／１で示すモード信号

【００２２】 ディレクション信号線１０上の信号：
プロセッサ２００からのデータアクセスがアドレスの昇
順方向であるか降順方向であるかを１／０で示すディレ
クション信号

【００２３】 主記憶アドレス信号線１１上の信号：
キャッシュメモリ１００から主記憶装置３００に出力さ
れるアドレス

【００２４】 主記憶データ信号線１２上の信号：主
記憶装置３００からキャッシュメモリ１００に入力され
るデータ

【００２５】キャッシュメモリ１００は、プロセッサ２
００から要求されたプリフェッチアドレスを格納（保
持）するアドレスレジスタ１と、主記憶装置３００内の
データの写しを格納する（主記憶装置３００から読み込
まれたデータを保持する）メモリ部２（キャッシュタグ
領域２１およびデータ領域２２からなる）と、プロセッ
サ２００から要求されたフェッチアドレスのデータがメ
モリ部２に存在するか否かの判定（ヒット／ミスヒット
判定）を行う比較器３と、キャッシュメモリ１００とプ
ロセッサ２００および主記憶装置３００との間のデータ
の流れを制御してミスヒットした場合には主記憶装置３
００からデータをブロックロードする制御を行うデータ
制御回路４と、コード信号，プリフェッチ許可信号，モ
ード信号，およびディレクション信号を入力する信号入
力部４０（信号入力部４０はデータ制御回路４の一部と
して構成することも可能である）とを含んで構成されて
いる。

【００２６】図２は、本実施例のキャッシュメモリのプ
リフェッチ方式の処理を示す流れ図（フローチャート）
である。この処理は、ヒット／ミスヒット判定ステップ
２０１と、キャッシュメモリ内データプロセッサ出力ス
テップ２０２と、ブロックロードステップ２０３と、コ
ード信号判定ステップ２０４と、モード信号判定ステッ
プ２０５と、ディレクション信号判定ステップ２０６
と、アドレス昇順方向プリフェッチステップ２０７と、
アドレス降順方向プリフェッチステップ２０８とからな
る。

【００２７】次に、このように構成された本実施例のキ
ャッシュメモリのプリフェッチ方式の動作について、図
１および図２を参照して詳細に説明する。

【００２８】プロセッサ２００からフェッチ要求がある
と、フェッチアドレス信号線５を経由して、キャッシュ
メモリ１００内のアドレスレジスタ１に要求アドレス
（フェッチアドレス）が入力され、キャッシュメモリ１
００内の各構成要素は以下に示すような処理を行う（図
２参照）。

【００２９】比較器３は、アドレスレジスタ１の内容と
メモリ部２内のキャッシュタグ領域２１の内容とを比較
して、アドレスレジスタ１の内容（フェッチアドレス）
と一致するアドレスがキャッシュタグ領域２１にあるか
否か（ヒットかミスヒットか）を判定する（ステップ２
０１）。

【００３０】データ制御回路４は、ステップ２０１で
「アドレスレジスタ１の内容と一致するアドレスがキャ
ッシュタグ領域２１にある」と比較器３により判定され
た場合（ヒットの場合）には、キャッシュメモリ１００
の内容（上記の判定でヒットの対象となったキャッシュ
タグに対応するデータ領域２２内のデータ）をデータ信
号線６を経由してプロセッサ２００に出力する（ステッ
プ２０２）。

【００３１】一方、データ制御回路４は、ステップ２０
１で「アドレスレジスタ１の内容と一致するアドレスが
キャッシュタグ領域２１にない」と比較器３により判定
された場合（ミスヒットの場合）には、キャッシュメモ
リ１００内にプロセッサ２００が要求するデータが存在
しないことを認識し、主記憶装置３００に対するブロッ
クロード処理を行い、そのブロックロード処理によって
取得したフェッチ要求の対象のデータをプロッセッサ２
００に出力する（ステップ２０３）。

【００３２】ここで、ブロックロード処理とは、主記憶
装置３００に対して主記憶アドレス信号線１１を経由し
てフェッチアドレスを出力し、主記憶データ信号線１２
を経由して必要なデータを含むブロックを入力する処理
を意味する。

【００３３】ところで、信号入力部４０は、プロセッサ
２００から、コード信号線７，プリフェッチ許可信号線
８，モード信号線９，およびディレクション信号線１０
を介して、それぞれコード信号，プリフェッチ許可信
号，モード信号，およびディレクション信号を入力して
いる。

【００３４】データ制御回路４は、ステップ２０２また
はステップ２０３の処理の後に、信号入力部４０によっ
て入力された各信号を参照し、図２に示す流れ図に従っ
て以下の〜に示すプリフェッチ動作を行う。なお、
図２の流れ図では、プリフェッチ許可信号が”１”の場
合、すなわちプリフェッチが許可されている場合につい
てのみ示している（プリフェッチ許可信号が”０”の場
合、すなわちプリフェッチが許可されていない場合に
は、以下の〜に示すプリフェッチ動作は行われな
い）。

【００３５】 コード信号が”１”であるか否かを判
定する（ステップ２０４）。コード信号が”１”である
場合、すなわちプロセッサ２００からのフェッチ要求が
プログラムフェッチである場合には、アドレスの昇順方
向にある次ブロックをプリフェッチしてメモリ部２に格
納する（ステップ２０７）。

【００３６】 コード信号が”１”でない場合（”
０”である場合）、すなわちプロセッサからのフェッチ
要求がデータアクセスである場合には、さらにモード信
号を参照して、モード信号が”１”であるか否かを判定
する（ステップ２０５）。モード信号が”１”でない場
合（”０”である場合）、すなわちデータアクセスが単
発のメモリアクセスで終了する場合には、アドレスの昇
順方向にある次ブロックをプリフェッチしてメモリ部２
に格納する（ステップ２０７）。

【００３７】 モード信号が”１”である場合、すな
わちデータアクセスが連続したメモリアクセスからなる
場合には、さらにディレクション信号を参照して、ディ
レクション信号が”１”であるか否かを判定する（ステ
ップ２０６）。ディレクション信号が”１”でない場合
（”０”である場合）、すなわちデータの読込み方向が
アドレスの降順方向に続く場合には、アドレスの降順方
向にある次ブロックをプリフェッチしてメモリ部２に格
納する（ステップ２０８）。

【００３８】 ディレクション信号が”１”である場
合、すなわちデータの読込み方向がアドレスの昇順方向
に続く場合には、アドレスの昇順方向にある次ブロック
をプリフェッチしてメモリ部２に格納する（ステップ２
０７）。

【００３９】以上のように、プロセッサ２００により処
理される命令の種類等によってプリフェッチの方向およ
びプリフェッチの可否を変更することができ、きめの細
かいプリフェッチの制御が可能となる。

【００４０】なお、上記の実施例では、信号入力部４０
によってプリフェッチ許可信号が入力され、データ制御
回路４によってそのプリフェッチ許可信号に基づくプリ
フェッチ動作の可否の判定が行われる場合について述べ
た。しかし、プリフェッチ許可信号の考え方を採用せず
に、常にプリフェッチ動作を行うように制御するように
設定しても、本発明のキャッシュメモリのプリフェッチ
方式を実現できることはいうまでもない。

【００４１】

【発明の効果】本発明のキャッシュメモリのプリフェッ
チ方式は、キャッシュメモリへの要求がデータアクセス
であることをコード信号によって検出した場合には、プ
ロセッサからのデータアクセスがストリングデータの処
理のように連続したアクセスであるか否かをモード信号
によって検出し、データアクセスがアドレスの昇順に行
われるのか降順に行われるのかをディレクション信号に
よって検出することにより、ストリングデータの演算の
ような特定の処理に対してプリフェッチ動作のアドレス
方向を可変とすることができる。これによって、本発明
では、プロセッサが不要なデータをキャッシュメモリ内
に読み込むことをなくすことができ、効率的なキャッシ
ュメモリの使用を実現することができるようになる。

【００４２】すなわち、プリフェッチ許可信号の考え方
を採用することとも併せて、以下に示すような効果が生
じる。

【００４３】第１の効果は、プロセッサから要求のあっ
たプログラムおよびデータを常にプリフェッチするわけ
ではないため、キャッシュメモリ内の領域が有効に活用
されるということである。このような効果が生じる理由
は、プロセッサにて処理される命令毎にプリフェッチ許
可信号を変化させることが可能であり、不必要なプリフ
ェッチ動作を抑止することができるからである。

【００４４】第２の効果は、データのプリフェッチ時に
はプロセッサが要求するデータの読出し方向にプリフェ
ッチを行うことができるということである。このような
効果が生じる理由は、プロセッサにて処理される命令毎
にデータのプリフェッチ動作をアドレスの昇順方向に行
うか降順方向に行うかを切り替えることができるからで
ある。

【図面の簡単な説明】

【図１】本発明のキャッシュメモリのプリフェッチ方式
の一実施例の構成を示すブロック図である。

【図２】図１に示すキャッシュメモリのプリフェッチ方
式の処理を示す流れ図である。

【図３】従来のキャッシュメモリのプリフェッチ方式の
具体例の構成を示すブロック図である。

【符号の説明】

１ アドレスレジスタ ２ メモリ部 ３ 比較器 ４ データ制御回路 ５ フェッチアドレス信号線 ６ データ信号線 ７ コード信号線 ８ プリフェッチ許可信号線 ９ モード信号線 １０ ディレクション信号線 １１ 主記憶アドレス信号線 １２ 主記憶データ信線号 ２１ キャッシュタグ領域 ２２ データ領域 ４０ 信号入力部 １００ キャッシュメモリ ２００ プロセッサ ３００ 主記憶装置

Claims (2)

【特許請求の範囲】
1. 【請求項１】 主記憶装置に対するプリフェッチ機能を
   備えたキャッシュメモリを有する計算機システムにおけ
   る当該キャッシュメモリにおいて、 主記憶装置内のデータの写しを格納するメモリ部と、 プロセッサから要求されたフェッチアドレスを保持する
   アドレスレジスタと、 前記アドレスレジスタ内のフェッチアドレスのデータが
   前記メモリ部に存在するか否かを判定するヒット／ミス
   ヒット判定を行う比較器と、 プロセッサからの要求がプログラムフェッチであるかデ
   ータアクセスであるかを示すコード信号と、プロセッサ
   からのデータアクセスが単発アクセスか連続アクセスか
   を示すモード信号と、プロセッサからのデータアクセス
   がアドレスの昇順方向であるか降順方向であるかを示す
   ディレクション信号とを入力する信号入力部と、 前記比較器によるヒット／ミスヒット判定が「ミスヒッ
   ト」である場合に主記憶装置からデータをブロックロー
   ドする制御を行うとともに、前記信号入力部により入力
   されたコード信号，モード信号，およびディレクション
   信号がそれぞれ「データアクセス」，「連続アクセ
   ス」，および「降順方向」を示している場合にはアドレ
   スの降順方向にプリフェッチ動作を行うように制御し、
   それ以外の場合にはアドレスの昇順方向にプリフェッチ
   動作を行うように制御するデータ制御回路とを有するこ
   とを特徴とするキャッシュメモリのプリフェッチ方式。
2. 【請求項２】 コード信号，モード信号，およびディレ
   クション信号とともにプリフェッチ動作を許可するか否
   かを示すプリフェッチ許可信号を入力する信号入力部
   と、 前記信号入力部により入力されたプリフェッチ許可信号
   が「プリフェッチ動作の許可」を示している場合にのみ
   プリフェッチ動作を行うように制御するデータ制御回路
   とを有することを特徴とする請求項１記載のキャッシュ
   メモリのプリフェッチ方式。