JPS61240349A - 情報処理装置におけるキヤツシユ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の属する技術分野〕 本発明は、キャッシュディレクトリ（タグ記憶する。

〔従来技術〕

従来からキャッシュメモリ回路を持つスカラ演算装置と
、主記憶装置に対して複数個のインタフェースを持ち、
複数の要素データを同時にアクセスすることの出来る並
列ベクトル演算装置とを有する情報処理システムにおい
て、ベクトル演算装置が行なうベクトル要素の主記憶装
置に対するストア動作に対応して、スカラー演算装置が
持つているキャッシュメモリ回路の内容を保証する為に
。

ベクトルストアアドレスをキャッシュメモリ回路に送シ
、キャッシュメモリにベクトルストアアドレスに対応し
たデータが登録されているか否かをチェックし、登録さ
れていれば無効化回路によシ該登録を無効化するキャッ
ジ−制御方式がよく知られている。

上記に適用するものとして、主記憶上の複数の要素デー
タを同時にアクセスする並列ベクトル演算装置は、処理
を高速忙行なう為に無効化回路を複数個設ける事も一般
に知られているが、ハードウェア量が大きくなるという
欠点がある。また。

無効化回路を複数個設け、さらに、処理効率を向上させ
るものとして、入力される複数個のベクトルストアアド
レスを無効化回路の隣シ同志のブロックアドレス単位で
比較し、一致するものがあればどちらか一方の無効化処
理を抑止して、無駄な無効化動作を省略する方式が知ら
れている。しかし、この方式は、無効化回路をベクトル
演算装置の並列動作の数よシ少なくした場合には、無効
化回路の処理効率を向上させない限シシステムの性能に
影響を与えることになるが、効率向上に対する手法はあ
まシ知られていない。

〔発明の目的〕

本発明の目的は、無効化回路の数をベクトル演算装置の
並列動作数よシ少なくしても、ベクトルストア動作処理
に比べて無効化処理の遅くなることを防ぎ、システム性
能に影響を与えることのない情報処理装置におけるキャ
ッシュ制御方式を提供することにある。

〔発明の構成〕

本発明によるキャッシュ制御方式は、主記憶装置と、該
主記憶装置の複数のベクトル要素データをデータパスを
介してアクセスする少なくとも１つのベクトル演算処理
手段と、前記主記憶装置のスカラデータをデータパスを
介してアクセスするスカラ演算処理手段と、プログラム
命令に従って前記両処理手段にベクトルデータ、または
スカラデータのロード／ストア動作指令を送出する指令
手段とを有する情報処理装置において、前記主記憶装置
からデータノＪ？スを介してデータの一部をうけ、その
写しを記憶するバッファメモリ手段と。

該バッファメモリ手段に格納されたブロックデータに対
応する前記主記憶装置のブロックアドレス情報を登録す
るタグ記憶手段と、該タグ記憶手段にブロックアドレス
情報の新規登録、または登録アドレスを無効にすべく制
御し、且つ前記主記憶装置に対しデータのロード、スト
ア指令を制御するメモリ制御手段と、前記指令手段から
送出されるベクトルストア動作指令に応答して発生する
複数のベクトル要素ストアデータに対する各ストアアド
レスを前記ストア動作指令に伴なって発生されるベクト
ルストア情報から作成し、前記メモリ制御手段に登録ア
ドレスの無効化処理を指示するタグ無効化指示手段と、
前記ベクトル情報を該情報の有効性を示す状態ビットと
共に格納する複数エントリからなるスタック手段と、該
スタック手段に格納されたベクトルストアアドレス情報
に対応した無効化処理の実行中に、前記指令手段から後
続のベクトルストア動作指令が発生されると、該指令に
伴なりて発生されるベクトルストアアドレス情報を前記
スタック手段に格納されているベクトルストアアドレス
情報と比較し、前記両ベクトルストアアドレス情報を構
成する夫々のベクトルストア開始アドレスが同一バッフ
ァブロックアドレス内にあることを示し、且つベクトル
要素間距離情報とベクトル要素数が等しいものがあれば
。

前記スタック手段に対する前記後続ベクトルストアアド
レス情報の登録を抑止する信号を発生する比較手段とを
備えたことを特徴とする。

〔発明の実施例〕

次に９本発明について実施例を挙げ２図面を参照して説
明する。

第１図は本発明による実施例の構成をブロック図によシ
示したものである。この図において、指令回路１からベ
クトルデータストア指令が出されると、ベクトル演算処
理装置１０からはベクトルデータが送出されて主記憶装
置９にストアされる。

ベクトルデータストア指令が出されると、ベクトルデー
タのストアアドレスとしてベクトルストア開始アドレス
情報φ）、ベクトル要素データ間距離情報（ハ）及びベ
クトルストアデータの要素数情報■がスタック回路２及
び比較回路３に送られる。スタック回路２からは、スタ
ック忙入力されたベクトルストアアドレス情報が順次出
力され、タグ無効化指示回路４と比較回路３＆’Ｃ送ら
れる。タグ無効化指示回路４では、上記ベクトルストア
アドレス情報からベクトルストアアドレスＢ　、　Ｂ＋
Ｄ　。

Ｂ＋２Ｄ、・・・、Ｂ　＋　４　Ｄを順次作成し、メモ
リ制御回路６に送る。メモリ制御回路６は、タグ記録回
路５にベクトルストアアドレスが登録されているか否か
を調べさせ、もし登録されていれば該当ブロックアドレ
スを無効化するようにタグ無効化指示を出す。一方、比
較回路３では、スタック回路２から出力されるベクトル
ストアアドレス情報と指令回路１から出される後続のベ
クトルデータストア指令に対応するベクトルストアアド
レス情報とを比較し２両者のベクトルアドレス開始アド
レス情報が同一プロッ′クアドレス内ＶＣ６ることを示
し。

且つベクトル要素データ間距離が等しく、要素数情報も
等しいことが検出されると、スタック回路２に比較対象
の後続ベクトルストアアドレス情報を登録しないように
抑止信号が出される。このことは、先行するストアアド
レス情報による無効化処理が行われれば、同一ブロック
アドレスを示す後続の無効化処理を抑止することを意味
する。

一方、ストアデータのロード、ストア指令が前記指令回
路１からスカラ演算装置８及びメモリ制御回路６に出さ
れると、指令回路１から送られてくるスカラロード、ス
トアケトレスがタグ記憶回路５に登録されているか否か
が調べられる。そして、登録されていれば、対応するバ
ッファメモリ回路７からスカラ演算装置８にロードデー
タを読み出したシ、スカラ演算装置８からストアデータ
をバッファメモリ回路７にストアするための制御が行わ
れる。

第２図は、第１図におけるスタック回路２．比較回路３
．タグ無効化指示回路４等の具体的な構成例を回路図に
より示したものである。この図において、指令回路１の
ベクトル演算指令回路１１からベクトルデータストア指
令がノ母ス１０１を介してスタック回路２のＡＮＩ）ｙ
−）２１及びスタック回路２４に出されると、ストアア
ドレス情報レジスタ１２，１３．１４からベクトルスト
ア開始アドレス情報（Ｂ）、ベクトル要素データ間距離
情報（２）、及びベクトルストアデータの要素数情報（
ト）が／ｅス１０２，１０３，１０４を介してスタック
回路２４に送られる。そして、スタック回路２内の入力
ポインタ２２の出力２０２で示されるロケーションにパ
ス１０２，１０３，１０４および１０１からの情報がセ
ットされる。次いで、出力ポインタ２３の出力２０７で
示されるロケーションからノぐス２０３，２０４，２０
５および２０６を介してベクトルストアアドレス情報及
び有効ビットが読み出され、比較回路３の比較器３１．
３２゜３３とＡＮＤゲート３４及びタグ無効化指示回路
４に送られる。

ノクス２０３は、切替回路４１を通してストアアドレス
レジスタ４２にセットされ、その出力はパス２０４のベ
クトル要素データ間距離情報（２）と加算器４３で順次
加算される。加算された出力はベクトルストアアドレス
レジスタ４５にＢ　、Ｂ＋Ｄ。

Ｂ＋２Ｄ、・・・、Ｂ＋ＤＸＥとして順次セットされる
。

一方、スタック回路２４からのノ４ス２０６が無効化要
求レジスタ４４にセットされ、）無効化要求信号４０３
として無効化終了検出回路４９から終了信号４０６が来
る迄、メモリ制御回路６のリクエスト競合制御回路６１
に送られる。この動作と並行に、減算器４７は、ベクト
ルストアデータ要素数をパス２０５から受けるごとに、
それを順次＠　　１＃に減算し、残要素数レジスタ４８
にその都度残要素数がセットされる。レジスタ４８の出
力は検出回路４９に与えられ、′Ｏ”が検出されると終
了信号４０６が出される。リクエスト競合制御回路６１
では、指令回路１のスカラ要求指令回路１５からスカラ
ロード、ストア要求がパス１０５を介して入力されてい
なければ、パス４０３からの無効化要求信号が受は付け
られる。ベクトルストアアドレスレジスタ４５からの無
効化アドレス情報はノクス４０４から切替回路６２を通
してアドレスレジスタ６３に入力される。その出力はタ
グ記憶回路５にパス６０１．６０２を介して送られる。

無効化アドレス情報のブロックアドレスがタグ記憶回路
５６に登録されているか否かが。

比較器５１．５２においてタグ記憶回路５６の出力とア
ドレスレジスタ６３のブロックアドレス情報とを比較す
ることによシ判定される。タグ有効表示記憶回路５７の
出力はパス５０５．５０６を介して比較器５１．５２の
出力とゲート５３゜５４でＮＡＮＤＡＮＤ条件れ、さら
にゲート５５でＯＲされたのち、その出力はヒツト／ミ
スレジスタ６５にセットされる。レジスタ６５がＯＮで
あればヒラ）１−意味する。この実施例ではタグ記憶回
路５６は２レベルで構成されているので、０レベルヒツ
トならＯレベルレジスタ６６が、ルベルヒツトならルベ
ルレジスタ６７がセットされる。

そして、レジスタ６５，６６．６７の出力がグー）６８
．６９で条件がとられ、０レベル無効比倍号６０７．ま
たはルベル無効化信号６０８が出力され、エントリアド
レスレジスタ６４の出力パス６０４で示される有効表記
記憶回路５７の有効表示ビットが無効化される。

次に１本発明の重要な要素となる比較回路３の動作につ
いて説明を加える。

前述のように、ベクトルストアアドレスの無効化処理を
実行中に、指令回路１から後続のベクトルデータストア
指令に対応するベクトルストアアドレス情報がパス１０
２，１０３，１０４を介して比較回路３の比較器３１，
３２．３３に入力され、ここで、別にパス２０３，２０
４，２０５から送られて来るベクトルストアアドレス情
報と夫夫比較される。比較器３１ではベクトルストア開
始アドレス情報が同一ブロックアドレスを示すかどうか
が比較され、比較器３２．３３では夫々ベクトル要素デ
ータ間距離（ロ）及びベクトルストアデータ要素数（乃
が一致するか否かが比較される。ゲート３４において、
比較器３１，３２．３３の出力とパス１０１，２０６の
出力とのＡＮＤ条件がとられ２条件がとれれば後続のベ
クトルストアアドレス情報を登録しないように抑止信号
３゛０４が出力される。この出力はスタック回路２内の
ゲート２１に与えられ、入力ポインタ２２の更新を抑止
する。

なお、上記実施例において、比較回路３はスタック回路
２の１工ントリ分だけ設けられているが。

これに限定されることなく、比較回路の数を増やすこと
によシスタック回路にベクトルストアアドレス情報が複
数セットされている場合に適用することができることは
言うまでもない。

〔発明の効果〕

以上の説明によシ明らかなように２本発明によれば、ベ
クトルストアアドレスの無効果処理中に。

ベクトルデータストア指令に対応するベクトルストアア
ドレス情報をスタック回路に格納されているベクトルス
トアアドレス情報と比較することＫよシ、無効化回路の
数をベクトル演算装置の並列動作数よシ少なくするも、
ベクトルストア動作処理に比べて無効化の処理効率を向
上することができる点において得られる効果は大きい。

以下余日

【図面の簡単な説明】

第１図は本発明による実施例の構成を示すブロック図、
第２図は、第１図におけるスタック回路。 比較回路、メモリ制御回路等の具体的な構成例を示す回
路図である。 図において、１は指令回路、２はスタック回路。 ３は比較回路、４はタグ無効化指示回路、５はタグ記憶
回路、６はメモリ制御回路、７はバッファメモリ回路、
８はスカラ演算装置、９は主記憶装置、１０はベクトル
演算処理装置、１１はベクトル演算指令回路、１２はス
トアアドレス情報レジスタ、１３はストアアドレス情報
レジスタ、１４はストアアドレス情報レジスタ、１５は
スカラ要求指令回路、１６はスカラ演算指令回路、２１
゜３４．６０はＡＮＤダート、２２は入力ポインタ。 ２３は出力ポインタ、２４はスタック回路、３１〜３３
　、５ｘ　、５２は比較器、４１，４６．６２は切替回
路、４２はストアアドレスレジスタ。 ４３は加算器、４４は無効化要求レジスタ、４５はベク
トルアドレスレジスタ、４７は減算器。 ４８は残夢素数レジスタ、４９は無効化終了検出回路、
５３〜５５．６８．６９はダート、５６はり′グ記憶回
路、５７はタグ有効表示記憶回路。 ６１はリクエスト競合制御回路、６３はアドレスレシス
ｌｌ　、　６４バーｒ−ントリアドレスレソスタ。 ６５はヒツト／ミスレジスタ、６６は０レベルレジスタ
、６７はルベルレジスタである。

Claims (1)

【特許請求の範囲】
1. １、主記憶装置と、該主記憶装置の複数のベクトル要素
   データをデータパスを介してアクセスする少なくとも１
   つのベクトル演算処理手段と、前記主記憶装置のスカラ
   データをデータパスを介してアクセスするスカラ演算処
   理手段と、プログラム命令に従って前記両処理手段にベ
   クトルデータ、またはスカラデータのロード／ストア動
   作指令を送出する指令手段とを有する情報処理装置にお
   いて、前記主記憶装置からデータパスを介してデータの
   一部をうけ、その写しを記憶するバッファメモリ手段と
   、該バッファメモリ手段に格納されたブロックデータに
   対応する前記主記憶装置のブロックアドレス情報を登録
   するタグ記録手段と、該タグ記憶手段にブロックアドレ
   ス情報の新規登録、または登録アドレスを無効にすべく
   制御し、且つ前記主記憶装置に対しデータのロード、ス
   トア指令を制御するメモリ制御手段と、前記指令手段か
   ら送出されるベクトルストア動作指令に応答して発生す
   る複数のベクトル要素ストアデータに対する各ストアア
   ドレスを前記ストア動作指令に伴なって発生されるベク
   トルストア情報から作成し、前記メモリ制御手段に登録
   アドレスの無効化処理を指示するタグ無効化指示手段と
   、前記ベクトルストア情報を該情報の有効性を示す状態
   ビットと共に格納する複数エントリからなるスタック手
   段と、該スタック手段に格納されたベクトルストアアド
   レス情報に対応した無効化処理の実行中に、前記指令手
   段から後続のベクトルストア動作指令が発生されると、
   該指令に伴なって発生されるベクトルストアアドレス情
   報を前記スタック手段に格納されているベクトルストア
   アドレス情報と比較し、前記両ベクトルストアアドレス
   情報を構成する夫々のベクトルストア開始アドレスが同
   一バッファブロックアドレス内にあることを示し、且つ
   ベクトル要素間距離情報とベクトル要素数が等しいもの
   があれば、前記スタック手段に対する前記後続ベクトル
   ストアアドレス情報の登録を抑止する信号を発生する比
   較手段とを備えたことを特徴とするキャッシュ制御方式
   。