JPS61184684A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はベクトル演算処理及びスカラー演算処理を制御
実行する情報処理装置に関するもので、特にベクトルデ
ータストア処理中のスカラデータロード処理の追越制御
方式に関するものである。

〔従来技術〕

バックアメモリ回路を持つスカラー演算処理装置と、主
記憶装置に対して複数個のインタフェースを持ち複数の
ベクトル要素データを同時にアクセスすることの出来る
並列ベクトル演算処理装置とを有する情報処理システム
において、ベクトル演算処理装置が行なうベクトル要素
の主記憶装置に対するストア動作に対応して、スカラー
演算処理装置で持っているバッファメモリ回路の内容を
保証する為にベクトルストアアドレスをバッファメモリ
回路及びタグ記憶回路に送り、バッファメモリにベクト
ルストアアドレスに対応したデータが登録されているか
否かチェックし、登録されていればタグ記憶回路に登録
されている該当アドレスを無効化する無効化回路を持た
せる方式は従来から知られている。そして一般にはこの
無効化動作は実際の主記憶装置へのベクトル要素ストア
動作とは独立に行なわれ、且つ無効化動作の処理効率を
向上させる為複数個の無効化回路を持たせる方法等も知
られている。

〔本発明が解決しようとする問題点〕

然し乍らベクトルストア命令に対応して無効化動作の処
理効率を向上させるだけではベクトルストア命令の後続
命令、特にスカラロード命令の高速化は行なえない。即
ちベクトルストア処理中（ベクトルストア動作及び無効
化処理動作中）には、後続のスカラロード命令はたとえ
・ぐラフアメモリ回路に要求しているスカラーデータが
存在する場合もバッファメモリ回路のデータ保証が終了
する迄実行を中断している為、スカラー命令の高速化が
行なえないという問題点があった。

したがって本発明の目的は、ベクトル演算処理及びスカ
ラー演算処理を制御実行する情報処理装置において、ス
カラー演算処理におけるスカラー命令の実行を高速化し
得る情報処理装置を得ようとするものである。

〔問題点を解決するための手段〕

本発明は、上記の目的を達成するために、ベクトル演算
命令におけるベクトル要素のストア動作が■連続番地へ
のストア動作、■一定距離■）番地毎へのストア動作、
■ランダムな番地へのストア動作忙大別されるが、■と
■のストア動作が殆んどである性質を利用して、■と■
のストア動作中はストアアドレスの開始アドレスと終了
アドレスを前もって計算してベクトルストアアドレス領
域レジスタに保持し、後続のスカラーロｉド命令のロー
ドアドレスがベクトルストアアドレス領域内に入ってい
なげればベクトルストア処理の追い越し処理を可能にし
、且つ領域内に入っている場合も処理を中断させないで
直接主記憶装置からスカラ−命令ロード出来るようにし
たものである。

すなわち本発明によれば、あとに説明する第１図の参照
数字を援用すると、主記憶装置（５）と。

この主記憶装置との間でデータ送受信パスを持ち該主記
憶装置のデータの一部の写しを記憶するバッファメモリ
回路（１０）と、このバッファメモリ回路の格納データ
に対応する前記主記憶装置のブロックアドレス情報を登
録するタグ記憶回路（８）と。

このタグ記憶回路にブロックアドレス情報の新規登録ま
たは登録アドレスの無効化を制御するタグ制御回路（９
）と、プログラム命令に従ってベクトルデータまたはス
カラーデータのロード、ストア動作指令を出す指令回路
（１）と、この指令回路からのベクトルストア動作指令
に応答し該指令に伴なって発生される複数のベクトル要
素データに対する夫々のストアアドレスが前記タグ記憶
回路に登録されているか否かチェックし、登録されてい
る場合には前記タグ制御回路に登録アドレスの無効化を
指示するタグ登録無効化指示回路（１１）と。

前記ベクトルストア動作指令に対応する主記憶上のスト
ア開始アドレスとストア終了アドレスを領域として出力
するベクトルストアアドレス領域制御回路（７）と、前
記ベクトルデータストア指令に応答して前記タグ登録無
効化指示回路が動作を完了する前に前記指令回路から後
続のスカラーデータロード指令を受けとると、該指令に
伴なって受けとるとスカラーデータロードアドレスが前
記ベクトルストア領域レジスタで示されるアドレス領域
内にあるか否かをチェックし、領域内にあれば領域内検
出信号を出力する領域検出回路（１２）と。

前記指令回路からのスカラーデータロード指令に応答し
て前記領域検出回路から前記領域内検出信号が出される
と、前記スカラ−ロード指令信バイパスして前記主記憶
装置に直接送る機制御するキャッシュ制御回路（６）と
から構成される情報処理装置が得られる。

〔実施例〕

次に本発明について図面を参照しながら詳細に説明する
。

第１図は本発明の基本的実施例の構成を示す図である。

第１図において、指令回路１からベクトルデータストア
指令がノヤス１０１を介してベクトル演算処理装置２，
３．４及びタグ登録無効化回路１１に転送されると、ベ
クトル演算処理装置２゜３．４はノぐス１０２，１０３
，１０４を介して主記憶装置５に対してベクトルストア
動作を実行する。

タグ登録無効化回路１１では・ぞス１０１を介して送ら
れてくるベクトルストア情報からベクトルストアアドレ
ス（Ｂ）、（Ｂ十Ｄ）、（Ｂ＋２０）、・・・・・・・
・・（Ｂ＋ＥＸＤ）を作成し、これらのアドレスをキャ
ッシュ制御回路６に７４ス１１７を介して図示していな
いがキヤ、シー無効化リクエストと共に送ると共は、ベ
クトルストアの開始アドレス（Ｂ）　、ベクトル要素間
距離（Ｄ）及びベクトルストアの要素数（Ｅ）の情報を
パス１１５を介してベクトルストアアドレス領域制御回
路７に送る。

ベクトルストアアドレス領域制御回路７はノ４ス１１５
を介して受けた上記の３つの情報から終了アドレス（（
Ｂ）＋（Ｄ）Ｘ（Ｅ））を計算し、開始アドレス（Ｂ）
と共に保持する。

又キャッシュ制御回路６からは、・クス１１７を介して
送られた無効化リクエストに応答して、ノクス１１０を
介してタグ記憶回路８及びキャッシュメモＩＪ　１０の
読出しアドレスが送られる。これによりタグ記憶回路８
から読み出されたタグアドレス情報（ブロックアドレス
情報）１０８は、キャツシュ制御回路６自体から７’？
ス１０９で送られてくるベクトルストアアドレスのブロ
ックアドレス部カタグ制御回路９で比較され、比較一致
がとれると、すナワチベクトルストアアドレスがタグ記
憶回路８に登録されていることを示すと、ベクトルスト
ア動作が実行される主記憶装置５に対して、ベクトルス
トア動作が行われないバッファメモリ回路１０の内容を
保証する為に、バッファメモリ回路１０に保持されてい
るデータの主記憶装置５上のブロックアドレスを登録し
ているタグ記憶回路８のブロックアドレスを無効化する
よう、無効化すべきタグアドレスと無効化指示が／Ｊパ
ス１４を介して転送される。

上記の様なベクトルストア指令に対するタグ登録無効化
処理を実行中に後続のスカラーデータロード指令を指令
回路１から／？ス１０６を介してキャッシュ制御回路６
が受けとると、スカラーロードアドレス情報がパス１１
６を介して領域検出回路１２に、また・（ス１１０，１
０９を介してタグ記憶回路８．タグ制御回路９．キャッ
シュメモリ回路１０にそれぞれスカラーロード指令信号
と共に送られる。

領域検出回路１２ではスカラロード指令を受けとると、
−緒に送られて来るスカラーロードアドレスを先に説明
したベクトルストアアドレス領域制御回路７の出力１０
５と比較し、スカラーロードアドレスがベクトルストア
アドレス領域内に入っているか否かが比較される。そし
て領域内に入りていると領域内検出信号がパス１０７を
介してキャッシュ制御回路６及びタグ制御回路９に送ら
れ。

キャッシュ制御回路６およびタグ制御回路９では対応す
るスカラーロード指令をキャッシュミスセットの扱いと
して直接主記憶装置５にパス１１８を介して送出し、ま
た、スカラーロード指令に対する主記憶装置５からのり
プライデータは、・クス１１１を介してバッファメモリ
１０には登録しないで直接スカラー演算回路１３に返さ
れる。一方領域内に入っておらず領域内検出信号が出な
げれば。

まずスカラーロードアドレスがタグ記憶回路８に登録さ
れているか否かを調べ、登録されていればバッファメモ
リ回路１０から読み出されたスカラーデータがパス１１
３を介してスカラー演算回路１°３に送られ、登録され
ていなげれば、パス１１１を介して主記憶装置５からス
カラーロードアドレスデータを含むブロックデータがバ
ッファメモリ回路１０に登録され、タグ記憶回路８にも
スカラーロードアドレスを含むブロックアドレスがタグ
制御回路９の指示により登録され、バッファメモリ回路
１０から再びスカラーロードデータを読み出しスカラー
演算回路１３にロードデータが送ら以上の動作が本需許
を利用した基本例の説明である。

次に第２図を使用してキャッシュ制御回路６゜タグ記憶
回路８．タグ制御回路９．及びタグ登録無効化指示回路
１１についてさらに詳しく説明する。指令回路１からベ
クトルストア指令カッやス１０１を介してタグ無効化回
路１１に送出されると。

−緒に送られるベクトルストアの開始アドレス（Ｂ）、
ベクトル要素間距離（Ｄ）及びベクトルストアの要素数
（Ｅ）がそれぞれ開始アドレスレジスタ２０１、ベクト
ル要素間距離レジスタ２０２．要素数レジスタ２０３に
セットされる。開始アドレスレジスタ２０１の出力は切
替回路２０４を介して加算器入力レジスタ２０５に送ら
れ、ベクトル要素間距離レジスタ２０２の出力は加算器
２０６に送られる。加算器２０６は加算器入力レジスタ
２０５の出力とベクトル要素間レジスタ２０２の出力を
加算し、結果は切替回路２０４とベクトルストアアドレ
スレジスタ２０７に送られる。

ベクトルアドレスレジスタ２０７の出力は加算器２０６
の結果がセットされる毎にパス１１７を介してキャッシ
ュ制御回路６にキャッシュ無効化リクエストとして送ら
れ、タグ検索アドレスレジスタ５０２に切替回路５０１
を介してセットされる。

またベクトルアドレスレジスタ２０７には４クトルスト
アアドレスが要素数（Ｅ）回数だけセットされ、前記キ
ャッシュ制御回路６に（Ｅ）回ベクトルストアアドレス
として転送される。ここで、切替回路５０１の切替制御
は９本実施例では詳しく示していないが、スカラーロー
ド／ストアリクエストがＡ’ス５０５を介してスカラー
ロード制御回路５００から送られてくるタイミングと、
・クス１１７を介してベクトルアドレスレジスタ２０７
からキャッシュ無効化リクエストが送られてくるタイミ
ングが一致した場合には、スカラーロード／ストアリク
エストを俊先して処理するものとする。なおその間タグ
無効化回路１１の処理は止めるｌ要があるが。

係しないので詳細の説明は省略する。

タグ無効化回路１１に於いては、ベクトルストアアドレ
スの作成及び転送は、要素数レジスタ２０３の出力をベ
クトルストアアドレス制御回路２１１で零が検出される
迄実行される。

前記タグ検索アドレスレジスタ５０２にベクトルストア
アドレスがセットされると、該アドレスの下位ブロック
内アドレス部がパス１１０を介してタグメモリ３０１と
タグＶビットメモリ３０５に送られ。

該当するブロックアドレス及びＶピットが読み出すレ、
比較回路４０１　、４０２　、　ＡＮＤ　ｆ−ト４０３
゜４０４に送られる。本実施例ではバッファメモリは２
コン）Ｊ？　−）メント（レベル’）ヲ考エテイ７；、
。前記比較回路４０１．４０２ではタグメモリ３０１の
出力とタグ検索アドレスレジスタ５０２の上位ブロック
アドレス情報とが比較され、比較結果がＡＮＤダート４
０３，４０４でタグＶビットメモリ３０５の出力とレベ
ル毎に夫々ＡＮＤ条件がとられる。比較回路４０１また
は４０２で比較一致がとれ且つ該当ブロックアドレスの
有効性を表示するタグＶビットメモリ３０５の出力が１
であれば、レベル〇一致フラグ４０８またはレベル１一
致フラグ４０９がセットされ。

両レベルの一致信号のＯＲがＮＡＮＤダート４ｏ５でと
られ、ビット信号がピッ）ｆｆ示７２グ４０７にセット
される。

ビット表示フラグ４０７がセットされると、前記タグ検
索アドレスレジスタ５０２の下位ブロック内アドレス情
報が無効化アドレスレジスタ４０６にセットされ、出力
はタグ記憶回路８に転送される。

ビット表示フラグ４０７の出力は、ＡＮＤｆ−）４１０
でキャッシュ制御回路６のキャッシュタイミング制御部
５０３からのタイミング信号５０６とＡＮＤ条件をとり
、タグ記憶回路８の中のタグＶビットメモリ３０５に対
してＡＮＤゲート４１１で示されるレベルのＶビットを
Ｏにセットする様に指示信号として。

ノクス１１４を介して無効化アドレスレジスタ４０６の
出力と共に送られる。ここでタグＶビットメモリ３０５
のＶビットな０にセットする為の書込入力は°′Ｏ”レ
ベル信号３０３の出力が切替回路３０４で選択される。

以上がタグ記憶回路８のベクトルストアアドレスに対す
る無効化処理方法の説明である。

次に、第３図の実施例ブロック図を用いて本特許の特徴
であるベクトルストアアドレス領域制御クトルデータス
トア指令がタグ登録無効化回路１１経由でパス１１５を
介してベクトルストアアドレス領域レジスタ回路７に出
されると、−緒に第２図のタグ登録無効化指示回路エエ
のレジスタ２０１．２０２，２０３から送られるベクト
ルストアのドレス（Ｂ）は加算器６０４とベクトルスト
ア開始アドレスレジスタ６０６に送られ、要素間距離（
Ｄ）と要素数レジスタ（Ｅ）は乗算器６０３に入力され
。

ＤＸＥの出力が加算器６０４に入力され、加算器６０４
からはＢ＋ＤＸＥの演算結果がベクトルストア終了アド
レスレジスタ６０５にセットされる。

上記の２つのレジスタ６０５．６０６の内容が有効なの
は、先にタグ無効化回路１１で説明した（クトルストア
アドレス制御回路２１１でベクトル残要素数が零を検出
する迄の間である。即ちベクトルデータストア指令に対
するタグ登録無効化処理実行中の間だけ前記ベクトルス
トア開始アドレスレジスタ６０６とベクトル終了アドレ
スレジスタ６０５の内容は有効であシ、それ以外の期間
は例えばクリアされていてオール０の値がセットされて
いて、無効な内容を持っている。上記レジスタ６０５，
６０６にある値がセットされタグ登録無効化処理を実行
中に後続のスカラーデータロード指令が指令回路１から
キャッジ≧制御回路６に出されると、−緒に転送されて
くるスカラ−デロードアドレス情報と共に領域検出回路
１２及びタグ検索アドレスレジスタ５０２へのアクセス
制御信号を発生するスカラロード制御回路５００が起動
され、スカラロードアドレス情報が領域検出回路１２及
びタグ検索アドレスレジスタ５０２に送られる。

領域検出回路１２では、減算器７００でベクトルストア
終了アドレス６０５の出力からスカラロードアドレス情
報１１６が減算され、結果符号が正値であれば減算可能
（キャリーアウト）信号７０３が出すレる。一方、減算
器７０１では逆にスカラロードアドレス情報１１６から
ベクトルストア開始アドレスレジスタ６０６の出力を減
算し、同様に結果が正値であれば減算可能（キャリーア
ウト）信号７０４が出される。即ち、信号７０３と信号
７０４がＡＮＤｆ−ドア０２で条件がとられれば、スカ
ラーロードアドレスがベクトルストア開始アドレスとベ
クトルストア終了アドレスの間に入っている事を意味す
る。

このケースでは、スカラーデータロードアドレスとベク
トルデータストアアドレスが一致する可能性があり、タ
グ登録無効化処理が終了する前にパックアメモリ回路１
０からスカラデータのロードを実行すると、ベクトルス
トアで主記憶装置５の内容が変更されようとしているの
にその変更前のパ、フアメモリ回路の内容をロードして
しまう結果となる。そこで上記ＡＮＤゲート７０２でＡ
ＮＤ条件がとられればキャッジ瓢制御回路６に対して、
スカラーロードアドレスを切替回路５０４．・やス１１
８を介して主記憶装置に直接送シ、タグ記憶回路８．バ
ッファメモリ回路１０をパイパスする様パイパス指示信
号７０３を送り出す。この様にベクトルストア指令に対
するタグ登録無効化処理中に後続のスカラーロード命令
を処理を中断させる事なく、続行することが出来る。

〔発明の効果〕

以上の説明で明らかな様に２本発明の構成を採用するこ
とにより、ベクトルストア指令動作処理中に後続のスカ
ラロード指令を実行出来る高性能の情報処理装置を提供
することが出来る。

【図面の簡単な説明】

第１図は本発明の一実施例を示す全体的なブロック図、
第２図は第１図の装置の一部の構成を詳細に示したブロ
ック図、第３図は第１図の装置の他の一部の構成を詳細
に示したブロック図である。 記号の説明＝１は指令回路、２，３．４はベクトル演算
処理装置、５は主記憶装置、６はキャッシュ制御回路、
７はベクトルストアアドレス領域制御回路、８はタグ記
憶回路、９はタグ制御回路。 １０はバッファメモリ回路、１１はタグ登録無効化指示
回路、１２は領域検出回路、１３はスカラ演算回路、１
４はスカラ演算処理装置、２０１は開始アドレスレジス
タ（Ｂ）、２０２はベクトル要素間距離レジスタ（Ｄ）
、２０３は要素数レジスタ（Ｅ）。 ２１１はベクトルストアアドレス制御回路、３０１はタ
グメモリ、３０５はタグＶピットメモリ、４０１　。 ４０２は比較回路、４０７，４０８，４０９はフラグ。

Claims (1)

【特許請求の範囲】
1. １、主記憶装置と、この主記憶装置との間で少なくとも
   １つのデータ送受信パスを持ち、該主記憶装置の複数の
   ベクトル要素データを同時にアクセスすることの出来る
   少なくとも１つのベクトル演算処理装置と、前記主記憶
   装置との間でデータの送受信パスを持つスカラー演算処
   理装置と、プログラム命令に従って前記ベクトル演算処
   理装置またはスカラー演算処理装置に対してベクトルデ
   ータまたはスカラーデータのロード／ストア動作指令を
   出す指令回路とを持つ情報処理システムにおいて、前記
   スカラ演算装置が、前記主記憶装置との間でデータ送受
   信パスを持ち該主記憶装置のデータの一部の写しを記憶
   するバッファメモリ回路と、このバッファメモリ回路の
   格納データに対応する前記主記憶装置のブロックアドレ
   ス情報を登録するタグ記憶回路と、このタグ記憶回路に
   ブロックアドレス情報の新規登録または登録アドレスの
   無効化処理を制御するタグ制御回路と、前記指令回路か
   らのベクトルデータストア動作指令に応答し該指令に伴
   なって発生される複数のベクトル要素に対する夫々のス
   トアアドレスが前記タグ記憶回路に登録されているか否
   かをチェックし、登録されている場合には前記タグ制御
   回路に登録アドレスの無効化を指示するタグ登録無効化
   指示回路と、前記ベクトルストア動作指令に対応する主
   記憶上のストア開始アドレスとストア終了アドレスを領
   域として出力するベクトルストアアドレス領域制御回路
   と、前記ベクトルデータストア指令に応答して前記タグ
   登録無効化指示回路が動作を完了する前に前記指令回路
   から後続のスカラデータロード指令を受けとると、該指
   令に伴なって受けとられるスカラデータロードアドレス
   が前記ベクトルストアアドレス手段で示されるアドレス
   領域内にあるか否かをチェックし、領域内にあれば領域
   内検出信号を出力する領域検出回路と、前記指令回路か
   らのスカラデータロード指令に応答して前記領域検出回
   路から前記領域内検出信号が出されると、前記スカラデ
   ータロード指令を前記バッファメモリ回路及び前記タグ
   記憶回路をバイパスして前記主記憶装置に直接送る様制
   御するキャッシュ制御回路とから構成されることを特徴
   とする情報処理装置。