JPS6247756A - 緩衝記憶装置 - Google Patents
緩衝記憶装置Info
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- JPS6247756A JPS6247756A JP60187577A JP18757785A JPS6247756A JP S6247756 A JPS6247756 A JP S6247756A JP 60187577 A JP60187577 A JP 60187577A JP 18757785 A JP18757785 A JP 18757785A JP S6247756 A JPS6247756 A JP S6247756A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は緩衝記憶装置における制御方式に関し、特にベ
クトルストア要求による緩衝記憶手段の無効化処理にお
ける後続スカラロード要求の制御方式に関する。
クトルストア要求による緩衝記憶手段の無効化処理にお
ける後続スカラロード要求の制御方式に関する。
（従来の技術）
従来、この程の緩衝記憶装置を備えた情報処理装置にお
いて、データ処理装置から緩衝記憶装置を介して主記憶
装置へのベクトルストア要求が発行された場合には、緩
衝記憶装置の内部の緩衝記憶手段に記憶されているブロ
ックデータの内容を保障するために、上記ベクトルスト
ア要求を実行していた。その結果、不正となってしまっ
た緩衝記憶手段の該当ブロックデータを無効化するとと
もに、上記ベクトルストア要求に対応して緩衝記憶手段
に対する無効化処理が終了するまで後続のスカラロード
要求の動作を保障するため、上記要求を抑止したシ、あ
るいは性能向上の目的でベクトルストア要求に伴なって
送られてくるベクトルストアアドレス情報（ベクトルス
トア開始アドレス、ベクトルストア要素間距離、ならび
にベクトル要素数を含む）からベクトルストア開始アド
レスおよびベクトルストア終了アドレスを固定頭載とし
てベクトルストア領域を求めている。さらに、無効化処
理が終了するまで上記ベクトルストア領域を保持するこ
とによって、無効化処理中であっても後続のスカラロー
ド要求を受付け、かつ、上記スカラロード要求が緩衝記
憶手段にあっても上記ベクトルストア領域内に入ってい
れば主記憶装置へのスカラロード要求として制御する。
いて、データ処理装置から緩衝記憶装置を介して主記憶
装置へのベクトルストア要求が発行された場合には、緩
衝記憶装置の内部の緩衝記憶手段に記憶されているブロ
ックデータの内容を保障するために、上記ベクトルスト
ア要求を実行していた。その結果、不正となってしまっ
た緩衝記憶手段の該当ブロックデータを無効化するとと
もに、上記ベクトルストア要求に対応して緩衝記憶手段
に対する無効化処理が終了するまで後続のスカラロード
要求の動作を保障するため、上記要求を抑止したシ、あ
るいは性能向上の目的でベクトルストア要求に伴なって
送られてくるベクトルストアアドレス情報（ベクトルス
トア開始アドレス、ベクトルストア要素間距離、ならび
にベクトル要素数を含む）からベクトルストア開始アド
レスおよびベクトルストア終了アドレスを固定頭載とし
てベクトルストア領域を求めている。さらに、無効化処
理が終了するまで上記ベクトルストア領域を保持するこ
とによって、無効化処理中であっても後続のスカラロー
ド要求を受付け、かつ、上記スカラロード要求が緩衝記
憶手段にあっても上記ベクトルストア領域内に入ってい
れば主記憶装置へのスカラロード要求として制御する。
これによって、無効化処理中のスカラロード要求に応答
する前記緩衝記憶手段に記憶されているブロックデータ
の内容を保障するとともに、後続命令の処理と無効化処
理とを並行して実行していた。
する前記緩衝記憶手段に記憶されているブロックデータ
の内容を保障するとともに、後続命令の処理と無効化処
理とを並行して実行していた。
上述した従来の緩衝記憶装置では、ベクトルストア要求
に伴って送られてくるベクトルストアアドレス情報から
ベクトルストア領域を固定領域として定めている。この
ため、緩衝記憶手段に対する無効化処理が進むに伴って
ベクトルストア領域は実際に後続のスカラロード要求の
制御を行うに必要な領域よりも大きなものとなっても、
すべての無効化処理が終了するまで上記領域は変化しな
いことになる。そのため、後続のスカラロード要求がす
でに無効化処理の終了している領域に発行された場合に
、上記スカラロード要求の動作性能が遅くなるという欠
点がある。
に伴って送られてくるベクトルストアアドレス情報から
ベクトルストア領域を固定領域として定めている。この
ため、緩衝記憶手段に対する無効化処理が進むに伴って
ベクトルストア領域は実際に後続のスカラロード要求の
制御を行うに必要な領域よりも大きなものとなっても、
すべての無効化処理が終了するまで上記領域は変化しな
いことになる。そのため、後続のスカラロード要求がす
でに無効化処理の終了している領域に発行された場合に
、上記スカラロード要求の動作性能が遅くなるという欠
点がある。
本発明の目的は、ベクトルストア要求に応答して保持す
るベクトルストア領域を無効化処理の実行に応答させて
上記ベクトルストア領域を変化させることＫよって上記
欠点を除去し、スカラロード要求の処理を高速で行うこ
とができるように構成した緩衝記憶装置を提供すること
にある。
るベクトルストア領域を無効化処理の実行に応答させて
上記ベクトルストア領域を変化させることＫよって上記
欠点を除去し、スカラロード要求の処理を高速で行うこ
とができるように構成した緩衝記憶装置を提供すること
にある。
（問題点を解決するための手段）
本発明による緩衝記憶装置は、スカラ命令を処理するス
カラ処理装置、ならびにベクトル命令を処理するベクト
ル処理装置を含むデータ処理装置と、データ処理装置に
対する入出力データを格納するだめの主記憶装置との間
に配置されたものであって、緩衝記憶手段と、リクエス
ト受付は回路と、タグ記憶手段と、比較回路と、無効化
処理手段と、領域保持回路と、領域比較回路とを具備し
て構成したものである。
カラ処理装置、ならびにベクトル命令を処理するベクト
ル処理装置を含むデータ処理装置と、データ処理装置に
対する入出力データを格納するだめの主記憶装置との間
に配置されたものであって、緩衝記憶手段と、リクエス
ト受付は回路と、タグ記憶手段と、比較回路と、無効化
処理手段と、領域保持回路と、領域比較回路とを具備し
て構成したものである。
緩衝記憶手段は、主記憶装置に対してインターフェース
し、主記憶装置に記憶されたデータの一部の写しをブロ
ック単位で格納するためのものである。
し、主記憶装置に記憶されたデータの一部の写しをブロ
ック単位で格納するためのものである。
リクエスト受付は回路は、スカラ処理装置からのスカラ
ロード／ストア要求、および要求に伴って送られてくる
主記憶アドレス情報、またはベクトル処理装置からのベ
クトルロード／ストア要求、および要求に伴って送られ
てくる主記憶アドレス情報を受取るためのものである。
ロード／ストア要求、および要求に伴って送られてくる
主記憶アドレス情報、またはベクトル処理装置からのベ
クトルロード／ストア要求、および要求に伴って送られ
てくる主記憶アドレス情報を受取るためのものである。
タグ記憶手段は、緩衝記憶手段に記憶されている複数の
ブロックデータに対応する主記憶ブロックアドレス情報
、およびブロックデータが有効であるか、あるいは無効
であるかを表示する有効表示情報を記憶するためのもの
である。
ブロックデータに対応する主記憶ブロックアドレス情報
、およびブロックデータが有効であるか、あるいは無効
であるかを表示する有効表示情報を記憶するためのもの
である。
比較回路は、リクエスト受付は回路からのスカラロード
／ストア要求に伴って送られてくる主記憶アドレス情報
の一部と、タグ記憶手段から読出される主記憶ブロック
アドレス情報とを比較してアドレス一致／不一致を検出
し、さらにブロックアドレス情報に対応して読出される
有効表示情報にもとづき一致／不一致信号を出力するた
めのものである。
／ストア要求に伴って送られてくる主記憶アドレス情報
の一部と、タグ記憶手段から読出される主記憶ブロック
アドレス情報とを比較してアドレス一致／不一致を検出
し、さらにブロックアドレス情報に対応して読出される
有効表示情報にもとづき一致／不一致信号を出力するた
めのものである。
無効化処理手段は、ベクトルストアアドレス情報を伴っ
て送られてくるベクトルストア要求のうちのベクトルス
トアアドレスに対応する主記憶装置上のブロックデータ
が緩衝記憶手段に記憶されている場合に、ブロックデー
タに対応するタグ記憶手段の有効表示情報を無効化する
無効化処理を実行するための無効化アドレス情報を生成
するとともに、無効化処理を実行するための無効化処理
要求を出力するためのものである。
て送られてくるベクトルストア要求のうちのベクトルス
トアアドレスに対応する主記憶装置上のブロックデータ
が緩衝記憶手段に記憶されている場合に、ブロックデー
タに対応するタグ記憶手段の有効表示情報を無効化する
無効化処理を実行するための無効化アドレス情報を生成
するとともに、無効化処理を実行するための無効化処理
要求を出力するためのものである。
領域保持回路は、ベクトルストア要求に応答してベクト
ルストア要求の開始アドレス情報および終了アドレス情
報をベクトルストア領域情報として有効性を表示する領
域有効表示ビットとともに保存し、無効化処理要求に応
答させてベクトルストア領域の幅を変化させることがで
きるようにするためのものである。
ルストア要求の開始アドレス情報および終了アドレス情
報をベクトルストア領域情報として有効性を表示する領
域有効表示ビットとともに保存し、無効化処理要求に応
答させてベクトルストア領域の幅を変化させることがで
きるようにするためのものである。
領域比較回路は、リクエスト受付は回路に受取られるベ
クトルストア要求に後続するスカラロード要求に応答し
、要求に伴って送られてくる主記憶アドレス情報と領域
保持回路の出力とを比較し、アドレス情報がベクトルス
トア領域内であった場合に比較回路から出力される一致
信号の抑止信号を出力するだめのものである。
クトルストア要求に後続するスカラロード要求に応答し
、要求に伴って送られてくる主記憶アドレス情報と領域
保持回路の出力とを比較し、アドレス情報がベクトルス
トア領域内であった場合に比較回路から出力される一致
信号の抑止信号を出力するだめのものである。
（実施例）
次に、本発明について図面を参照して説明する。
第１図は、本発明による緩衝記憶装置の一実施例を示す
ブロック図マある。
ブロック図マある。
第２図は、第１図の緩衝記憶装置の保持記憶回路と領域
比較回路と比較回路との詳細を示すブロック図である。
比較回路と比較回路との詳細を示すブロック図である。
説明を筒車にするだめに、−レベルの緩衝記憶手段、お
よびタグ記憶手段を備えた緩衝記憶装置を実例に挙げて
説明する。
よびタグ記憶手段を備えた緩衝記憶装置を実例に挙げて
説明する。
第１図において、１はデータ処理装置、２はベクトル処
理装置、Ｓはスカラ処理装置、４は緩衝記憶装置、５は
リクエスト受付は回路、６は無効化処理手段、７は領域
保持回路、８はタグ記憶手段、９は領域比較回路、１０
は比較回路、１１は制御回路、１２は緩衝記憶手段、１
３は主記憶装置である。
理装置、Ｓはスカラ処理装置、４は緩衝記憶装置、５は
リクエスト受付は回路、６は無効化処理手段、７は領域
保持回路、８はタグ記憶手段、９は領域比較回路、１０
は比較回路、１１は制御回路、１２は緩衝記憶手段、１
３は主記憶装置である。
第２図において、７−ａはＢレジスタ、７−ｂはＤレジ
スタ、７−ＣはＬレジスタ、７−ｄＲ乗算器、７−ｅは
加算器、７−ｆはベクトルストア終了アドレスレジスタ
、１−ｇはベクトルストア開始アドレスレジスタ、１−
ｈは領域有効表示ピット、９−ａ ｌ ９−ｂ ＃ １
０−ａはそれぞれ比較器、９−ｃ、１０−ｂはそれぞれ
ＡＮＤゲート、１０−ｃは反転器である。
スタ、７−ＣはＬレジスタ、７−ｄＲ乗算器、７−ｅは
加算器、７−ｆはベクトルストア終了アドレスレジスタ
、１−ｇはベクトルストア開始アドレスレジスタ、１−
ｈは領域有効表示ピット、９−ａ ｌ ９−ｂ ＃ １
０−ａはそれぞれ比較器、９−ｃ、１０−ｂはそれぞれ
ＡＮＤゲート、１０−ｃは反転器である。
通常、スカラ処理装置３からスカラ要求情報信号線１４
を介してリクエスト受付は回路５ヘスカラロード要求が
送出されると、リクエスト受付は回路５で受取られたス
カラロード要求に伴って送られてきたアドレス情報によ
って、アドレス信号線１５を介してタグ記憶手段８、お
よび緩衝記憶手段１２がアクセスされる。アドレス信号
線１５を介して送られたアドレス情報によってタグ記憶
手段８から記憶内容が読出され、ブロックアドレス情報
信号線２４と有効表示情報信号線２５とを介して比較回
路１０に送出される。
を介してリクエスト受付は回路５ヘスカラロード要求が
送出されると、リクエスト受付は回路５で受取られたス
カラロード要求に伴って送られてきたアドレス情報によ
って、アドレス信号線１５を介してタグ記憶手段８、お
よび緩衝記憶手段１２がアクセスされる。アドレス信号
線１５を介して送られたアドレス情報によってタグ記憶
手段８から記憶内容が読出され、ブロックアドレス情報
信号線２４と有効表示情報信号線２５とを介して比較回
路１０に送出される。
ブロックアドレス情報と有効表示情報とは、リクエスト
受付は回路６からアドレス情報信号線１６を介して送ら
れてくるスカラロード要求のアドレス情報を用いて、比
較回路１０に備えられた比較器１０−ａによって、ブロ
ックアドレス情報とスカラロード要求に含まれたアドレ
ス情報とを比較する。斯かる比較において一致が検出さ
れ、かつ、上記一致を表わす一致信号と上記有効表示情
報とがＡＮＤゲート１０−ｂに入力され、ＡＮＤゲート
１０−ｂによって論理積が得られたならば、その結果が
比較一致情報として比較−数情報信号線２７を介して制
御回路１１へ送出される。
受付は回路６からアドレス情報信号線１６を介して送ら
れてくるスカラロード要求のアドレス情報を用いて、比
較回路１０に備えられた比較器１０−ａによって、ブロ
ックアドレス情報とスカラロード要求に含まれたアドレ
ス情報とを比較する。斯かる比較において一致が検出さ
れ、かつ、上記一致を表わす一致信号と上記有効表示情
報とがＡＮＤゲート１０−ｂに入力され、ＡＮＤゲート
１０−ｂによって論理積が得られたならば、その結果が
比較一致情報として比較−数情報信号線２７を介して制
御回路１１へ送出される。
そこで、制御回路１１から制御信号線３２を介して緩衝
記憶手段１２へ制御信号が送出されると、緩衝記憶手段
１２から上記スカラロード要求に応答して送られてきた
アドレス情報によってブロックデータが読出される。ブ
ロックデータは、ブロックデータ信号線３１を介してス
カラ処理装置３へ送出される。
記憶手段１２へ制御信号が送出されると、緩衝記憶手段
１２から上記スカラロード要求に応答して送られてきた
アドレス情報によってブロックデータが読出される。ブ
ロックデータは、ブロックデータ信号線３１を介してス
カラ処理装置３へ送出される。
逆に、比較回路１２の比較器１０−ａによってアドレス
の一致が得られなかったり、あるいはＡＮＤゲー）１０
−ｂによって論理積が得られなかった場合には、比較−
数情報信号線２７を介して送られてくる不一致情報によ
って制御回路１１からの制御情報が主記憶アクセス信号
線２８を介して主記憶装置１３へ送出される。この制御
情報によって主記憶アクセスが行われると、主記憶デー
タ信号線２９を介して主記憶装置１３から緩衝記憶手段
１２ヘロードデータが登録される。さらに、この場合に
は主記憶装置１３からブロックデータ信号線３３を介し
てスカラ処理装置３ヘデータが送出される。
の一致が得られなかったり、あるいはＡＮＤゲー）１０
−ｂによって論理積が得られなかった場合には、比較−
数情報信号線２７を介して送られてくる不一致情報によ
って制御回路１１からの制御情報が主記憶アクセス信号
線２８を介して主記憶装置１３へ送出される。この制御
情報によって主記憶アクセスが行われると、主記憶デー
タ信号線２９を介して主記憶装置１３から緩衝記憶手段
１２ヘロードデータが登録される。さらに、この場合に
は主記憶装置１３からブロックデータ信号線３３を介し
てスカラ処理装置３ヘデータが送出される。
一方、ベクトル処理装置２からベクトルストア要求示発
行された場合には、ベクトル処理装置２からベクトル要
求情報信号線２０を介してリクエスト受付は回路５に受
取られたベクトルストア要求は、ベクトル要求情報信号
線１９を介して制御回路１１へ送出される。これによっ
て、主記憶アクセス制御信号線２８を介して主記憶装置
１３がアクセスされるとともに、主記憶データ信号線−
３０を介して直接ベクトル処理装置２と主記憶装置１３
との間でデータが授受されるように制御される。このと
き、ベクトルストア要求に後続するスカラロード要求に
対して、緩衝記憶手段１２に記憶されているブロックデ
ータの内容が保障される。このため、はりクエスト受付
は回路すからベクトルストアアドレス情報信号線１８を
介して無効化処理手段６、および領域保持回路７に対し
てベクトルストアアドレス情報〔ベクトルヌトア開始ア
ドレス（Ｂ ： Ｂａ５ｓ Ａｄｄｒｅｓｓ ） 、ベ
クトルストア製表間距離（Ｄ ： Ｄｉｓｔａｎｃｅ
）、ベクトル要素数（Ｌ ： Ｌｅｎｇｔｈ ） ）
を送出し、無効化処理手段６によって送られてきたＢ
とＤとＬとから無効化アドレス（Ｂ、Ｂ＋Ｄ、Ｂ＋２Ｄ
、・・・Ｂ＋ＬＸＤ’）を計算し、無効化アドレス情報
信号線３３を介してタグ記憶手段８に対して無効化アド
レスを送出する。これとともに、無効化要求情報信号線
２１を介して無効化要求を制御回路１１へ送出し、後続
要求との優先順位に従ってタグ記憶手段８の有効表示情
報の無効化を無効化アドレスに対応させて実行する。
行された場合には、ベクトル処理装置２からベクトル要
求情報信号線２０を介してリクエスト受付は回路５に受
取られたベクトルストア要求は、ベクトル要求情報信号
線１９を介して制御回路１１へ送出される。これによっ
て、主記憶アクセス制御信号線２８を介して主記憶装置
１３がアクセスされるとともに、主記憶データ信号線−
３０を介して直接ベクトル処理装置２と主記憶装置１３
との間でデータが授受されるように制御される。このと
き、ベクトルストア要求に後続するスカラロード要求に
対して、緩衝記憶手段１２に記憶されているブロックデ
ータの内容が保障される。このため、はりクエスト受付
は回路すからベクトルストアアドレス情報信号線１８を
介して無効化処理手段６、および領域保持回路７に対し
てベクトルストアアドレス情報〔ベクトルヌトア開始ア
ドレス（Ｂ ： Ｂａ５ｓ Ａｄｄｒｅｓｓ ） 、ベ
クトルストア製表間距離（Ｄ ： Ｄｉｓｔａｎｃｅ
）、ベクトル要素数（Ｌ ： Ｌｅｎｇｔｈ ） ）
を送出し、無効化処理手段６によって送られてきたＢ
とＤとＬとから無効化アドレス（Ｂ、Ｂ＋Ｄ、Ｂ＋２Ｄ
、・・・Ｂ＋ＬＸＤ’）を計算し、無効化アドレス情報
信号線３３を介してタグ記憶手段８に対して無効化アド
レスを送出する。これとともに、無効化要求情報信号線
２１を介して無効化要求を制御回路１１へ送出し、後続
要求との優先順位に従ってタグ記憶手段８の有効表示情
報の無効化を無効化アドレスに対応させて実行する。
領域保持回路７では無効化アドレス作成回路６）−■横
Ｖこ１．て送られてきたＢとＤとＬとをそれぞれＢレジ
スメア −ａと、Ｄレジスメア−ｂと、Ｌレジスタ７−
ｃに保持する。次に、Ｄレジスタ７−すとＬレジスメ
ア −ｅとの内容を乗算器？−ｄによって乗算し、乗算
結果とＢレジスタ７− ａの内容とを加算器？ −ｅを
用いて加算する。そこで、ベクトルストア開始アドレス
保持レジスタ７−ｇｌおよびベクトルストア終了アドレ
ス保持レジスタ７−ｆに対して、それぞれＢレジスタの
内容（Ｂ）と加算器７− ｅの出力結果（Ｂ＋ＤＸＬ）
とをセットする。上記両レジスタの内容をベクトルスト
ア領域情報信号線２２−１．２２−２を介して領域比較
回路９へ送出する。なお、ベクトルストア領域がベクト
ルストア開始アドレス保持レジスタ７−ｇｌおよびベク
トルストア終了アドレス保持レジスタ７−ｆによって確
定するまでは、後続のスカラロード要求を抑止するか、
あるいは主記憶装置１３をアクセスするように制御を行
うものとする。このとき、領域保持回路１の内部の領域
有効表示ピッ）７−ｈから領域有効情報信号線３４を介
して、ベクトルストア領域の有効性を表示する領域有効
表示情報が送出される。
Ｖこ１．て送られてきたＢとＤとＬとをそれぞれＢレジ
スメア −ａと、Ｄレジスメア−ｂと、Ｌレジスタ７−
ｃに保持する。次に、Ｄレジスタ７−すとＬレジスメ
ア −ｅとの内容を乗算器？−ｄによって乗算し、乗算
結果とＢレジスタ７− ａの内容とを加算器？ −ｅを
用いて加算する。そこで、ベクトルストア開始アドレス
保持レジスタ７−ｇｌおよびベクトルストア終了アドレ
ス保持レジスタ７−ｆに対して、それぞれＢレジスタの
内容（Ｂ）と加算器７− ｅの出力結果（Ｂ＋ＤＸＬ）
とをセットする。上記両レジスタの内容をベクトルスト
ア領域情報信号線２２−１．２２−２を介して領域比較
回路９へ送出する。なお、ベクトルストア領域がベクト
ルストア開始アドレス保持レジスタ７−ｇｌおよびベク
トルストア終了アドレス保持レジスタ７−ｆによって確
定するまでは、後続のスカラロード要求を抑止するか、
あるいは主記憶装置１３をアクセスするように制御を行
うものとする。このとき、領域保持回路１の内部の領域
有効表示ピッ）７−ｈから領域有効情報信号線３４を介
して、ベクトルストア領域の有効性を表示する領域有効
表示情報が送出される。
領域比較回路９では、領域保持回路７から送出されたベ
クトルストア開始アドレスと、ベクトルストア終了アド
レスとを用いてリクエスト受付は回路５からアドレス情
報信号線１１を介して送られてくる後続スカラロード要
求によって示されたアドレス情報（Ａ）とを比較器９
ａ ＊ ９ ｂを用いて比較する（以後、Ｄ〉０の
場合を例として説明を続ける。）。比較器！ −ａから
Ｂ≦Ｓを検出したならば、％１１を出力し、比較器９−
ｂからＳ≦Ｂ＋ＤＸＬを検出したならば％ｌＪＦを出力
する。ＡＮＤゲー）１０−ｅによって、上記両比較器９
−ａ、９−ｂの出力結果と前記領域保持回路７から領域
有効表示情報信号線２６を介して送られてきている領域
有効表示情報（有効で％１’）とによって論理積が得ら
れたならば、領域内アクセス情報信号線２６を介して領
域内アクセス信号を比較回路１０へ送出する。領域比較
回路１０より領域内アクセス情報信号線２６を介して送
られてきた領域内アクセス信号は反転器１０−Ｃに入力
され、反転された信号がＡＮＤゲー）１０−ｂに入力さ
れる。（ここで、領域内アクセス信号は領域内アクセス
にしいＩＩとなる。）このため、比較器１０−ａによっ
てアドレスの一致が得られ、かつ、有効表示情報ｓ−ｂ
が有効（％ ｌ ＃）を表示していてもＡＮＤゲー）１
０−ｂで論理積が求められないため、比較一致情報信号
線２１を介して不一致情報が制御回路１１へ送出される
。そして前述のように、不一致情報が出力された場合と
同様の動作を行う。
クトルストア開始アドレスと、ベクトルストア終了アド
レスとを用いてリクエスト受付は回路５からアドレス情
報信号線１１を介して送られてくる後続スカラロード要
求によって示されたアドレス情報（Ａ）とを比較器９
ａ ＊ ９ ｂを用いて比較する（以後、Ｄ〉０の
場合を例として説明を続ける。）。比較器！ −ａから
Ｂ≦Ｓを検出したならば、％１１を出力し、比較器９−
ｂからＳ≦Ｂ＋ＤＸＬを検出したならば％ｌＪＦを出力
する。ＡＮＤゲー）１０−ｅによって、上記両比較器９
−ａ、９−ｂの出力結果と前記領域保持回路７から領域
有効表示情報信号線２６を介して送られてきている領域
有効表示情報（有効で％１’）とによって論理積が得ら
れたならば、領域内アクセス情報信号線２６を介して領
域内アクセス信号を比較回路１０へ送出する。領域比較
回路１０より領域内アクセス情報信号線２６を介して送
られてきた領域内アクセス信号は反転器１０−Ｃに入力
され、反転された信号がＡＮＤゲー）１０−ｂに入力さ
れる。（ここで、領域内アクセス信号は領域内アクセス
にしいＩＩとなる。）このため、比較器１０−ａによっ
てアドレスの一致が得られ、かつ、有効表示情報ｓ−ｂ
が有効（％ ｌ ＃）を表示していてもＡＮＤゲー）１
０−ｂで論理積が求められないため、比較一致情報信号
線２１を介して不一致情報が制御回路１１へ送出される
。そして前述のように、不一致情報が出力された場合と
同様の動作を行う。
以上の動作をもとに、本発明のベクトルストア領域を無
効化処理の実行に応答させて変化可能にしている点につ
いて、第２図を参照して詳細な説明をすることにする。
効化処理の実行に応答させて変化可能にしている点につ
いて、第２図を参照して詳細な説明をすることにする。
まず、リクエスト受付回路５に受取られたベクトルスト
ア要求に応答して送られてきたベクトルストアアドレス
情報が、ベクトルアドレス情報信号線１８を介して領域
保持回路７に送°出され、ベクトルストア開始アドレス
とベクトルストア終了アドレスとが求められ、ベクトル
ストア開始アドレスレジスタ７−ｇｌおよびベクトルス
トア終了アドレスレジスタ？−ｆに保持され、前述のよ
うに後続のスカラロード要求の処理が行われる。このと
き、無効化処理手段６においてもベクトルストアアドレ
ス情報信号線１Ｂを介して送られてきたアドレス情報か
ら緩衝記憶手段１２の無効化処理を行うための無効化ア
ドレスを作成するとともに実際に無効化処理を行うため
に１無効化要求は無効化要求情報信号線２１を介して制
御回路１１へ送出されている。そこで、制御回路１１で
は後続の要求が送出されている間に優先順位を付け（こ
の場合、後続要求〉無効化処理要求とする。）、さらに
後続の要求がないときには制御信号線３２を介′して無
効化処理手段６から無効化アドレス情報信号線３５を介
して送られている無効化アドレスによって、該当アドレ
スに対応する有効表示情報を無効化する処理を行う。こ
の処理によって、上記無効化処理の終了したアドレスに
関しては緩衝記憶手段１２に記憶されているデータが無
効なもの°となる。したがって、ベクトルストア要求に
伴う無効化処理中の後続のスカラロード要求が上記アド
レスに送出されたとしても、そのデータは保障されるこ
とになる。そこで、最初に定めたベクトルストア領域の
領域幅を、無効化要求によって無効化処理が完了したア
ドレスの領域幅まで縮小することが可能となる。そこで
、制御回路１１から緩衝記憶手段１２に対する無効化処
理を発行すると同時に、領域保持回路Ｔに備えられたベ
クトルストア開始アドレスレジスタ７−ｇに対して無効
化処理時に発行された無効化アドレス情報が制御情報信
号線３２を介してセットされるように制御情報を送出す
る。以後は、無効化要求が出される度に、同様の動作、
および制御を行い、すべての無効化処理が終了したなら
ば領域有効表示ビット１−ｈを無効表示にする。
ア要求に応答して送られてきたベクトルストアアドレス
情報が、ベクトルアドレス情報信号線１８を介して領域
保持回路７に送°出され、ベクトルストア開始アドレス
とベクトルストア終了アドレスとが求められ、ベクトル
ストア開始アドレスレジスタ７−ｇｌおよびベクトルス
トア終了アドレスレジスタ？−ｆに保持され、前述のよ
うに後続のスカラロード要求の処理が行われる。このと
き、無効化処理手段６においてもベクトルストアアドレ
ス情報信号線１Ｂを介して送られてきたアドレス情報か
ら緩衝記憶手段１２の無効化処理を行うための無効化ア
ドレスを作成するとともに実際に無効化処理を行うため
に１無効化要求は無効化要求情報信号線２１を介して制
御回路１１へ送出されている。そこで、制御回路１１で
は後続の要求が送出されている間に優先順位を付け（こ
の場合、後続要求〉無効化処理要求とする。）、さらに
後続の要求がないときには制御信号線３２を介′して無
効化処理手段６から無効化アドレス情報信号線３５を介
して送られている無効化アドレスによって、該当アドレ
スに対応する有効表示情報を無効化する処理を行う。こ
の処理によって、上記無効化処理の終了したアドレスに
関しては緩衝記憶手段１２に記憶されているデータが無
効なもの°となる。したがって、ベクトルストア要求に
伴う無効化処理中の後続のスカラロード要求が上記アド
レスに送出されたとしても、そのデータは保障されるこ
とになる。そこで、最初に定めたベクトルストア領域の
領域幅を、無効化要求によって無効化処理が完了したア
ドレスの領域幅まで縮小することが可能となる。そこで
、制御回路１１から緩衝記憶手段１２に対する無効化処
理を発行すると同時に、領域保持回路Ｔに備えられたベ
クトルストア開始アドレスレジスタ７−ｇに対して無効
化処理時に発行された無効化アドレス情報が制御情報信
号線３２を介してセットされるように制御情報を送出す
る。以後は、無効化要求が出される度に、同様の動作、
および制御を行い、すべての無効化処理が終了したなら
ば領域有効表示ビット１−ｈを無効表示にする。
なお、Ｄく０の場合にも同様の考え方でベクトルストア
終了アドレスレジスタ７−ｆを開始アドレスレジスタと
して、そのアドレス情報を可変することによって同様の
処理を実行することが可能である。
終了アドレスレジスタ７−ｆを開始アドレスレジスタと
して、そのアドレス情報を可変することによって同様の
処理を実行することが可能である。
（発明の効果）
以上説明したように本発明は、ベクトルストア要求に応
答して保持するベクトルストア領域を無効化処理の実行
に応答させ、これによって上記ベクトルストア領域を変
化させることによって、従来のようにベクトルストア領
域を固定領域として保持している場合に比べて、後続す
るベクトルストア領域の内部へのスカラロード要求の動
作上の性能を向上できるという効果がある。
答して保持するベクトルストア領域を無効化処理の実行
に応答させ、これによって上記ベクトルストア領域を変
化させることによって、従来のようにベクトルストア領
域を固定領域として保持している場合に比べて、後続す
るベクトルストア領域の内部へのスカラロード要求の動
作上の性能を向上できるという効果がある。
第１図は、本発明による緩衝記憶装置の一実施例を示す
ブロック図である。 第２図は、第１図における領域保持回路との領域比較回
路との詳細を示すブロック図である。 １・・・データ処理装置 ２・・・ベクトル処理装置 ３ＩＩ・・スカラ処理装置 ４・・・緩衝記憶装置 ５・・・リクエスト受付回路 ６・・・無効化処理手段 ７・・・領域保持回路 ８・・・タグ記憶手段 ９・・・領域比較回路 １０・・−比較回路 １１・・壷制御回路 １２・・・緩衝記憶手段 １５・・φ主記憶装置 １４・・・スカラ要求情報線 ７−ａｅ・・Ｂレジスタ ？−ｂ・・１１Ｄレジスタ ７− ｃ・・・Ｌレジスタ ７−ｄ・・・乗算器 ７− ｅ・・・加算器 ？−ｆ・・・ベクトルストア終了アドレスレジスタ ７−ｇ・・・ベクトルストア開始アドレスレジスタ ？−ｈ−・・領域有効表示ビット ９−ａ＋９ ｂ＋１０ ａｓｓｓ比較器９−ｃ 、
１０−ｂ −・・ＡＮＤゲート１ｏ−ｃ−−・反転器 １４〜３３拳・・信号線
ブロック図である。 第２図は、第１図における領域保持回路との領域比較回
路との詳細を示すブロック図である。 １・・・データ処理装置 ２・・・ベクトル処理装置 ３ＩＩ・・スカラ処理装置 ４・・・緩衝記憶装置 ５・・・リクエスト受付回路 ６・・・無効化処理手段 ７・・・領域保持回路 ８・・・タグ記憶手段 ９・・・領域比較回路 １０・・−比較回路 １１・・壷制御回路 １２・・・緩衝記憶手段 １５・・φ主記憶装置 １４・・・スカラ要求情報線 ７−ａｅ・・Ｂレジスタ ？−ｂ・・１１Ｄレジスタ ７− ｃ・・・Ｌレジスタ ７−ｄ・・・乗算器 ７− ｅ・・・加算器 ？−ｆ・・・ベクトルストア終了アドレスレジスタ ７−ｇ・・・ベクトルストア開始アドレスレジスタ ？−ｈ−・・領域有効表示ビット ９−ａ＋９ ｂ＋１０ ａｓｓｓ比較器９−ｃ 、
１０−ｂ −・・ＡＮＤゲート１ｏ−ｃ−−・反転器 １４〜３３拳・・信号線
Claims (1)
- スカラ命令を処理するスカラ処理装置、ならびにベクト
ル命令を処理するベクトル処理装置を含むデータ処理装
置と、前記データ処理装置に対する入出力データを格納
するための主記憶装置との間に配置された緩衝記憶装置
であつて、前記主記憶装置に対してインターフェースし
、前記主記憶装置に記憶されたデータの一部の写しをブ
ロック単位で格納するための緩衝記憶手段と、前記スカ
ラ処理装置からのスカラロード／ストア要求、および前
記要求に伴つて送られてくる主記憶アドレス情報、また
はベクトル処理装置からのベクトルロード／ストア要求
、および前記要求に伴つて送られてくる主記憶アドレス
情報を受取るためのリクエスト受付け回路と、前記緩衝
記憶手段に記憶されている複数のブロックデータに対応
する主記憶ブロックアドレス情報、および前記ブロック
データが有効であるか、あるいは無効であるかを表示す
る有効表示情報を記憶するためのタグ記憶手段と、前記
リクエスト受付け回路からのスカラロード／ストア要求
に伴つて送られてくる主記憶アドレス情報の一部と前記
タグ記憶手段から読出される主記憶ブロックアドレス情
報とを比較してアドレス一致／不一致を検出し、さらに
前記ブロックアドレス情報に対応して読出される有効表
示情報にもとづき一致／不一致信号を出力するための比
較回路と、ベクトルストアアドレス情報を伴つて送られ
てくる前記ベクトルストア要求のうちの前記ベクトルス
トアアドレスに対応する前記主記憶装置上のブロックデ
ータが前記緩衝記憶手段に記憶されている場合に、前記
ブロックデータに対応する前記タグ記憶手段の有効表示
情報を無効化する無効化処理を実行するための無効化ア
ドレス情報を生成するとともに、前記無効化処理を実行
するための無効化処理要求を出力するための無効化処理
手段と、前記ベクトルストア要求に応答して前記ベクト
ルストア要求の開始アドレス情報および終了アドレス情
報をベクトルストア領域情報として有効性を表示する領
域有効表示ビットとともに保存し、前記無効化処理要求
に応答させて前記ベクトルストア領域の幅を変化させる
ことができるようにするための領域保持回路と、前記リ
クエスト受付け回路に受取られる前記ベクトルストア要
求に後続するスカラロード要求に応答し、前記要求に伴
つて送られてくる主記憶アドレス情報と前記領域保持回
路の出力とを比較し、前記アドレス情報が前記ベクトル
ストア領域内であつた場合に前記比較回路から出力され
る一致信号の抑止信号を出力するための領域比較回路と
を具備して構成したことを特徴とする緩衝記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60187577A JPS6247756A (ja) | 1985-08-27 | 1985-08-27 | 緩衝記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60187577A JPS6247756A (ja) | 1985-08-27 | 1985-08-27 | 緩衝記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6247756A true JPS6247756A (ja) | 1987-03-02 |
Family
ID=16208533
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60187577A Pending JPS6247756A (ja) | 1985-08-27 | 1985-08-27 | 緩衝記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6247756A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01282233A (ja) * | 1988-05-09 | 1989-11-14 | Sumitomo Chem Co Ltd | ポリオレフィン組成物 |
| WO1992005493A1 (en) * | 1990-09-18 | 1992-04-02 | Fujitsu Limited | System equipped with processor and cache memory, and method of controlling said cache memory |
| US5724548A (en) * | 1990-09-18 | 1998-03-03 | Fujitsu Limited | System including processor and cache memory and method of controlling the cache memory |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5949717A (ja) * | 1982-09-14 | 1984-03-22 | 三洋電機株式会社 | 調理機 |
-
1985
- 1985-08-27 JP JP60187577A patent/JPS6247756A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5949717A (ja) * | 1982-09-14 | 1984-03-22 | 三洋電機株式会社 | 調理機 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01282233A (ja) * | 1988-05-09 | 1989-11-14 | Sumitomo Chem Co Ltd | ポリオレフィン組成物 |
| WO1992005493A1 (en) * | 1990-09-18 | 1992-04-02 | Fujitsu Limited | System equipped with processor and cache memory, and method of controlling said cache memory |
| US5724548A (en) * | 1990-09-18 | 1998-03-03 | Fujitsu Limited | System including processor and cache memory and method of controlling the cache memory |
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