JPH0713863A - キャッシュメモリ制御回路 - Google Patents

Abstract

(57)【要約】 【目的】 他のプロセッサから主記憶に対して書込みが
行われても、他のプロセッサの動作に影響されることな
く自プロセッサの処理を高速に実行可能とする。 【構成】 キャッシュメモリ制御部１の共通バスモニタ
部１５は共通バス４上を監視し、主記憶に対して行われ
た書込み動作を検出する。共通バス側アドレス比較部１
７は共通バス４上のアドレス４１とディレクトリメモリ
部１２から読出されたキャッシュメモリ情報とを比較す
る。共通バス側キャッシュメモリアクセス制御部１８は
共通バス側アドレス比較部１７から一致情報を受取る
と、共通バス４上のデータ４４でキャッシュデータメモ
リ２に対して書込み動作を行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はキャッシュメモリ制御回
路に関し、特にマルチプロセッサシステムにおけるキャ
ッシュメモリの共通バスモニタリング方式に関する。

【０００２】

【従来の技術】従来、バスモニタリング方式によるキャ
ッシュメモリ構成においては、図４に示すように、キャ
ッシュメモリ制御部７がプロセッサ側ディレクトリ制御
部７１と、ディレクトリメモリ部７２と、プロセッサ側
アドレス比較部７３と、プロセッサ側キャッシュメモリ
アクセス制御部７４と、共通バスモニタ部７５と、共通
バス側ディレクトリ制御部７６と、共通バス側アドレス
比較部７７とから構成されている。

【０００３】プロセッサ側ディレクトリ制御部７１はプ
ロセッサ側からのアクセスによりディレクトリメモリ部
７２のキャッシュメモリ情報を登録または更新する。こ
こで、キャッシュメモリ情報はタグデータ及びバリット
（Ｖａｌｉｄ）データで構成されており、ディレクトリ
メモリ部７２はデュアルポートのメモリである。

【０００４】プロセッサ側アドレス比較部７３はプロセ
ッサ側からアクセスのあったアドレス３１と、ディレク
トリメモリ部７２に格納されたキャッシュメモリ情報と
を比較し、キャッシュヒットか否かを判定する。ここ
で、キャッシュヒットとはそのアドレスのデータがキャ
ッシュデータメモリ８に存在することを示している。

【０００５】プロセッサ側キャッシュメモリアクセス制
御部７４はキャッシュヒット時のキャッシュデータメモ
リ８へのアクセスを行い、キャッシュミスヒット時に主
記憶（図示せず）のデータをキャッシュデータメモリ８
に書込む。ここで、キャッシュミスヒットとはそのアド
レスのデータがキャッシュデータメモリ８に存在しない
ことを示している。

【０００６】共通バスモニタ部７５は共通バス４上を監
視し、主記憶に対して行われた書込み動作を検出する。
共通バス側ディレクトリ制御部７６は共通バスモニタ部
７５で主記憶に対する書込み動作を検出したときにディ
レクトリメモリ部７２のキャッシュメモリ情報を読出
し、共通バス側アドレス比較部７７で一致が検出された
ときにディレクトリメモリ部７２のキャッシュメモリ情
報を無効化する。

【０００７】共通バス側アドレス比較部７７は共通バス
４上のアドレス４１とディレクトリメモリ部７２から読
出されたキャッシュメモリ情報とを比較し、主記憶に対
して書込みが行われたときに共通バス４上にある書込み
アドレスのデータがキャッシュデータメモリ８上にある
か否かを判定する。

【０００８】このキャッシュメモリ制御部７のプロセッ
サ側はプロセッサバス３に接続され、共通バス側は共通
バス４に接続されている。また、キャッシュメモリ制御
部７はキャッシュデータメモリ８に接続することによっ
てキャッシュメモリを構成している。

【０００９】ここで、プロセッサバス３はアドレス３１
とデータ３４と制御線３５とからなり、共通バス４はア
ドレス４１とデータ４４と制御線４５とからなってい
る。尚、プロセッサバス３のアドレス３１は、図３
（ａ）に示すように、上位アドレス３２と下位アドレス
３３とに分割されており、共通バス４のアドレス４１
は、図３（ｂ）に示すように、上位アドレス４２と下位
アドレス４３とに分割されている。

【００１０】このキャッシュメモリ制御部７は共通バス
モニタ部７５で共通バス４の制御線４５を監視すること
で、主記憶に対する書込み動作が発生したか否かを監視
している。共通バスモニタ部７５は主記憶に対する書込
み動作が発生したことを検出すると、その旨を共通バス
側ディレクトリ制御部７６に通知する。

【００１１】共通バス側ディレクトリ制御部７６は共通
バス４の下位アドレス４３によりディレクトリメモリ部
７２からキャッシュメモリ情報を読出し、そのキャッシ
ュメモリ情報を共通バス側アドレス比較部７７に送る。

【００１２】共通バス側アドレス比較部７７はディレク
トリメモリ部７２からのキャッシュメモリ情報と共通バ
ス４上の上位アドレス４２とを比較する。その比較結果
が一致であれば共通バス４上のアドレス４１のデータが
キャッシュデータメモリ８に存在することになる。

【００１３】また、その比較結果が不一致であれば共通
バス４上のアドレス４１のデータがキャッシュデータメ
モリ８に存在しないことになる。共通バス側アドレス比
較部７７はこの一致／不一致情報を共通バス側ディレク
トリ制御部７６に通知する。

【００１４】共通バス側ディレクトリ制御部７６は一致
情報を受取ると、共通バス４上のアドレス４１に該当す
るキャッシュメモリ情報のバリッドデータをクリアして
無効化し、バスモニタ動作を終了する。また、共通バス
側ディレクトリ制御部７６は不一致情報を受取ると、キ
ャッシュメモリ情報を無効化せずにバスモニタ動作を終
了する。

【００１５】上記のキャッシュメモリ制御部７を備えた
プロセッサからなるマルチプロセッサシステムの構成を
図５に示す。このマルチプロセッサシステムではプロセ
ッサ９−１，９−２がともにマイクロプロセッサ９１−
１，９１−２と、キャッシュメモリ制御部７−１，７−
２と、キャッシュデータメモリ８−１，８−２と、共通
バスインタフェース９２−１，９２−２とから構成され
ている。また、プロセッサ９−１，９−２はともに共通
バス４を介して主記憶６に接続されている。

【００１６】以下、共通バス４の使用権を獲得している
バスマスタであるプロセッサ９−１が主記憶６のあるア
ドレスに対して書込みを行う場合について説明する。ま
ず、プロセッサ９−１は共通バス４を使用して主記憶６
のあるアドレスに対して書込みを行う。

【００１７】このとき、プロセッサ９−２では共通バス
モニタ部７５で共通バス４の制御線４５を監視すること
で、主記憶６に対する書込み動作が発生したことを検出
すると、共通バス側アドレス比較部７７によって共通バ
ス４のアドレス４１がキャッシュメモリ情報としてディ
レクトリメモリ部７２に登録されているか否かを判定す
る。

【００１８】該アドレスがディレクトリメモリ部７２に
登録されていれば、共通バス側ディレクトリ制御部７６
によって共通バス４上のアドレス４１に該当するキャッ
シュメモリ情報を無効化する。また、該アドレスがディ
レクトリメモリ部７２に登録されていなければ、該当す
るキャッシュメモリ情報の無効化を行わない。これによ
って、プロセッサ９−２のキャッシュデータメモリ８−
２と主記憶６との間のメモリデータの一致性を保持す
る。

【００１９】また、プロセッサ９−２はプロセッサ９−
１によって主記憶６に書込まれたアドレスからデータを
読出す場合、当該アドレスがディレクトリメモリ部７２
に登録されていればそのキャッシュデータは無効化され
ているのでキャッシュミスヒットとなり、当該アドレス
のデータが主記憶６からキャッシュデータメモリ８−２
へ再ロードされる。

【００２０】

【発明が解決しようとする課題】上述した従来のバスモ
ニタリング方式では、他のプロセッサから主記憶に対し
て書込みが行われた場合、そのアドレスが自プロセッサ
のキャッシュメモリに登録されていれば、その登録を無
効化することによって自プロセッサのキャッシュメモリ
と主記憶との間のデータの一致性を保持している。

【００２１】このため、登録が無効化されたデータを読
出そうとした場合、主記憶から自プロセッサのキャッシ
ュメモリにそのデータを再ロードする必要がある。この
再ロード動作はキャッシュヒットした場合に比べて動作
速度が非常に遅いため、キャッシュメモリのデータが無
効化される確率が高くなると、キャッシュメモリを効率
よく使用することができなくなり、プロセッサの処理能
力が低下するという問題がある。ここで、再ロード動作
はキャッシュヒットした場合に比べて時間が約十倍程度
かかる。

【００２２】そこで、本発明の目的は上記問題点を解消
し、他のプロセッサから主記憶に対して書込みが行われ
ても、他のプロセッサの動作に影響されることなく自プ
ロセッサの処理を高速に実行することができるキャッシ
ュメモリ制御回路を提供することにある。

【００２３】

【課題を解決するための手段】本発明によるキャッシュ
メモリ制御回路は、共通バスを監視して主記憶装置への
データ書込みを検出する検出手段と、前記検出手段によ
って検出された前記データ書込みのアドレスとキャッシ
ュメモリに格納されたデータのアドレスとを比較する比
較手段と、前記比較手段で一致が検出されたときに、プ
ロセッサから前記主記憶装置へのアクセス要求による前
記キャッシュメモリへのアクセスとは独立に前記共通バ
ス上のデータで前記キャッシュメモリの内容を更新する
更新手段とを備えている。

【００２４】

【実施例】次に、本発明の一実施例について図面を参照
して説明する。

【００２５】図１は本発明の一実施例の構成を示すブロ
ック図である。図において、キャッシュメモリ制御部１
はプロセッサ側がプロセッサバス３に、共通バス側が共
通バス４に接続され、デュアルポートのキャッシュデー
タメモリ２に接続することによってキャッシュメモリを
構成している。

【００２６】プロセッサ側ディレクトリ制御部１１はプ
ロセッサ側からのアクセスによりデュアルポートのディ
レクトリメモリ部１２のキャッシュメモリ情報を登録ま
たは更新する。プロセッサ側アドレス比較部１３はプロ
セッサ側からアクセスのあったアドレス３１と、ディレ
クトリメモリ部１２に格納されたキャッシュメモリ情報
とを比較し、キャッシュヒットか否かを判定する。

【００２７】プロセッサ側キャッシュメモリアクセス制
御部１４はキャッシュヒット時のキャッシュデータメモ
リ２へのアクセスを行い、キャッシュミスヒット時に主
記憶（図示せず）のデータをキャッシュデータメモリ２
に書込む。

【００２８】共通バスモニタ部１５は共通バス４の制御
線４５を監視し、主記憶に対して行われた書込み動作を
検出する。共通バス側ディレクトリ制御部１６は共通バ
スモニタ部１５で主記憶に対する書込み動作が検出され
たときに、共通バス４の下位アドレス４３によってディ
レクトリメモリ部１２のキャッシュメモリ情報を読出
し、そのキャッシュメモリ情報を共通バス側アドレス比
較部１７に送る。

【００２９】共通バス側アドレス比較部１７は共通バス
４上のアドレス４１とディレクトリメモリ部１２から読
出されたキャッシュメモリ情報とを比較する。それらが
一致していれば共通バス４上のアドレス４１のデータが
キャッシュデータメモリ２に存在するので、共通バス側
アドレス比較部１７はその旨を共通バス側キャッシュメ
モリアクセス制御部１８に通知する。

【００３０】また、それらが不一致ならば共通バス４上
のアドレス４１のデータがキャッシュデータメモリ２に
存在しないので、共通バス側アドレス比較部１７はその
旨を共通バス側ディレクトリ制御部１６に通知し、バス
モニタ動作を終了する。

【００３１】共通バス側キャッシュメモリアクセス制御
部１８は共通バス側アドレス比較部１７から一致情報を
受取ると、共通バス４上のデータ４４でキャッシュデー
タメモリ２に対して書込み動作を行う。これによって、
キャッシュデータメモリ２では共通バス４上のアドレス
４１のデータが共通バス４上のデータ４４で更新された
ことになる。

【００３２】共通バス側キャッシュメモリアクセス制御
部１８はその書込み動作が完了すると、その旨を共通バ
ス側ディレクトリ制御部１６に通知してバスモニタ動作
を終了する。

【００３３】ここで、プロセッサバス３はアドレス３１
とデータ３４と制御線３５とからなり、共通バス４はア
ドレス４１とデータ４４と制御線４５とからなってい
る。また、プロセッサバス３のアドレス３１は上位アド
レス３２と下位アドレス３３とからなり、共通バス４の
アドレス４１は上位アドレス４２と下位アドレス４３と
からなっている。

【００３４】図２は図１のキャッシュメモリを用いたマ
ルチプロセッサシステムの構成を示すブロック図であ
る。図において、本発明の一実施例のマルチプロセッサ
システムはプロセッサ５−１，５−２がともに共通バス
４を介して主記憶６に接続されている。

【００３５】また、プロセッサ５−１，５−２のマイク
ロプロセッサ５１−１，５１−２はともに共通バスイン
タフェース５２−１，５２−２を介して共通バス４に接
続されている。

【００３６】以下、共通バス４の使用権を獲得している
バスマスタであるプロセッサ５−１が主記憶６のあるア
ドレスに対して書込みを行う場合について説明する。ま
ず、プロセッサ５−１は共通バス４を使用して主記憶６
のあるアドレスに対して書込みを行う。

【００３７】このとき、プロセッサ５−２では共通バス
モニタ部１５で共通バス４の制御線４５を監視すること
で、主記憶６に対する書込み動作が発生したことを検出
すると、共通バス側アドレス比較部１７によって共通バ
ス４のアドレス４１がキャッシュメモリ情報としてディ
レクトリメモリ部１２に登録されているか否かを判定す
る。

【００３８】該アドレスがディレクトリメモリ部１２に
登録されていなければ、共通バス側アドレス比較部１７
はその旨を共通バス側ディレクトリ制御部１６に通知し
てバスモニタ動作を終了するので、キャッシュデータメ
モリ２−２の更新が行われることはない。

【００３９】また、該アドレスがディレクトリメモリ部
１２に登録されていれば、共通バス側アドレス比較部１
７はその旨を共通バス側キャッシュメモリアクセス制御
部１８に通知するので、共通バス側キャッシュメモリア
クセス制御部１８は共通バス４上のデータ４４でキャッ
シュデータメモリ２−２に対して書込み動作を行う。

【００４０】これによって、キャッシュデータメモリ２
−２のデータが共通バス４上のデータ４４で更新され、
プロセッサ５−２のキャッシュデータメモリ２−２と主
記憶６との間のメモリデータの一致性が保持される。

【００４１】また、プロセッサ５−２はプロセッサ５−
１によって主記憶６に書込まれたアドレスからデータを
読出す場合、当該アドレスがディレクトリメモリ部１２
に登録されていればキャッシュデータメモリ２−２のデ
ータが共通バス４上のデータ４４で更新されているので
キャッシュヒットとなる。

【００４２】したがって、キャッシュミスヒットによっ
て当該アドレスのデータが主記憶６からキャッシュデー
タメモリ８へ再ロードされることはない。よって、プロ
セッサ５−２はプロセッサ５−１の主記憶６に対する書
込み動作に影響されることなく、高速に処理を実行する
ことができる。

【００４３】このように、共通バスモニタ部１５で主記
憶６に対する書込み動作の発生が検出され、共通バス側
アドレス比較部１７で共通バス４のアドレス４１がディ
レクトリメモリ部１２に登録されていることが検出され
たとき、共通バス側キャッシュメモリアクセス制御部１
８によって共通バス４上のデータ４４でキャッシュデー
タメモリ２の更新を行うことによって、キャッシュデー
タメモリ２と主記憶６との間のメモリデータの一致性を
保持することができる。

【００４４】よって、他のプロセッサの主記憶６への書
込み動作によって、自プロセッサのキャッシュデータメ
モリ２のデータが無効化されることがなくなるので、他
のプロセッサの主記憶６への書込み動作によるキャッシ
ュデータメモリ２への影響を回避することができる。

【００４５】その結果、キャッシュデータメモリ２を効
率よく使用することができるため、プロセッサの能力を
高めることができる。尚、他のプロセッサの主記憶６へ
の書込み動作によるキャッシュデータメモリ２の更新動
作は、プロセッサからキャッシュデータメモリ２へのア
クセス動作とは独立に行われるので、この更新動作によ
ってプロセッサの処理が影響を受けることもない。

【００４６】これによって、他のプロセッサから主記憶
６に対して書込みが行われても、他のプロセッサの動作
に影響されることなく自プロセッサの処理を高速に実行
することができる。

【００４７】

【発明の効果】以上説明したように本発明によれば、主
記憶装置へのデータ書込みが検出されたときに、そのデ
ータ書込みのアドレスとキャッシュメモリに格納された
データのアドレスとを比較し、その結果一致が検出され
れば、プロセッサからの主記憶装置へのアクセス要求に
よるキャッシュメモリへのアクセスとは独立に共通バス
上のデータでキャッシュメモリの内容を更新することに
よって、他のプロセッサから主記憶に対して書込みが行
われても、他のプロセッサの動作に影響されることなく
自プロセッサの処理を高速に実行することができるとい
う効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示すブロック図であ
る。

【図２】図１のキャッシュメモリを用いたマルチプロセ
ッサシステムの構成を示すブロック図である。

【図３】（ａ）はプロセッサバスのアドレスの分割例を
示す図、（ｂ）は共通バスのアドレスの分割例を示す図
である。

【図４】従来例の構成を示すブロック図である。

【図５】図４のキャッシュメモリを用いたマルチプロセ
ッサシステムの構成を示すブロック図である。

【符号の説明】

１，１−１，１−２ キャッシュメモリ制御部 ２，２−１，２−２ キャッシュデータメモリ ３ プロセッサバス ４ 共通バス ５−１，５−２ プロセッサ ６ 主記憶 １２ ディレクトリメモリ部 １５ 共通バスモニタ部 １６ 共通バス側ディレクトリ制御部 １７ 共通バス側アドレス比較部 １８ 共通バス側キャッシュメモリアクセス制御部

Claims (2)

【特許請求の範囲】
1. 【請求項１】 共通バスを監視して主記憶装置へのデー
   タ書込みを検出する検出手段と、前記検出手段によって
   検出された前記データ書込みのアドレスとキャッシュメ
   モリに格納されたデータのアドレスとを比較する比較手
   段と、前記比較手段で一致が検出されたときに、プロセ
   ッサから前記主記憶装置へのアクセス要求による前記キ
   ャッシュメモリへのアクセスとは独立に前記共通バス上
   のデータで前記キャッシュメモリの内容を更新する更新
   手段とを有することを特徴とするキャッシュメモリ制御
   回路。
2. 【請求項２】 前記キャッシュメモリ及び前記キャッシ
   ュメモリに格納されたデータのアドレスを保持するディ
   レクトリメモリは、デュアルポートのメモリで構成され
   ることを特徴とする請求項１記載のキャッシュメモリ制
   御回路。