JPS63292362A - システム間通信制御方式 - Google Patents
システム間通信制御方式Info
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- JPS63292362A JPS63292362A JP12900787A JP12900787A JPS63292362A JP S63292362 A JPS63292362 A JP S63292362A JP 12900787 A JP12900787 A JP 12900787A JP 12900787 A JP12900787 A JP 12900787A JP S63292362 A JPS63292362 A JP S63292362A
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- 238000004891 communication Methods 0.000 title claims abstract description 36
- 238000000034 method Methods 0.000 claims description 13
- 230000010365 information processing Effects 0.000 claims description 6
- 238000012545 processing Methods 0.000 description 9
- 238000012546 transfer Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 1
- 238000004801 process automation Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
複数個のシステム(IA、 IB)と、該複数個のシス
テムで使用される共通メモリ装置とを備えた情報処理シ
ステムにおいて、該共通メモリ装置の共通メモリアダプ
タ(CMA)に、各システム(IA、 IB)対応の割
込み制御レジスタを設けることにより、上記システム(
#A、又はIB)がシステム(#B、又は#A)に通信
する場合には、相手システムに対応する上記割込み制御
レジスタに割込み制御情報を設定して、相手システムに
割込み、該割込まれたシステムは自己に対応する割込み
制御レジスタの内容を参照して相手システムからの通信
内容を認識するようにしたものである。
テムで使用される共通メモリ装置とを備えた情報処理シ
ステムにおいて、該共通メモリ装置の共通メモリアダプ
タ(CMA)に、各システム(IA、 IB)対応の割
込み制御レジスタを設けることにより、上記システム(
#A、又はIB)がシステム(#B、又は#A)に通信
する場合には、相手システムに対応する上記割込み制御
レジスタに割込み制御情報を設定して、相手システムに
割込み、該割込まれたシステムは自己に対応する割込み
制御レジスタの内容を参照して相手システムからの通信
内容を認識するようにしたものである。
本発明は、複数個のシステム(lA、11B)と、該複
数個のシステムで使用される共通メモリ装置とを備えた
情報処理システム(多重化システム)におけるシステム
間通信制御方式に関する。
数個のシステムで使用される共通メモリ装置とを備えた
情報処理システム(多重化システム)におけるシステム
間通信制御方式に関する。
最近のファクトリオートメーシジン(FA) 、プロセ
スオートメーション(P^)、ラボラトリオートメーシ
ョン(LA)等の情報処理の分野においては、信頼度、
及び処理能力を向上させる為に、複数個のシステムから
なる多重化システムを構築する動向にある。
スオートメーション(P^)、ラボラトリオートメーシ
ョン(LA)等の情報処理の分野においては、信頼度、
及び処理能力を向上させる為に、複数個のシステムから
なる多重化システムを構築する動向にある。
この多重化システムにおいては、例えば、ある制御対象
装置(例えば、ロボット、プロセス装置。
装置(例えば、ロボット、プロセス装置。
計測器等)を制御していたシステムに障害が発生すると
、他のシステムに該制御を委譲して、多重化システムと
しての高信軌化を図る必要がある。
、他のシステムに該制御を委譲して、多重化システムと
しての高信軌化を図る必要がある。
又、該多重化システムにおいては、1つのデータ処理を
、該複数個のシステムに分散することにより、システム
全体としての該データ処理の高速化を図ることがよく行
われる。
、該複数個のシステムに分散することにより、システム
全体としての該データ処理の高速化を図ることがよく行
われる。
この場合に、あるシステムで実行するシップが輻幀して
くると、該システムが実行していた特定のジョブを他の
システムに委譲させ、データ処理の分散化が行われる。
くると、該システムが実行していた特定のジョブを他の
システムに委譲させ、データ処理の分散化が行われる。
従来から、かかる多重化システムにおいて、ジョブを委
譲する為のシステム間の通信を行うのに、例えば、割込
みによる通信手段があるが、このような通常の割込み手
段では、例えば、ジョブを委譲させるのに必要な情報を
移行させることはできない為、線刻込み手段と、該複数
個のシステムで使用する共通メモリとを併用することが
行われる。
譲する為のシステム間の通信を行うのに、例えば、割込
みによる通信手段があるが、このような通常の割込み手
段では、例えば、ジョブを委譲させるのに必要な情報を
移行させることはできない為、線刻込み手段と、該複数
個のシステムで使用する共通メモリとを併用することが
行われる。
然しなから、上記通常の割込み手段は、システムの数が
増加してくると、該システム間の割込みの為の通信路が
輻峻してくる為、現実的でないと云う問題があり、効果
的なシステム間通信制御方式が待たれるようになってき
た。
増加してくると、該システム間の割込みの為の通信路が
輻峻してくる為、現実的でないと云う問題があり、効果
的なシステム間通信制御方式が待たれるようになってき
た。
〔従来の技術と発明が解決しようとする問題点〕第2図
は、従来のシステム間通信制御方式を説明する図である
。
は、従来のシステム間通信制御方式を説明する図である
。
従来方式において、例えば、システム(#A) 1から
システム(11B) 1に対して、データ処理を委譲す
るのに必要な情報の移行を行う場合、先ず、システム(
IA) 1から共通メモリ装置(2)の特定の領域22
に必要な情報を格納した後、システム(IA) 1から
システム(JIB) 1に割込みを行う。
システム(11B) 1に対して、データ処理を委譲す
るのに必要な情報の移行を行う場合、先ず、システム(
IA) 1から共通メモリ装置(2)の特定の領域22
に必要な情報を格納した後、システム(IA) 1から
システム(JIB) 1に割込みを行う。
割込まれたシステム(IB) 1においては、共通メモ
リ装置(2)の上記特定の領域22を参照して、線刻込
みの内容を読み取り、その内容がデータ処理の委譲に必
要な情報であると認識されたときには、システム(箇^
)1に代わって、システムC#B) 1がデータ処理を
続行する。
リ装置(2)の上記特定の領域22を参照して、線刻込
みの内容を読み取り、その内容がデータ処理の委譲に必
要な情報であると認識されたときには、システム(箇^
)1に代わって、システムC#B) 1がデータ処理を
続行する。
このような従来方式のシステム間通信制御方式において
は、各システム間に割込みの為の通信路を設ける必要が
あり、システムの数が増加してくると、線刻込みの為の
通信路が輻幀してきて、現実的でなくなってくる問題が
あった。
は、各システム間に割込みの為の通信路を設ける必要が
あり、システムの数が増加してくると、線刻込みの為の
通信路が輻幀してきて、現実的でなくなってくる問題が
あった。
又、上記割込み機構の他に、共通メモリ装置2に割込み
内容を格納して、他のシステムに読み取らせる必要があ
り、元々、各システム(#^、11B、・−)1と共通
メモリ装置2との間でデータ転送を行った場合には、該
データ転送の終了時点において、共通メモリ装置2側か
ら各システム(IIA、 ilB。
内容を格納して、他のシステムに読み取らせる必要があ
り、元々、各システム(#^、11B、・−)1と共通
メモリ装置2との間でデータ転送を行った場合には、該
データ転送の終了時点において、共通メモリ装置2側か
ら各システム(IIA、 ilB。
・・・)1に対してデータ転送終了の割込み手段がある
のにも関わらず、線刻込み手段が生かされていないと云
う問題があった。
のにも関わらず、線刻込み手段が生かされていないと云
う問題があった。
本発明は上記従来の欠点に鑑み、システムの高信幀性、
及び分散処理の為に構築された多重化システムにおいて
、共通メモリ装置から各システムに対する割込み機構が
あることに着目し、システム間に特別な割込みの為の通
信路を設けることなくシステム間の通信を行う方法を提
供することを目的とするものである。
及び分散処理の為に構築された多重化システムにおいて
、共通メモリ装置から各システムに対する割込み機構が
あることに着目し、システム間に特別な割込みの為の通
信路を設けることなくシステム間の通信を行う方法を提
供することを目的とするものである。
第1図は本発明のシステム間通信制御方式の構成例を示
した図である。
した図である。
本発明においては、
複数個のシステム(IIA、JIB) 1と、該複数個
のシステムで使用される共通メモリ装置2とを備えた情
報処理システムにおいて、 共通メモリ装置2の共通メモリアダプタ(CMA)21
に、各システム(IA、IB) 1対応の割込み制御レ
ジスタ210A、210Bを設け、 上記システム(#A、又はIB)1がシステム(#B、
又はl5A) 1に通信する場合には、相手システムに
対応する上記割込み制御レジスタ(210B、又は21
0A)に割込み制御情報を設定■して、相手システムに
割込み■、 該割込まれたシステムは、該割込み制御レジスタ210
B、又は210^の内容を読み取って■、システム間の
通信を行うように構成する。
のシステムで使用される共通メモリ装置2とを備えた情
報処理システムにおいて、 共通メモリ装置2の共通メモリアダプタ(CMA)21
に、各システム(IA、IB) 1対応の割込み制御レ
ジスタ210A、210Bを設け、 上記システム(#A、又はIB)1がシステム(#B、
又はl5A) 1に通信する場合には、相手システムに
対応する上記割込み制御レジスタ(210B、又は21
0A)に割込み制御情報を設定■して、相手システムに
割込み■、 該割込まれたシステムは、該割込み制御レジスタ210
B、又は210^の内容を読み取って■、システム間の
通信を行うように構成する。
〔作用]
即ち、本発明によれば、複数個のシステム(IA。
11B)と、該複数個のシステムで使用される共通メモ
リ装置とを備えた情報処理システムにおいて、該共通メ
モリ装置の共通メモリアダプタ(CMA)に、各システ
ム(ilA、IB)対応の割込み制御レジスタを設ける
ことにより、上記システム(#A、又は諮B)がシステ
ム(#B、又は#A)に通信する場合には、相手システ
ムに対応する上記割込み制御レジスタに割込み制御情報
を設定して、相手システムに割込み、該割込まれたシス
テムは自己に対応する割込み制御レジスタの内容を参照
して相手システムからの通信内容を認識するようにした
ものであるので、他系への情報交換が簡単な手段で実現
できる効果がある。
リ装置とを備えた情報処理システムにおいて、該共通メ
モリ装置の共通メモリアダプタ(CMA)に、各システ
ム(ilA、IB)対応の割込み制御レジスタを設ける
ことにより、上記システム(#A、又は諮B)がシステ
ム(#B、又は#A)に通信する場合には、相手システ
ムに対応する上記割込み制御レジスタに割込み制御情報
を設定して、相手システムに割込み、該割込まれたシス
テムは自己に対応する割込み制御レジスタの内容を参照
して相手システムからの通信内容を認識するようにした
ものであるので、他系への情報交換が簡単な手段で実現
できる効果がある。
以下本発明の実施例を図面によって詳述する。
前述の第1図が本発明のシステム間通信制御方式の構成
例を示した図であって、(a)は概念図を示し、(b)
は構成例を示し、(c)は割込み制御レジスタの構成例
を示しており、共通メモリ装置F2内の共通メモリアダ
プタ(CMA) 21に、各システム(IIA、IB)
1対応のボートCm^、IB) 21A、21Bに設
けである割込み制御レジスタ(ICRIA、fCRIB
) 210^。
例を示した図であって、(a)は概念図を示し、(b)
は構成例を示し、(c)は割込み制御レジスタの構成例
を示しており、共通メモリ装置F2内の共通メモリアダ
プタ(CMA) 21に、各システム(IIA、IB)
1対応のボートCm^、IB) 21A、21Bに設
けである割込み制御レジスタ(ICRIA、fCRIB
) 210^。
210Bが本発明を実施するのに必要な手段である。
尚、全図を通して同じ符号は同じ対象物を示している。
以下、第1図によって、本発明のシステム間通信制御方
式を説明する。
式を説明する。
先ず、システム(IA) 1がシステム(tB) 1に
対して通信を行う場合、特定の命令を発行して共通メモ
リアダプタ(CMA) 21に、該システム(#B)
1に対する通信の為の指示■を与える。
対して通信を行う場合、特定の命令を発行して共通メモ
リアダプタ(CMA) 21に、該システム(#B)
1に対する通信の為の指示■を与える。
具体的には、該命令のオペランドによって、通信したい
システム(IB) 1の機番1通信情報等を送出する。
システム(IB) 1の機番1通信情報等を送出する。
共通メモリアダプタ(C?fA) 21は、該システム
(IA)■からの指示のにより、システム(#A)1か
らのシステム(#B) 1に対する割込み依頼であるこ
とを認識すると、システム($8) 1に対応するボー
ト21B内の割込み制御レジスタ(ICRIB) 21
0Bに、システム(#A) 1の機番を割込み元アドレ
スに変換し、通信情報を割込み情報として、(c)図に
示したフォーマットでセットし、システム(IB) 1
の機番が示す割込み先に割込む■ように動作する。
(IA)■からの指示のにより、システム(#A)1か
らのシステム(#B) 1に対する割込み依頼であるこ
とを認識すると、システム($8) 1に対応するボー
ト21B内の割込み制御レジスタ(ICRIB) 21
0Bに、システム(#A) 1の機番を割込み元アドレ
スに変換し、通信情報を割込み情報として、(c)図に
示したフォーマットでセットし、システム(IB) 1
の機番が示す割込み先に割込む■ように動作する。
システム(1$8) 1は、共通メモリアダプタ(CM
A)21からの割込みを認識すると、特定の命令を発行
して、自己のボート21B内の上記割込み制御レジスタ
(ICRIB) 210Bの内容を読み取り■、システ
ム(#A) 1からの割込み内容を知ることができ、シ
ステム(IA) 1と、システム(IB) 1間の通信
が完了する。
A)21からの割込みを認識すると、特定の命令を発行
して、自己のボート21B内の上記割込み制御レジスタ
(ICRIB) 210Bの内容を読み取り■、システ
ム(#A) 1からの割込み内容を知ることができ、シ
ステム(IA) 1と、システム(IB) 1間の通信
が完了する。
上記割込み制御レジスタ(ICR口B) 210Bには
、前述の(c)図に示したように、例えば、該割込み制
御レジスタ(夏CR1B) 210Bの内容が有効であ
ることを示すバリッド(ビット0)と、他系システムに
指示する動作(処理)の内容を保持する割込み情報(ビ
ット1〜ビツト5)と、どのシステムからきた割込みで
あるか(本例では、システム(11A) )を識別する
為の割込み元アドレス(ビット6.7)を有している。
、前述の(c)図に示したように、例えば、該割込み制
御レジスタ(夏CR1B) 210Bの内容が有効であ
ることを示すバリッド(ビット0)と、他系システムに
指示する動作(処理)の内容を保持する割込み情報(ビ
ット1〜ビツト5)と、どのシステムからきた割込みで
あるか(本例では、システム(11A) )を識別する
為の割込み元アドレス(ビット6.7)を有している。
システム(IB) 1からシステム(#A) lに割込
む場合についても、同様の手順でおこない、この場合に
は割込み制御レジスタ(ICR#A) 210Aを使用
する。
む場合についても、同様の手順でおこない、この場合に
は割込み制御レジスタ(ICR#A) 210Aを使用
する。
この共通メモリアダプタ(CMA) 21から、各シス
テム(IA、#B) 1への割込み機構は、共通メモリ
装置2を備えた多重化システムにおいては、各システム
(#A、又はIB)1と共通メモリ装置2との間でデー
タ転送が行われると、該データ転送が終了した時点で、
該当システム(IIA、又はJIB) 1にデータ転送
終了割込みを行う機構が元々備わっているのが普通であ
るので、この機構を利用することで、簡単にシステム間
の通信を行うことができる。
テム(IA、#B) 1への割込み機構は、共通メモリ
装置2を備えた多重化システムにおいては、各システム
(#A、又はIB)1と共通メモリ装置2との間でデー
タ転送が行われると、該データ転送が終了した時点で、
該当システム(IIA、又はJIB) 1にデータ転送
終了割込みを行う機構が元々備わっているのが普通であ
るので、この機構を利用することで、簡単にシステム間
の通信を行うことができる。
このように、本発明は、共通メモリ装置を備えた多重化
システムにおいて、該共通メモリ装置内の各システム対
応のボート内に、割込み制御レジスタ<IcR)を設け
、この通信先システムに対応した割込み制御レジスタに
、システム間の通信情報をセットして、該共通メモリ装
置が元々備えている割込み機構で相手システムに割込み
、割込まれたシステムは自己の割込み制御レジスタの内
容を読み取ることで、システム間の通信内容を知ること
できるようにした所に特徴がある。
システムにおいて、該共通メモリ装置内の各システム対
応のボート内に、割込み制御レジスタ<IcR)を設け
、この通信先システムに対応した割込み制御レジスタに
、システム間の通信情報をセットして、該共通メモリ装
置が元々備えている割込み機構で相手システムに割込み
、割込まれたシステムは自己の割込み制御レジスタの内
容を読み取ることで、システム間の通信内容を知ること
できるようにした所に特徴がある。
以上、詳細に説明したように、本発明のシステム間通信
制御方式は、複数個のシステム(IA、#B)と、該複
数個のシステムで使用される共通メモリ装置とを備えた
情報処理システムにおいて、該共通メモリ装置の共通メ
モリアダプタ(CMA)に、各システム(IA、 1B
)対応の割込み制御レジスタを設けることにより、上記
システム(#A、又はIB)がシステム(J#B、又は
IA)に通信する場合には、相手システムに対応する上
記割込み制御レジスタに割込み制御情報を設定して、相
手システムに割込み、該割込まれたシステムは自己に対
応する割込み制御レジスタの内容を参照して相手システ
ムからの通信内容を認識するようにしたものであるので
、他系への情報交換が簡単な手段で実現できる効果があ
る。
制御方式は、複数個のシステム(IA、#B)と、該複
数個のシステムで使用される共通メモリ装置とを備えた
情報処理システムにおいて、該共通メモリ装置の共通メ
モリアダプタ(CMA)に、各システム(IA、 1B
)対応の割込み制御レジスタを設けることにより、上記
システム(#A、又はIB)がシステム(J#B、又は
IA)に通信する場合には、相手システムに対応する上
記割込み制御レジスタに割込み制御情報を設定して、相
手システムに割込み、該割込まれたシステムは自己に対
応する割込み制御レジスタの内容を参照して相手システ
ムからの通信内容を認識するようにしたものであるので
、他系への情報交換が簡単な手段で実現できる効果があ
る。
第1図は本発明のシステム間通信制御方式の構成例を示
した図。 第2図は従来のシステム間通信制御方式を説明する図。 である。 図面において、 1はシステム(IA、1lB)、 2は共通メモリ装
置。 21は共通メモリアダプタ(CMA) 。 21A、Bはボート(IA、IB)。 210^、210Bは割込み制御レジスタ(ICRIA
、IB)。 ■〜■は動作。 をそれぞれ示す。 イ疋ホのシステム間14s3J(J対式ン説11=l
Wる口茅 2 口
した図。 第2図は従来のシステム間通信制御方式を説明する図。 である。 図面において、 1はシステム(IA、1lB)、 2は共通メモリ装
置。 21は共通メモリアダプタ(CMA) 。 21A、Bはボート(IA、IB)。 210^、210Bは割込み制御レジスタ(ICRIA
、IB)。 ■〜■は動作。 をそれぞれ示す。 イ疋ホのシステム間14s3J(J対式ン説11=l
Wる口茅 2 口
Claims (1)
- 【特許請求の範囲】 複数個のシステム(#A、#B)(1)と、該複数個の
システムで使用される共通メモリ装置(2)とを備えた
情報処理システムにおいて、 共通メモリ装置(2)の共通メモリアダプタ(CMA)
(21)に、各システム(#A、#B)(1)対応の割
込み制御レジスタ(210A、210B)を設け、上記
システム(#A、又は#B)1がシステム(#B、又は
#A)1に通信する場合には、相手システムに対応する
上記割込み制御レジスタ(210B、又は210A)に
割込み制御情報を設定([1])して、相手システムに
割込み([2])、 該割込まれたシステムは、該割込み制御レジスタ(21
0B、又は210A)の内容を読み取って([3])、
システム間の通信を行うことを特徴とするシステム間通
信制御方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12900787A JPS63292362A (ja) | 1987-05-26 | 1987-05-26 | システム間通信制御方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12900787A JPS63292362A (ja) | 1987-05-26 | 1987-05-26 | システム間通信制御方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63292362A true JPS63292362A (ja) | 1988-11-29 |
Family
ID=14998853
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12900787A Pending JPS63292362A (ja) | 1987-05-26 | 1987-05-26 | システム間通信制御方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63292362A (ja) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54153543A (en) * | 1978-05-25 | 1979-12-03 | Oki Electric Ind Co Ltd | Interruption system between processors |
JPS5510615A (en) * | 1978-07-07 | 1980-01-25 | Toshiba Corp | Multiple electronic computer system |
JPS5731072A (en) * | 1980-07-31 | 1982-02-19 | Mitsubishi Electric Corp | Multiprocessor |
JPS592468A (ja) * | 1982-06-28 | 1984-01-09 | Oki Electric Ind Co Ltd | マルチプロセツサシステムにおける通信方式 |
-
1987
- 1987-05-26 JP JP12900787A patent/JPS63292362A/ja active Pending
Patent Citations (4)
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JPS54153543A (en) * | 1978-05-25 | 1979-12-03 | Oki Electric Ind Co Ltd | Interruption system between processors |
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