JP4329188B2 - データ転送制御装置 - Google Patents

データ転送制御装置 Download PDF

Info

Publication number
JP4329188B2
JP4329188B2 JP31486299A JP31486299A JP4329188B2 JP 4329188 B2 JP4329188 B2 JP 4329188B2 JP 31486299 A JP31486299 A JP 31486299A JP 31486299 A JP31486299 A JP 31486299A JP 4329188 B2 JP4329188 B2 JP 4329188B2
Authority
JP
Japan
Prior art keywords
buffer
data
status
received
host device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP31486299A
Other languages
English (en)
Other versions
JP2001134528A (ja
Inventor
正 大山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Funai Electric Co Ltd
Original Assignee
Funai Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Funai Electric Co Ltd filed Critical Funai Electric Co Ltd
Priority to JP31486299A priority Critical patent/JP4329188B2/ja
Publication of JP2001134528A publication Critical patent/JP2001134528A/ja
Application granted granted Critical
Publication of JP4329188B2 publication Critical patent/JP4329188B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Landscapes

  • Information Transfer Systems (AREA)
  • Accessory Devices And Overall Control Thereof (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は、たとえばプリンタと上位コンピュータとの間のデータ転送を制御するデータ転送制御装置に関するものである。
【0002】
【従来の技術】
プリンタ等の周辺機器とコンピュータとを接続する場合、USB(Universal Serial Bus)システムが採用されることが多くなっている。USBは、各種周辺機器に共通のインターフェイス仕様であって、同じコネクタで最大127台の機器をディジーチェーン方式で接続することができ、また、コンピュータの電源を入れたたまま機器を接続できるプラグアンドプレイという機能を備えている。
【0003】
このようなUSBシステムにおいては、コンピュータと周辺機器との間でパケット形式によるデータの転送が行われる。図7は、USBシステムを用いた従来のデータ転送制御装置の一例を示すブロック図である。図において、21は上位装置を構成するコンピュータ(以下、PCと記す)、22はプリンタ等の周辺機器に内蔵されたUSBブロック、23は同じく周辺機器に内蔵されたメモリである。
【0004】
USBブロック22において、24はPC21との間でのデータ転送を制御するUSB制御部、25はPC21から受信したデータおよびPC21へ送信するデータを一時的に格納するバッファである。バッファ25は、各エンドポイント(以下、EPと記す)に対応して、25a〜25cの複数のバッファから構成されている。EP2は受信用、EP1は送信用、EP0は送受信用に設定されたエンドポイントであり、バッファ25aはEP2に対応するデータが格納される64バイトの受信バッファ、バッファ25bはEP1に対応するデータが格納される16バイトの送信バッファ、バッファ25cはEP0に対応するデータが格納される16バイトの送受信バッファである。
【0005】
PC21からは、データに先行してパケット形式のトークンが送出される。トークンは、周辺機器ごとに割当てられたアドレス番号を含んでおり、各周辺機器は、自己のアドレス番号を含んだトークンが来たときに、これを取り込む。トークンは、アドレス番号のほかにデータの処理種別やEP番号などを含んでおり、USB制御部24はこのトークンのEP番号を読み取って、各EP番号に対応するバッファ25a〜25cに対してアクセスを行い、PC21から送られてくるデータの書込み、またはPC21へ送信するデータの読み出しを行なう。バッファ25が受信したデータはメモリ23に格納され、また、PC21への送信データはメモリ23からバッファ25へ転送される。
【0006】
【発明が解決しようとする課題】
上記従来の装置においては、各EPごとにバッファ25a〜25cを設けており、このように複数のバッファを備えたデータ転送制御装置は、たとえば特公平6−3937号公報、特公平6−3938号公報にも記載されている。しかしながら、EPごとにバッファを設けると、各EPに必要な容量のバッファ領域を複数個用意しなければならず、EPの数が増えるに従ってバッファ25の容量が大きくなる。このため、USBブロック22をIC化するにあたってゲートの数が増大し、チップが大型化するという問題がある。
【0007】
本発明は、上記のような問題点を解決するものであって、EPごとにバッファ領域を設ける必要がなく、ゲート数を削減してチップを小型にできるデータ転送制御装置を提供することを課題としている。
【0008】
【課題を解決するための手段】
上記課題を解決するために、本発明は、上位装置からパケット形式で送られてくるデータを格納するとともに、上位装置に送るパケット形式のデータを格納するバッファと、上位装置からパケット形式で送られてくるトークンの種類を判別するとともに、バッファ内のデータの有無を判別して、これらの判別結果に基づいて上位装置との間のデータ転送を制御する第1の制御手段と、バッファ内のデータの有無を判別して、その結果に基づきバッファからの受信データの取得およびバッファへの送信データの格納を制御する第2の制御手段とを備え、バッファは、トークンによって指定される各エンドポイントに対して共通に用いられる単一のバッファであるデータ転送制御装置において、バッファが上位装置からデータを受信できる状態にあるか否か、および上位装置へデータを送信できる状態にあるか否かを、受信可能、受信不可、送信可能、送信不可の各ステータスにより表すバッファステータスレジスタを備える。
【0009】
そして、第1の制御手段は、トークンの種類がINパケットである場合、バッファステータスレジスタのステータスが受信不可かつ送信可能であれば、バッファに格納されているデータを上位装置へ送出し、その後、ステータスを受信可能かつ送信不可に更新する。バッファステータスレジスタのステータスが受信不可かつ送信可能でなければ、データを上位装置へ送出しない。また、トークンの種類がSetupパケット又はOUTパケットである場合、バッファステータスレジスタのステータスが受信可能かつ送信不可であれば、上位装置からデータを受け取ってバッファに格納し、その後、ステータスを受信不可かつ送信不可に更新する。バッファステータスレジスタのステータスが受信可能かつ送信不可でなければ、上位装置からデータを受け取らない。
【0010】
一方、第2の制御手段は、受信データ処理において、バッファステータスレジスタのステータスが受信不可かつ送信不可であれば、バッファから受信データを取得し、その後、ステータスを受信可能かつ送信不可に更新する。バッファステータスレジスタのステータスが受信不可かつ送信不可でなければ、バッファから受信データを取得しない。また、送信データ処理において、バッファステータスレジスタのステータスが受信可能かつ送信不可であれば、送信データをバッファに格納し、その後、ステータスを受信不可かつ送信可能に更新する。バッファステータスレジスタのステータスが受信可能かつ送信不可でなければ、送信データをバッファに格納しない。
【0011
このように、第1の制御手段が、バッファステータスレジスタを参照して上位装置からのデータの受信および上位装置へのデータの送信を制御し、第2の制御手段が、バッファステータスレジスタを参照してバッファからのデータの取得およびバッファへのデータの格納を制御することで、複数のエンドポイントでバッファを共有することができるため、エンドポイントの数が増えてもバッファの容量は増大せず、ゲート数を削減することができる。
【0012】
【発明の実施の形態】
以下、本発明の実施形態につき、図を参照しながら説明する。図1は本発明に係るデータ転送制御装置の電気的構成を示すブロック図である。図において、1は上位装置を構成するコンピュータ(以下、PCと記す)、2は周辺機器の一例であるプリンタ、3はプリンタ2に内蔵されたUSBブロック、4はプリンタ2のメモリ、5はプリンタ2のCPUである。
【0013】
USBブロック3において、8はPC1との間でのデータ転送を制御するUSB制御部で、本発明における第1の制御手段の一形態をなし、ここでは論理ゲートで構成されている。9はPC1から受信したデータおよびPC1へ送信するデータを一時的に格納するバッファである。バッファ9は、各エンドポイントEP2、EP1、EP0に対して、共通に用いられる単一のバッファから構成されている。バッファ9の容量はたとえば64バイトであり、このバッファ領域に、PC1から送信されてきたデータ、あるいはPC1へ送信するデータの1パケット分が格納される。USBブロック3はIC化されており、メモリ4等とともにASIC(Application Specific IC)の中の1ブロックを構成している。
【0014】
また、USB制御部8にはレジスタ10が設けられている。このレジスタ10は、後述するように、バッファ9内のデータ有無を表すバッファステータスレジスタと、PC1から送られてきたトークンの内容を示すトークンステータスレジスタとを含む。
【0015】
CPU5は、本発明における第2の制御手段の一形態をなすものであり、プリンタ2の各部の制御を行なうものである。CPU5には、インクキャリア搬送用のキャリアモータおよび用紙搬送用のフィードモータを制御するモータ制御部6や、印字ヘッドによる印字動作を制御する印字制御部7などが接続されている。
【0016】
図2は、PC1から送られてくるパケットの一例を示す図であり、(a)はトークン30を、(b)はトークン30に続いて送られてくる印字データなどのデータ34を示している。トークン30は、トークンの種類を表すPIDコード31、接続機器を表すアドレス番号32、およびEPを表すEP番号33を含み、これらがパケットとして構成されている。PIDコード31には、Setupパケット、INパケット、OUTパケットの3種類がある。また、アドレス番号32は、接続される周辺機器ごとにPC1によって番号が割り当てられている。一方、データ34もパケットからなり、たとえば64バイトのデータ長を有している。
【0017】
図3は、レジスタ10におけるバッファステータスレジスタを示す図である。バッファステータスレジスタ40は、バッファ9がPC1からデータを受信できる状態にあるか否か、およびPC1へデータを送信できる状態にあるか否かを示すレジスタで、2ビットの領域からなる。RRDY(Receive Ready Bit)41はPC1からデータを受信できる状態にあるか否かのステータスを表し、RRDY=1であれば、現在バッファ9は空で受信可能な状態にあることを表し、RRDY=0であれば、バッファ9にデータがあって受信ができない状態にあることを表す。また、TRDY(Transmit Ready Bit)42はPC1へデータを送信できる状態にあるか否かのステータスを表し、TRDY=1であれば、現在バッファ9には送信すべきデータがあって送信可能な状態にあることを表し、TRDY=0であれば、バッファ9には送信すべきデータがなく送信可能な状態にないことを表す。
【0018】
図4は、レジスタ10におけるトークンステータスレジスタを示す図である。トークンステータスレジスタ43は、トークン30から読み取ったトークンの種類およびEP番号を示すレジスタで、7ビットの領域からなる。ビット4〜6がトークンの種類を表し、ビット0〜3がEP番号を表している。トークンの種類は、前述のようにトークン30のPIDコード31において指定されており、ビット6が「1」であればSetupパケット、ビット5が「1」であればOUTパケット、ビット4が「1」であればINパケットを、それぞれ表している。また、EP番号はトークン30のEP番号33において指定されており、ビット0が「1」であればEP0、ビット1が「1」であればEP1、ビット2が「1」であればEP2、ビット3が「1」であればEP3を、それぞれ表している。
【0019】
なお、トークン30のアドレス番号32において指定されたアドレスは、レジスタ10の図示しないアドレスレジスタにセットされる。そして、PC1にプリンタ2のほかに各種周辺機器が接続されている場合には、PC1から送られてくるデータのうち、プリンタ2に割り当てられたアドレスのデータだけがプリンタ2に取り込まれることになる。
【0020】
図5および図6は、以上の構成からなるデータ転送制御装置の動作を示すフローチャートであり、図5は第1の制御手段であるUSB制御部8が処理する手順、図6は第2の制御手段であるCPU5が処理する手順を示している。
【0021】
まず、USB制御部8の動作について図5を参照しながら説明する。USB制御部8は、PC1からトークン30を受信すると(ステップS1)、PIDコード31を読み取ってトークンの種類を分析する(ステップS2)。そして、トークンがSetupパケットであれば(ステップS3YES)、次にバッファステータスレジスタ40を参照して、RRDY=1かつTRDY=0か否かを判定する(ステップS4)。RRDY=1でTRDY=0の場合は(ステップS4YES)、バッファ9にデータがなく受信可能な状態であるから、PC1からセットアップデータを受取り(ステップS5)、これをバッファ9に格納する。なお、USB制御部8はトークン30のEP番号33も読取り、これをトークンステータスレジスタ43にセットする。
【0022】
次に、USB制御部8はデータを受取ったことにより、バッファステータスレジスタ40を更新し、ステータスをRRDY=0、TRDY=0とする(ステップS6)。これによって、バッファ9が空き状態でなくなったことが表示される。また、ステップS4において、バッファステータスレジスタ40を参照した結果、RRDY=1かつTRDY=0でない場合は(ステップS4NO)、バッファ9には受信データと送信データのいずれかが入っていて受信が不可能であるから、PC1に対して拒否応答であるNAK(Negative Acknowledge)を返す(ステップS7)。
【0023】
ステップS3において、トークンがSetupパケットでなく(ステップS3NO)INパケットであれば(ステップS8YES)、次にバッファステータスレジスタ40を参照して、RRDY=0かつTRDY=1か否かを判定する(ステップS9)。RRDY=0でTRDY=1の場合は(ステップS9YES)、バッファ9に送信すべきデータが入っている状態であるから、PC1に対してデータを送出し(ステップS10)、その後、ステータスをRRDY=1、TRDY=0にしてバッファステータスレジスタ40を更新する(ステップS11)。これによって、バッファ9が空き状態になったことが表示される。
【0024】
一方、ステップS9において、RRDY=0かつTRDY=1でない場合は(ステップS9NO)、バッファ9には受信データが入っているかもしくは全くデータがない状態であるから、PC1に対してデータを送出することなく、0バイトの空のパケットを送る(ステップS12)。
【0025】
ステップS3において、トークンがSetupパケットでなく(ステップS3NO)INパケットでもない場合は(ステップS8NO)、OUTパケットと判断し(ステップS13)、次にバッファステータスレジスタ40を参照して、RRDY=1かつTRDY=0か否かを判定する(ステップS14)。RRDY=1でTRDY=0の場合は(ステップS14YES)、バッファ9にデータがなく受信可能な状態であるから、PC1から印字データ等のデータ34を受取り(ステップS15)、これをバッファ9に格納した後、バッファステータスレジスタ40を更新し、ステータスをRRDY=0、TRDY=0とする(ステップS16)。これによって、バッファ9が空き状態でなくなったことが表示される。
【0026】
一方、ステップS14において、RRDY=1かつTRDY=0でない場合は(ステップS14NO)、バッファ9には受信データと送信データのいずれかが入っていて受信が不可能であるから、PC1に対してNAKを返す(ステップS17)。
【0027】
次に、図6を参照してCPU5の行なう処理につき説明する。図6(a)は受信データをバッファから取り出す場合の処理、図6(a)は送信データをバッファへ格納する場合の処理を表している。
【0028】
まず、受信データの処理について説明する。CPU5はバッファステータスレジスタ40を参照してステータス情報を読込み(ステップS21)、RRDY=0かつTRDY=0か否かを判定する(ステップS22)。図5のステップS5、S6およびステップS15、S16で説明したように、PC1からのデータが受信されてバッファ9に格納されると、バッファステータスレジスタ40のステータスは、RRDY=0、TRDY=0となるから、ステップS22での判断はYESとなり、バッファ9から受信データを取得する(ステップS23)。そして、データを取得したことによりバッファ9は空状態となるから、バッファステータスレジスタ40を更新してステータスをRRDY=1、TRDY=0とする。これによって、USB制御部8側では、図5のステップS4およびS14での判定がYESとなり、次のパケットの受信が可能となる。なお、バッファ9から取得されたデータは、メモリ4に格納されるか、あるいはモータ制御部6や印字制御部7などの各部に直接供給される。
【0029】
一方、ステップS22においてRRDY=0、TRDY=0でない場合は(ステップS22NO)、バッファ9が空であるか送信データが入っているかのいずれかであるから、バッファ9からの受信データ取得を行なわずに終了する。
【0030】
次に、送信データの処理について説明する。CPU5はバッファステータスレジスタ40を参照してステータス情報を読込み(ステップS31)、RRDY=1かつTRDY=0か否かを判定する(ステップS32)。図5のステップS10およびS11で説明したように、バッファ9のデータがPC1へ送信されると、バッファステータスレジスタ40のステータスは、RRDY=1、TRDY=0となってバッファ9は空状態となるから、ステップS32での判断はYESとなり、送信データをバッファ9に格納する(ステップS33)。この送信データはメモリ4からバッファ9に転送される。そして、バッファ9は送信データが格納されたことにより空状態ではなくなるから、バッファステータスレジスタ40を更新してRRDY=0、TRDY=1とする。これによって、USB制御部8側では、図5のステップS9での判定がYESとなり、次のパケットの送信が可能となる。
【0031】
一方、ステップS32においてRRDY=1、TRDY=0でない場合は(ステップS32NO)、バッファ9には受信データまたは送信データのいずれかが入っている状態であるから、バッファ9への送信データの格納を行なわずに終了する。
【0032】
以上のようにして、バッファステータスレジスタ4によりバッファの状態を表示することで、USB制御部8はレジスタ4の内容に応じてバッファ9とPC1間のデータの送受信を制御し、またCPU5はレジスタ4の内容に応じてバッファ9のデータ入出を制御することができ、これによって、1つのバッファ9を設けるだけで各EPに対応したすべてのデータの転送制御を行なうことができる。このため、EPの数がたとえば16個のように多くなっても、バッファ9の容量が大きくなることはなく、USBブロック3をIC化した場合のゲートの数が削減される。
【0033】
なお、上記実施形態においては、PCに接続される周辺機器としてプリンタを例に挙げたが、本発明はプリンタ以外のスキャナーやモデム等の周辺機器に対しても適用できることはいうまでもない。
【0034】
【発明の効果】
本発明によれば、複数のエンドポイントに対して1つのバッファを共有することができ、エンドポイントごとにバッファを設ける必要がなくなるため、エンドポイントの数が増えてもバッファの容量は増大せず、ゲート数を削減してチップを小型にすることができる。
【図面の簡単な説明】
【図1】本発明に係るデータ転送制御装置のブロック図である。
【図2】PCから送られてくるパケットの一例を示す図である。
【図3】バッファステータスレジスタを示す図である。
【図4】トークンステータスレジスタを示す図である。
【図5】USB制御部の動作を示すフローチャートである。
【図6】CPUの動作を示すフローチャートである。
【図7】従来のデータ転送制御装置の一例を示すブロック図である。
【符号の説明】
1 コンピュータ(PC)
2 プリンタ
3 USBブロック
4 メモリ
5 CPU
8 USB制御部
9 バッファ
10 レジスタ
30 トークン
34 データ
40 バッファステータスレジスタ
43 トークンステータスレジスタ

Claims (1)

  1. 上位装置からパケット形式で送られてくるデータを格納するとともに、前記上位装置に送るパケット形式のデータを格納するバッファと、前記上位装置からパケット形式で送られてくるトークンの種類を判別するとともに、前記バッファ内のデータの有無を判別して、これらの判別結果に基づいて上位装置との間のデータ転送を制御する第1の制御手段と、前記バッファ内のデータの有無を判別して、その結果に基づきバッファからの受信データの取得およびバッファへの送信データの格納を制御する第2の制御手段とを備え、前記バッファは、前記トークンによって指定される各エンドポイントに対して共通に用いられる単一のバッファであるデータ転送制御装置において、
    前記バッファが上位装置からデータを受信できる状態にあるか否か、および上位装置へデータを送信できる状態にあるか否かを、受信可能、受信不可、送信可能、送信不可の各ステータスにより表すバッファステータスレジスタを備え、
    前記第1の制御手段は、
    トークンの種類がINパケットである場合、バッファステータスレジスタのステータスが受信不可かつ送信可能であれば、バッファに格納されているデータを上位装置へ送出し、その後、ステータスを受信可能かつ送信不可に更新し、バッファステータスレジスタのステータスが受信不可かつ送信可能でなければ、データを上位装置へ送出せず、
    トークンの種類がSetupパケット又はOUTパケットである場合、バッファステータスレジスタのステータスが受信可能かつ送信不可であれば、上位装置からデータを受け取ってバッファに格納し、その後、ステータスを受信不可かつ送信不可に更新し、バッファステータスレジスタのステータスが受信可能かつ送信不可でなければ、上位装置からデータを受け取らず、
    前記第2の制御手段は、
    受信データ処理において、バッファステータスレジスタのステータスが受信不可かつ送信不可であれば、バッファから受信データを取得し、その後、ステータスを受信可能かつ送信不可に更新し、バッファステータスレジスタのステータスが受信不可かつ送信不可でなければ、バッファから受信データを取得せず、
    送信データ処理において、バッファステータスレジスタのステータスが受信可能かつ送信不可であれば、送信データをバッファに格納し、その後、ステータスを受信不可かつ送信可能に更新し、バッファステータスレジスタのステータスが受信可能かつ送信不可でなければ、送信データをバッファに格納しない
    ことを特徴とするデータ転送制御装置。
JP31486299A 1999-11-05 1999-11-05 データ転送制御装置 Expired - Fee Related JP4329188B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP31486299A JP4329188B2 (ja) 1999-11-05 1999-11-05 データ転送制御装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP31486299A JP4329188B2 (ja) 1999-11-05 1999-11-05 データ転送制御装置

Publications (2)

Publication Number Publication Date
JP2001134528A JP2001134528A (ja) 2001-05-18
JP4329188B2 true JP4329188B2 (ja) 2009-09-09

Family

ID=18058524

Family Applications (1)

Application Number Title Priority Date Filing Date
JP31486299A Expired - Fee Related JP4329188B2 (ja) 1999-11-05 1999-11-05 データ転送制御装置

Country Status (1)

Country Link
JP (1) JP4329188B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3680763B2 (ja) * 2001-05-14 2005-08-10 セイコーエプソン株式会社 データ転送制御装置及び電子機器
JP2006244194A (ja) * 2005-03-04 2006-09-14 Kyocera Mita Corp Usb制御装置、デバイス制御装置

Also Published As

Publication number Publication date
JP2001134528A (ja) 2001-05-18

Similar Documents

Publication Publication Date Title
US6925512B2 (en) Communication between two embedded processors
US6693640B2 (en) Image processing apparatus and image processing system using the apparatus
US6584512B1 (en) Communication DMA device for freeing the data bus from the CPU and outputting divided data
JP4329188B2 (ja) データ転送制御装置
US20040230717A1 (en) Processing device
JP4098910B2 (ja) パケット転送制御装置及びパケット転送方法
US5842044A (en) Input buffer device for a printer using an FIFO and data input method
JPH0744567B2 (ja) 通信インタ−フエイス装置
KR100487199B1 (ko) 직접 메모리 접근매체의 데이터 전송 장치 및 방법
US20020142720A1 (en) Method of sharing a printer
JP3071607U (ja) コンピュータ周辺装置及びプリンタ装置
WO2022244761A1 (ja) 通信装置及び通信システム
JP2658931B2 (ja) プリンタコントローラ
JPH09265367A (ja) プリンタ制御装置およびプリンタ制御方法
JP3878785B2 (ja) ネットワークインタフェース回路
JP2002014913A (ja) インターフェイス回路およびプリンタ装置
KR960003649B1 (ko) 통신용 마이크로컴퓨터 시스템
JP3651672B2 (ja) 演算処理システム、特に通信装置のための演算処理システム
JPH02189049A (ja) 回線制御装置
JP2006133965A (ja) 通信装置
JP2002057726A (ja) データ受信装置およびデータ受信方法、並びに画像形成装置
JPH04314157A (ja) 通信装置
JPH0359752A (ja) 接続制御装置
JPH03150943A (ja) 通信装置
KR19990059501A (ko) 중앙처리장치와 주변장치 간의 데이터 전송 방법 및 장치

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20061031

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080826

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080902

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20081017

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090526

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090608

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120626

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120626

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130626

Year of fee payment: 4

LAPS Cancellation because of no payment of annual fees