JP2002014913A - インターフェイス回路およびプリンタ装置 - Google Patents
インターフェイス回路およびプリンタ装置Info
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- JP2002014913A JP2002014913A JP2000196828A JP2000196828A JP2002014913A JP 2002014913 A JP2002014913 A JP 2002014913A JP 2000196828 A JP2000196828 A JP 2000196828A JP 2000196828 A JP2000196828 A JP 2000196828A JP 2002014913 A JP2002014913 A JP 2002014913A
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Abstract
(57)【要約】
【課題】ＵＳＢのGET_PORT_STATUS要求に対する応答を
迅速化する。 【解決手段】パラレルＩＦからコマンドを受けると、そ
れがＰＥ，ＳＬＣＴ，ＦＡＵＬＴ信号であれば、エッジ
検出回路１１８でそのエッジを検出し、PORT_STATUSレ
ジスタ１１５にパラレルＩＦ制御信号値を書き込む。Ｕ
ＳＢからGET_PORT_STATUS要求を受けると、PORT_STATUS
レジスタ１１５を読み出して要求元に返す。
迅速化する。 【解決手段】パラレルＩＦからコマンドを受けると、そ
れがＰＥ，ＳＬＣＴ，ＦＡＵＬＴ信号であれば、エッジ
検出回路１１８でそのエッジを検出し、PORT_STATUSレ
ジスタ１１５にパラレルＩＦ制御信号値を書き込む。Ｕ
ＳＢからGET_PORT_STATUS要求を受けると、PORT_STATUS
レジスタ１１５を読み出して要求元に返す。
Description
【０００１】
【発明の属する技術分野】本発明は、例えばパーソナル
コンピュータ等のホスト装置とプリンタ等の周辺装置間
などでデータ伝送を行うインターフェイス回路に関す
る。
コンピュータ等のホスト装置とプリンタ等の周辺装置間
などでデータ伝送を行うインターフェイス回路に関す
る。
【０００２】
【従来の技術】パーソナルコンピュータ等のホスト装置
とプリンタ装置等の周辺装置との間でデータ伝送を行う
インターフェイスのひとつとしてＵＳＢ(Universal Ser
ial Bus)が知られている。ＵＳＢ規格をサポートするデ
バイスは、各デバイスのデバイスクラスの定義を満足し
なければならない。例えば、プリンタ装置は、Universa
l Serial Bus Device Class Definition for Printing
Deviceに記載されている規格を満足しなければならな
い。プリンタ装置はＵＳＢ規格のスタンダードリクエス
トと上記デバイスクラス特有のリクエストに対して応答
しなければならない。
とプリンタ装置等の周辺装置との間でデータ伝送を行う
インターフェイスのひとつとしてＵＳＢ(Universal Ser
ial Bus)が知られている。ＵＳＢ規格をサポートするデ
バイスは、各デバイスのデバイスクラスの定義を満足し
なければならない。例えば、プリンタ装置は、Universa
l Serial Bus Device Class Definition for Printing
Deviceに記載されている規格を満足しなければならな
い。プリンタ装置はＵＳＢ規格のスタンダードリクエス
トと上記デバイスクラス特有のリクエストに対して応答
しなければならない。
【０００３】プリンタクラス特有のリクエストとしてＧ
ＥＴ＿ＰＯＲＴ＿ＳＴＡＴＵＳがある。プリンタ装置
は、ホスト装置からのＧＥＴ＿ＰＯＲＴ＿ＳＴＡＴＵＳ
リクエストに応答して、セントロニクスパラレルポート
の情報を返さなければならない。上記インターフェイス
の制御については、専用の制御ＩＣを用いることが多
い。
ＥＴ＿ＰＯＲＴ＿ＳＴＡＴＵＳがある。プリンタ装置
は、ホスト装置からのＧＥＴ＿ＰＯＲＴ＿ＳＴＡＴＵＳ
リクエストに応答して、セントロニクスパラレルポート
の情報を返さなければならない。上記インターフェイス
の制御については、専用の制御ＩＣを用いることが多
い。
【０００４】従来利用されている制御ＩＣなどを用いた
回路では、ホスト装置から受信したデータが、コマンド
解析の結果、ＧＥＴ＿ＰＯＲＴ＿ＳＴＡＴＵＳリクエス
トであった場合、プリンタを制御するＣＰＵに対して割
り込みを発生する。ＣＰＵは割り込みを受けて、セント
ロニクスインターフェイスのポート情報を確認した後、
前記制御ＩＣ内のＵＳＢ制御ブロックにあるＰＯＲＴ＿
ＳＴＡＴＵＳレジスタにPaper Empty、Select、Not Error
の情報を書き込む。そして、このレジスタの値をホスト
装置に対してセントロニクスパラレルポートの情報を返
していた。
回路では、ホスト装置から受信したデータが、コマンド
解析の結果、ＧＥＴ＿ＰＯＲＴ＿ＳＴＡＴＵＳリクエス
トであった場合、プリンタを制御するＣＰＵに対して割
り込みを発生する。ＣＰＵは割り込みを受けて、セント
ロニクスインターフェイスのポート情報を確認した後、
前記制御ＩＣ内のＵＳＢ制御ブロックにあるＰＯＲＴ＿
ＳＴＡＴＵＳレジスタにPaper Empty、Select、Not Error
の情報を書き込む。そして、このレジスタの値をホスト
装置に対してセントロニクスパラレルポートの情報を返
していた。
【０００５】
【発明が解決しようとする課題】このようにＧＥＴ＿Ｐ
ＯＲＴ＿ＳＴＡＴＵＳリクエストを受ける度にＣＰＵに
割り込みを要求し、ＣＰＵによってＵＳＢ制御ブロック
にあるＰＯＲＴ＿ＳＴＡＴＵＳレジスタをアクセスして
いては応答が遅くなってしまい、スループットの低下の
要因となっていた。
ＯＲＴ＿ＳＴＡＴＵＳリクエストを受ける度にＣＰＵに
割り込みを要求し、ＣＰＵによってＵＳＢ制御ブロック
にあるＰＯＲＴ＿ＳＴＡＴＵＳレジスタをアクセスして
いては応答が遅くなってしまい、スループットの低下の
要因となっていた。
【０００６】本発明は上記従来例に鑑みて成されたもの
で、ＧＥＴ＿ＰＯＲＴ＿ＳＴＡＴＵＳリクエストに対す
る応答を高速化し、スループットを低下させることのな
いインターフェース回路及びプリンタ装置を提供するこ
とを目的とする。
で、ＧＥＴ＿ＰＯＲＴ＿ＳＴＡＴＵＳリクエストに対す
る応答を高速化し、スループットを低下させることのな
いインターフェース回路及びプリンタ装置を提供するこ
とを目的とする。
【０００７】また、ホスト装置と接続するインターフェ
イスを複数種類持ち、そのうちの一つはＵＳＢインター
フェイスで、また一つはＩＥＥＥ Ｓｔｄ １２８４準
拠のパラレルインターフェイスであるインターフェイス
回路において、ホスト装置から伝送されるＵＳＢ規格の
プリンタクラスのＧＥＴ＿ＰＯＲＴ＿ＳＴＡＴＵＳリク
エストに対してＣＰＵを介在せずに応答するインターフ
ェイス回路を実現することを目的とする。
イスを複数種類持ち、そのうちの一つはＵＳＢインター
フェイスで、また一つはＩＥＥＥ Ｓｔｄ １２８４準
拠のパラレルインターフェイスであるインターフェイス
回路において、ホスト装置から伝送されるＵＳＢ規格の
プリンタクラスのＧＥＴ＿ＰＯＲＴ＿ＳＴＡＴＵＳリク
エストに対してＣＰＵを介在せずに応答するインターフ
ェイス回路を実現することを目的とする。
【０００８】また、本発明におけるプリンタ装置の目的
は、規格の異なる複数のインターフェイスを持ち、その
うちの一つはＵＳＢインターフェイスで、また一つはセ
ントロニクス社仕様のパラレルインターフェイスである
プリンタ装置において、ホスト装置から伝送されるＵＳ
Ｂ規準のプリンタクラスのＧＥＴ＿ＰＯＲＴ＿ＳＴＡＴ
ＵＳリクエストに対してＣＰＵを介在せずに応答するプ
リンタ装置を提供することである。
は、規格の異なる複数のインターフェイスを持ち、その
うちの一つはＵＳＢインターフェイスで、また一つはセ
ントロニクス社仕様のパラレルインターフェイスである
プリンタ装置において、ホスト装置から伝送されるＵＳ
Ｂ規準のプリンタクラスのＧＥＴ＿ＰＯＲＴ＿ＳＴＡＴ
ＵＳリクエストに対してＣＰＵを介在せずに応答するプ
リンタ装置を提供することである。
【０００９】
【課題を解決するための手段】本発明は、上記目的を達
成するためのものであり、パラレルインターフェイス制
御ブロックの出力制御信号の変化を検知し、ＵＳＢ制御
ブロックのＰＯＲＴ＿ＳＴＡＴＵＳレジスタに格納され
ているパラレルインターフェイスのポート情報を自動更
新することにより、ＣＰＵを介在せずにＵＳＢ制御ブロ
ック内のＰＯＲＴ＿ＳＴＡＴＵＳレジスタのポート情報
を更新する。
成するためのものであり、パラレルインターフェイス制
御ブロックの出力制御信号の変化を検知し、ＵＳＢ制御
ブロックのＰＯＲＴ＿ＳＴＡＴＵＳレジスタに格納され
ているパラレルインターフェイスのポート情報を自動更
新することにより、ＣＰＵを介在せずにＵＳＢ制御ブロ
ック内のＰＯＲＴ＿ＳＴＡＴＵＳレジスタのポート情報
を更新する。
【００１０】また、上記目的を達成するために本発明は
次のような構成からなる。
次のような構成からなる。
【００１１】ホスト装置と接続するための複数のインタ
ーフェイスを有し、該複数のインターフェイスのうちに
ＵＳＢ規格のインターフェイスとＩＥＥＥ Ｓｔｄ １
２８４準拠のパラレルインターフェイスを含むインター
フェイス回路であって、前記パラレルインターフェイス
のポート情報の変化を検知するエッジ検出回路と、前記
パラレルインターフェイスのポート情報を格納するレジ
スタと、前記エッジ検出回路により検出されたポート情
報の変化に応じて、前記パラレルインターフェースのポ
ート情報を前記レジスタに書き込む書き込み制御回路と
を有する。
ーフェイスを有し、該複数のインターフェイスのうちに
ＵＳＢ規格のインターフェイスとＩＥＥＥ Ｓｔｄ １
２８４準拠のパラレルインターフェイスを含むインター
フェイス回路であって、前記パラレルインターフェイス
のポート情報の変化を検知するエッジ検出回路と、前記
パラレルインターフェイスのポート情報を格納するレジ
スタと、前記エッジ検出回路により検出されたポート情
報の変化に応じて、前記パラレルインターフェースのポ
ート情報を前記レジスタに書き込む書き込み制御回路と
を有する。
【００１２】さらに好ましくは、前記書き込み制御回路
は、前記パラレルインターフェースの制御信号の値が変
化する度に前記レジスタの値を更新する。
は、前記パラレルインターフェースの制御信号の値が変
化する度に前記レジスタの値を更新する。
【００１３】さらに好ましくは、ホスト装置からのＧＥ
Ｔ＿ＰＯＲＴ＿ＳＴＡＴＵＳリクエスト信号に対して前
記レジスタの値を参照して自動応答する。
Ｔ＿ＰＯＲＴ＿ＳＴＡＴＵＳリクエスト信号に対して前
記レジスタの値を参照して自動応答する。
【００１４】さらに好ましくは、前記書き込み制御回路
は、前記インターフェース回路を制御するＣＰＵからの
要求に応じて、前記レジスタの値を更新できる。
は、前記インターフェース回路を制御するＣＰＵからの
要求に応じて、前記レジスタの値を更新できる。
【００１５】あるいは、 第１及び第２の上位インター
フェースを備えたインターフェース回路であって、レジ
スタと、前記第１のインターフェースを介して所定の信
号を受信した場合に、前記レジスタの値を前記第１のイ
ンターフェースを介して受信した制御信号値によって更
新するレジスタ更新手段と、前記第２のインターフェー
スを介してインターフェースの状態を要求された場合
に、前記レジスタの値を要求元に応答する応答手段とを
有する。
フェースを備えたインターフェース回路であって、レジ
スタと、前記第１のインターフェースを介して所定の信
号を受信した場合に、前記レジスタの値を前記第１のイ
ンターフェースを介して受信した制御信号値によって更
新するレジスタ更新手段と、前記第２のインターフェー
スを介してインターフェースの状態を要求された場合
に、前記レジスタの値を要求元に応答する応答手段とを
有する。
【００１６】あるいは、本発明のプリンタ装置は次のよ
うな構成からなる。
うな構成からなる。
【００１７】上記いずれかに記載のインターフェース回
路と、前記インターフェース回路を介して受信した信号
に基づいて画像を形成して印刷する印刷手段とを備え
る。
路と、前記インターフェース回路を介して受信した信号
に基づいて画像を形成して印刷する印刷手段とを備え
る。
【００１８】
【発明の実施の形態】本実施例は、ＵＳＢインターフェ
イスとＩＥＥＥ Ｓｔｄ １２８４準拠のパラレルイン
ターフェイスの２つのインターフェイスを持つプリンタ
装置を用いて説明を述べるが、本発明はこれに限定され
るものではない。
イスとＩＥＥＥ Ｓｔｄ １２８４準拠のパラレルイン
ターフェイスの２つのインターフェイスを持つプリンタ
装置を用いて説明を述べるが、本発明はこれに限定され
るものではない。
【００１９】以下、本発明の実施例を具体的に述べる。
【００２０】図２は、本発明のプリンタ装置の概略を表
すブロック図である。２０１はＣＰＵ、２０２はＣＰＵ
２０１が実行するプログラムを格納しておくＲＯＭ、２
０３はＡＳＩＣであり、本発明におけるインターフェイ
スの制御を行うインターフェイス制御回路２０８、ＣＰ
Ｕ２０１への割り込みを発生する割り込み制御回路２０
９、後述のＲＡＭ２０４対するデータ転送制御を行うＤ
ＭＡコントローラ２１０、記録データのデータ処理およ
び記録ヘッド２０７に対する記録データの供給制御を行
う印字制御部２１１から構成される。
すブロック図である。２０１はＣＰＵ、２０２はＣＰＵ
２０１が実行するプログラムを格納しておくＲＯＭ、２
０３はＡＳＩＣであり、本発明におけるインターフェイ
スの制御を行うインターフェイス制御回路２０８、ＣＰ
Ｕ２０１への割り込みを発生する割り込み制御回路２０
９、後述のＲＡＭ２０４対するデータ転送制御を行うＤ
ＭＡコントローラ２１０、記録データのデータ処理およ
び記録ヘッド２０７に対する記録データの供給制御を行
う印字制御部２１１から構成される。
【００２１】また、ＲＡＭ２０４はパラレルＩ／Ｆ２０
５及びＵＳＢ Ｉ／Ｆ２０６から受信したデータを格納
する受信バッファおよび記録データを格納する印字バッ
ファ等の領域として用いられる。パラレルＩ／Ｆ２０５
またはＵＳＢ Ｉ／Ｆ２０６を介してホスト装置（不図
示）から入力データが与えられるとＡＳＩＣ２０３内の
インターフェイス制御回路２０８からＤＭＡコントロー
ラ２１０が起動され、ＤＭＡ転送でＲＡＭ２０４内の受
信バッファ領域にデータは一旦格納される。受信バッフ
ァに格納されたデータは、コマンド解析が行われてから
印字データ情報であれば印字制御部２１１により印字デ
ータ処理が行われてから印字バッファに蓄えられる。印
字バッファに必要な量だけデータが蓄えられたところで
印字制御部２１１は記録ヘッド２０７に印字データを転
送して印字を実行する。
５及びＵＳＢ Ｉ／Ｆ２０６から受信したデータを格納
する受信バッファおよび記録データを格納する印字バッ
ファ等の領域として用いられる。パラレルＩ／Ｆ２０５
またはＵＳＢ Ｉ／Ｆ２０６を介してホスト装置（不図
示）から入力データが与えられるとＡＳＩＣ２０３内の
インターフェイス制御回路２０８からＤＭＡコントロー
ラ２１０が起動され、ＤＭＡ転送でＲＡＭ２０４内の受
信バッファ領域にデータは一旦格納される。受信バッフ
ァに格納されたデータは、コマンド解析が行われてから
印字データ情報であれば印字制御部２１１により印字デ
ータ処理が行われてから印字バッファに蓄えられる。印
字バッファに必要な量だけデータが蓄えられたところで
印字制御部２１１は記録ヘッド２０７に印字データを転
送して印字を実行する。
【００２２】図１は、本発明におけるインターフェイス
回路の概略を示すブロック図である。１０１は、ＩＥＥ
Ｅ Ｓｔｄ １２８４準拠のパラレルインターフェイ
ス、１０２はＵＳＢ規格準拠のＵＳＢインターフェイス
であり、それぞれ図２の２０５、２０６に相当する。１
０３は、図２の２０８と同等のインターフェイス回路で
あり、パラレルインターフェイス制御を行うパラレル制
御部１０４とＵＳＢインターフェイスの制御を行うＵＳ
Ｂ制御部と２つのインターフェイスを切り換えるインタ
ーフェイス切り換え回路１０６、受信バッファに受信デ
ータを転送するＤＭＡを制御するＤＭＡリクエスト生成
回路１０７とから主に構成される。
回路の概略を示すブロック図である。１０１は、ＩＥＥ
Ｅ Ｓｔｄ １２８４準拠のパラレルインターフェイ
ス、１０２はＵＳＢ規格準拠のＵＳＢインターフェイス
であり、それぞれ図２の２０５、２０６に相当する。１
０３は、図２の２０８と同等のインターフェイス回路で
あり、パラレルインターフェイス制御を行うパラレル制
御部１０４とＵＳＢインターフェイスの制御を行うＵＳ
Ｂ制御部と２つのインターフェイスを切り換えるインタ
ーフェイス切り換え回路１０６、受信バッファに受信デ
ータを転送するＤＭＡを制御するＤＭＡリクエスト生成
回路１０７とから主に構成される。
【００２３】パラレル制御部１０４は、データ受信部１
０８とＩＥＥＥ Ｓｔｄ １２８４により規定されてい
る各通信モードのプロトコルを制御するプロトコル制御
部１０９と各出力制御信号を制御する出力信号制御部１
１０とＣＰＵに対する割り込みを発生する割り込み発生
回路１１１とから構成される。
０８とＩＥＥＥ Ｓｔｄ １２８４により規定されてい
る各通信モードのプロトコルを制御するプロトコル制御
部１０９と各出力制御信号を制御する出力信号制御部１
１０とＣＰＵに対する割り込みを発生する割り込み発生
回路１１１とから構成される。
【００２４】ＵＳＢ制御部１０５は、以下の構成から成
る。データ制御部１１２は、受信シリアルデータのサン
プリング、シリアル←→パラレル変換、パケットの管理
の機能を持ち、ＦＩＦＯも持っている。コマンド解析部
１１３は、受信したデータを解析し、割り込み発生回路
１１７へのトリガを生成したり、ホスト装置からのリク
エストに応答する機能を有する。データ転送回路１１４
は各エンドポイントの機能を実現し、受信したデータを
受信バッファへ転送するデータ転送回路である。ＰＯＲ
Ｔ＿ＳＴＡＴＵＳレジスタ１１５は、パラレルインター
フェイスのポート情報を保持しているレジスタである。
出力制御部１１６は、出力信号の制御を行う。エッジ検
出回路１１８はパラレル制御部１０４の出力制御信号の
エッジを検出してＰＯＲＴ＿ＳＴＡＴＵＳレジスタ１１
５の書き込み制御のための信号を生成する。
る。データ制御部１１２は、受信シリアルデータのサン
プリング、シリアル←→パラレル変換、パケットの管理
の機能を持ち、ＦＩＦＯも持っている。コマンド解析部
１１３は、受信したデータを解析し、割り込み発生回路
１１７へのトリガを生成したり、ホスト装置からのリク
エストに応答する機能を有する。データ転送回路１１４
は各エンドポイントの機能を実現し、受信したデータを
受信バッファへ転送するデータ転送回路である。ＰＯＲ
Ｔ＿ＳＴＡＴＵＳレジスタ１１５は、パラレルインター
フェイスのポート情報を保持しているレジスタである。
出力制御部１１６は、出力信号の制御を行う。エッジ検
出回路１１８はパラレル制御部１０４の出力制御信号の
エッジを検出してＰＯＲＴ＿ＳＴＡＴＵＳレジスタ１１
５の書き込み制御のための信号を生成する。
【００２５】図３は、エッジ検出回路１１８を示してお
り、パラレル制御部１０４の出力信号であるＰＥｒｒｏ
ｒ、Ｓｅｌｅｃｔ、ｎＦａｕｌｔ信号のエッジを検出し
てＰＯＲＴ＿ＳＴＡＴＵＳレジスタ１１５の書き込み制
御信号を生成している。例えば、ＰＥ信号のエッジ検出
回路はＰＥ信号が変化したところでＰＥ＿ＥＤＧ信号を
１ＣＬＫ分Ｈｉにし、また、ＰＥ＿ＷＲＥ信号を２ＣＬ
Ｋ分Ｈｉにする。
り、パラレル制御部１０４の出力信号であるＰＥｒｒｏ
ｒ、Ｓｅｌｅｃｔ、ｎＦａｕｌｔ信号のエッジを検出し
てＰＯＲＴ＿ＳＴＡＴＵＳレジスタ１１５の書き込み制
御信号を生成している。例えば、ＰＥ信号のエッジ検出
回路はＰＥ信号が変化したところでＰＥ＿ＥＤＧ信号を
１ＣＬＫ分Ｈｉにし、また、ＰＥ＿ＷＲＥ信号を２ＣＬ
Ｋ分Ｈｉにする。
【００２６】図４は、ＰＯＲＴ＿ＳＴＡＴＵＳレジスタ
１１５の書き込み制御を行う回路を表している。図中の
セレクタにはＣＰＵバスＤａｔａ［２：０］とパラレル
制御部１０４の出力信号が接続されており、ＰＥ＿ＷＲ
Ｅ、ＳＬＣＴ＿ＷＲＥ、ＦＡＵＬＴ＿ＷＲＥのどれかが
Ｈｉの間、パラレル制御部１０４の出力信号が出力され
る。ＰＯＲＴ＿ＳＴＡＴＵＳレジスタ１１５はＣＰＵか
らのライト信号ＣＰＵ＿ＷＲ＊もしくはＨＡＲＤ＿ＷＲ
＊がＬｏｗパルスによってセレタタの出力をラッチす
る。ここで、ＡＵＴＯ＿ＷＲＥ信号はＰＯＲＴ＿ＳＴＡ
ＴＵＳ１１５レジスタの自動更新を許可する信号であ
り、ＡＵＴＯ＿ＷＲＥ信号がＬｏｗの時はパラレル制御
部１０４の出力信号のエッジを検出してもＰＯＲＴ＿Ｓ
ＴＡＴＵＳレジスタ１１５の値は更新されない。
１１５の書き込み制御を行う回路を表している。図中の
セレクタにはＣＰＵバスＤａｔａ［２：０］とパラレル
制御部１０４の出力信号が接続されており、ＰＥ＿ＷＲ
Ｅ、ＳＬＣＴ＿ＷＲＥ、ＦＡＵＬＴ＿ＷＲＥのどれかが
Ｈｉの間、パラレル制御部１０４の出力信号が出力され
る。ＰＯＲＴ＿ＳＴＡＴＵＳレジスタ１１５はＣＰＵか
らのライト信号ＣＰＵ＿ＷＲ＊もしくはＨＡＲＤ＿ＷＲ
＊がＬｏｗパルスによってセレタタの出力をラッチす
る。ここで、ＡＵＴＯ＿ＷＲＥ信号はＰＯＲＴ＿ＳＴＡ
ＴＵＳ１１５レジスタの自動更新を許可する信号であ
り、ＡＵＴＯ＿ＷＲＥ信号がＬｏｗの時はパラレル制御
部１０４の出力信号のエッジを検出してもＰＯＲＴ＿Ｓ
ＴＡＴＵＳレジスタ１１５の値は更新されない。
【００２７】ここで、図５を用いてＰＯＲＴ＿ＳＴＡＴ
ＵＳレジスタ１１５への書き込み制御を説明する。
ＵＳレジスタ１１５への書き込み制御を説明する。
【００２８】パラレル制御部１０４の出力信号であるＰ
Ｅ信号がＨｉレベルからＬｏｗレベルに変化するとエッ
ジ検出回路１１８はそれを検知して、ＰＥ＿ＷＲＥ、Ｐ
Ｅ＿ＥＤＧ信号にパルスを出力する。ＰＥ＿ＷＲＥ信号
がＨｉレベルの間、図４のセレクタはパラレル制御部１
０４の制御信号を選択している。この時、ＡＵＴＯ＿Ｗ
ＲＥ信号はＨｉであり、ＰＯＲＴ＿ＳＴＡＴＵＳ１１５
レジスタの自動更新を許可しているので、ＰＥ＿ＥＤＧ
信号によりＰＯＲＴ＿ＳＴＡＴＵＳレジスタ１１５の値
が更新される。
Ｅ信号がＨｉレベルからＬｏｗレベルに変化するとエッ
ジ検出回路１１８はそれを検知して、ＰＥ＿ＷＲＥ、Ｐ
Ｅ＿ＥＤＧ信号にパルスを出力する。ＰＥ＿ＷＲＥ信号
がＨｉレベルの間、図４のセレクタはパラレル制御部１
０４の制御信号を選択している。この時、ＡＵＴＯ＿Ｗ
ＲＥ信号はＨｉであり、ＰＯＲＴ＿ＳＴＡＴＵＳ１１５
レジスタの自動更新を許可しているので、ＰＥ＿ＥＤＧ
信号によりＰＯＲＴ＿ＳＴＡＴＵＳレジスタ１１５の値
が更新される。
【００２９】次にＳＬＣＴ信号が変化したことを検知し
て、ＳＬＣＴ＿ＷＲＥ、ＳＬＣＴ＿ＥＤＧ信号にパルス
を生成する。ＳＬＣＴ＿ＷＲＥ信号がＨｉレベルの間、
図４のセレクタはパラレル制御部１０４の制御信号を選
択している。この時、ＡＵＴＯ＿ＷＲＥ信号はＬｏｗで
あり、ＰＯＲＴ＿ＳＴＡＴＵＳ１１５レジスタの自動更
新を禁止しているので、ＰＯＲＴ＿ＳＴＡＴＵＳレジス
タ１１５の値は更新されない。ＣＰＵがＰＯＲＴ＿ＳＴ
ＡＴＵＳレジスタ１１５に書き込み動作を行う時は、Ａ
ＵＴＯ＿ＷＲＥ信号のレベルに関わらずＣＰＵ＿ＷＲ＊
信号によってＤａｔａ［２：０］の値が書き込まれる。
て、ＳＬＣＴ＿ＷＲＥ、ＳＬＣＴ＿ＥＤＧ信号にパルス
を生成する。ＳＬＣＴ＿ＷＲＥ信号がＨｉレベルの間、
図４のセレクタはパラレル制御部１０４の制御信号を選
択している。この時、ＡＵＴＯ＿ＷＲＥ信号はＬｏｗで
あり、ＰＯＲＴ＿ＳＴＡＴＵＳ１１５レジスタの自動更
新を禁止しているので、ＰＯＲＴ＿ＳＴＡＴＵＳレジス
タ１１５の値は更新されない。ＣＰＵがＰＯＲＴ＿ＳＴ
ＡＴＵＳレジスタ１１５に書き込み動作を行う時は、Ａ
ＵＴＯ＿ＷＲＥ信号のレベルに関わらずＣＰＵ＿ＷＲ＊
信号によってＤａｔａ［２：０］の値が書き込まれる。
【００３０】以上にように、ＰＯＲＴ＿ＳＴＡＴＵＳレ
ジスタの値はパラレルインターフェイスの出力制御信号
が変化したことを検知して、自動更新することが可能で
あり、ＣＰＵからＰＯＲＴ＿ＳＴＡＴＵＳレジスタに書
き込みを行うことも可能である。
ジスタの値はパラレルインターフェイスの出力制御信号
が変化したことを検知して、自動更新することが可能で
あり、ＣＰＵからＰＯＲＴ＿ＳＴＡＴＵＳレジスタに書
き込みを行うことも可能である。
【００３１】ＵＳＢインターフェースを介してＧＥＴ＿
ＰＯＲＴ＿ＳＴＡＴＵＳリクエスト信号をＵＳＢ制御部
が受信すると、上述のようにして更新される、ＰＯＲＴ
＿ＳＴＡＴＵＳレジスタに書き込まれた値がＵＳＢ制御
部１０５によって読み出され、ホストに送信される。
ＰＯＲＴ＿ＳＴＡＴＵＳリクエスト信号をＵＳＢ制御部
が受信すると、上述のようにして更新される、ＰＯＲＴ
＿ＳＴＡＴＵＳレジスタに書き込まれた値がＵＳＢ制御
部１０５によって読み出され、ホストに送信される。
【００３２】したがって、ホスト装置から受けたデータ
がＧＥＴ＿ＰＯＲＴ＿ＳＴＡＴＵＳリクエストであった
場合、ＣＰＵに割り込みを発生してＰＯＲＴ＿ＳＴＡＴ
ＵＳレジスタにパラレルインターフェイスのポート情報
を書き込む動作を必要とせずに、直接ＰＯＲＴ＿ＳＴＡ
ＴＵＳレジスタの値を参照してホストに返すことができ
る。
がＧＥＴ＿ＰＯＲＴ＿ＳＴＡＴＵＳリクエストであった
場合、ＣＰＵに割り込みを発生してＰＯＲＴ＿ＳＴＡＴ
ＵＳレジスタにパラレルインターフェイスのポート情報
を書き込む動作を必要とせずに、直接ＰＯＲＴ＿ＳＴＡ
ＴＵＳレジスタの値を参照してホストに返すことができ
る。
【００３３】
【他の実施形態】なお、本発明は、複数の機器（例えば
ホストコンピュータ、インタフェイス機器、リーダ、プ
リンタなど）から構成されるシステムに適用しても、一
つの機器からなる装置（例えば、複写機、ファクシミリ
装置など）に適用してもよい。
ホストコンピュータ、インタフェイス機器、リーダ、プ
リンタなど）から構成されるシステムに適用しても、一
つの機器からなる装置（例えば、複写機、ファクシミリ
装置など）に適用してもよい。
【００３４】
【発明の効果】本発明によれば、パラレルインターフェ
イス制御ブロックの出力制御信号の変化を検知してＵＳ
Ｂ制御ブロックのＰＯＲＴ＿ＳＴＡＴＵＳレジスタの値
を自動更新できるため、ホスト装置からのＧＥＴ＿ＰＯ
ＲＴ＿ＳＴＡＴＵＳリクエストに対してＣＰＵを介在せ
ずに極めて速い応答が可能である。ＣＰＵを介在しない
応答を実現することによりスループットの低下を防ぐこ
とができる。
イス制御ブロックの出力制御信号の変化を検知してＵＳ
Ｂ制御ブロックのＰＯＲＴ＿ＳＴＡＴＵＳレジスタの値
を自動更新できるため、ホスト装置からのＧＥＴ＿ＰＯ
ＲＴ＿ＳＴＡＴＵＳリクエストに対してＣＰＵを介在せ
ずに極めて速い応答が可能である。ＣＰＵを介在しない
応答を実現することによりスループットの低下を防ぐこ
とができる。
【図１】本発明におけるインターフェイス制御回路の概
略を表すブロック図である。
略を表すブロック図である。
【図２】本発明のプリンタ装置の概略を表すブロック図
である。
である。
【図３】本発明におけるインターフェイス制御回路のエ
ッジ検出回路を表す図である。
ッジ検出回路を表す図である。
【図４】ＰＯＲＴ＿ＳＴＡＴＵＳレジスタの書き込み制
御回路の構成を表す図である。
御回路の構成を表す図である。
【図５】ＰＯＲＴ＿ＳＴＡＴＵＳレジスタの書き込みタ
イミングを表す図である。
イミングを表す図である。
Claims (6)
- 【請求項１】 ホスト装置と接続するための複数のイン
ターフェイスを有し、該複数のインターフェイスのうち
にＵＳＢ規格のインターフェイスとＩＥＥＥＳｔｄ １
２８４準拠のパラレルインターフェイスを含むインター
フェイス回路であって、 前記パラレルインターフェイスのポート情報の変化を検
知するエッジ検出回路と、 前記パラレルインターフェイスのポート情報を格納する
レジスタと、 前記エッジ検出回路により検出されたポート情報の変化
に応じて、前記パラレルインターフェースのポート情報
を前記レジスタに書き込む書き込み制御回路とを有する
ことを特徴とするインターフェイス回路。 - 【請求項２】 前記書き込み制御回路は、前記パラレル
インターフェースの制御信号の値が変化する度に前記レ
ジスタの値を更新することを特徴とする請求項１記載の
インターフェイス回路。 - 【請求項３】 ホスト装置からのＧＥＴ＿ＰＯＲＴ＿Ｓ
ＴＡＴＵＳリクエスト信号に対して前記レジスタの値を
参照して自動応答することを特徴とする請求項２記載の
インターフェイス回路。 - 【請求項４】 前記書き込み制御回路は、前記インター
フェース回路を制御するＣＰＵからの要求に応じて、前
記レジスタの値を更新できることを特徴とする請求項１
記載のインターフェイス回路。 - 【請求項５】 請求項１乃至４のいずれか１項に記載の
インターフェース回路と、 前記インターフェース回路を介して受信した信号に基づ
いて画像を形成して印刷する印刷手段とを備えることを
特徴とするプリンタ装置。 - 【請求項６】 第１及び第２の上位インターフェースを
備えたインターフェース回路であって、 レジスタと、 前記第１のインターフェースを介して所定の信号を受信
した場合に、前記レジスタの値を前記第１のインターフ
ェースを介して受信した制御信号値によって更新するレ
ジスタ更新手段と、 前記第２のインターフェースを介してインターフェース
の状態を要求された場合に、前記レジスタの値を要求元
に応答する応答手段とを有することを特徴とするインタ
ーフェイス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000196828A JP2002014913A (ja) | 2000-06-29 | 2000-06-29 | インターフェイス回路およびプリンタ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000196828A JP2002014913A (ja) | 2000-06-29 | 2000-06-29 | インターフェイス回路およびプリンタ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002014913A true JP2002014913A (ja) | 2002-01-18 |
Family
ID=18695261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000196828A Withdrawn JP2002014913A (ja) | 2000-06-29 | 2000-06-29 | インターフェイス回路およびプリンタ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002014913A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7130940B2 (en) | 2004-03-04 | 2006-10-31 | Kabushiki Kaisha Toshiba | Interface apparatus and image forming apparatus |
-
2000
- 2000-06-29 JP JP2000196828A patent/JP2002014913A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7130940B2 (en) | 2004-03-04 | 2006-10-31 | Kabushiki Kaisha Toshiba | Interface apparatus and image forming apparatus |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20070904 |